WO2005069487A1 - パルス幅調整回路、パルス幅調整方法、及び半導体試験装置 - Google Patents

パルス幅調整回路、パルス幅調整方法、及び半導体試験装置 Download PDF

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delay
pulse width
circuit
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PCT/JP2005/000617
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Masakatsu Suda
Shusuke Kantake
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Advantest Corporation
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    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence

Definitions

  • Pulse width adjustment circuit Pulse width adjustment circuit, pulse width adjustment method, and semiconductor test apparatus
  • the present invention relates to a pulse width adjustment circuit that outputs an output signal obtained by adjusting a pulse width of a given pulse signal, and a pulse width adjustment method.
  • a pulse width adjustment circuit that outputs an output signal obtained by adjusting a pulse width of a given pulse signal
  • a pulse width adjustment method for those designated countries that are allowed to be incorporated by reference to the literature, the contents described in the following application are incorporated into this application by reference and are incorporated as part of the description of this application.
  • Patent application 2004 011412 Filing date January 20, 2004
  • a pulse width adjustment circuit 300 as shown in FIG. 1 has been known as a circuit for adjusting the pulse width of a given pulse signal.
  • the pulse width adjustment circuit 300 is a circuit that adjusts a pulse width in the adjustment unit 302.
  • the adjustment unit 302 has a variable delay circuit 304 and an AND circuit 306, and calculates the AND of the inverted signal of the given pulse signal and the pulse signal delayed by the variable delay circuit 304, A pulse signal having a pulse width corresponding to the delay amount in the variable delay circuit 304 is generated (for example, see Patent Document 1). Further, the pulse signal generated by the adjustment unit 302 is delayed by a delay circuit 308 at a desired timing and output to the outside.
  • the pulse width adjustment circuit 300 has a function of measuring the pulse width of the pulse signal generated by the adjustment unit 302. In this case, first, the pulse width adjustment circuit 300 generates a pulse based on the falling edge of the pulse signal generated by the adjustment section 302, and feeds back the generated pulse to the adjustment section 302 to form a loop. I do. Then, the cycle in the loop is calculated by the counter 316. Next, the pulse width adjustment circuit 300 generates a pulse on the basis of the rising edge of the pulse signal generated by the adjustment section 302, feeds back the generated pulse to the adjustment section 302, and calculates the period in the same manner. The pulse width of the pulse signal generated by the adjustment unit 302 is calculated from the difference between these periods.
  • FIG. 2 is a diagram showing an operation when measuring a pulse width in the conventional pulse width adjustment circuit 300.
  • Fig. 2 (a) shows a pattern generated based on the rising edge of the noise signal.
  • Fig. 2 (b) shows the operation when the pulse generated by reference to the rising edge of the pulse signal is input as feedback.
  • FIG. 2A first, an input pulse is given to the adjustment unit 302, and the AND circuit 306 outputs a pulse signal in which the pulse width of the pulse is adjusted to P1. Then, the delay circuit 308 delays and outputs the pulse signal.
  • the delay amount is Tpdl for the rising edge of the pulse signal, and Tpdl 'for the falling edge of the pulse signal, which is a different delay amount.
  • exclusive OR circuit 310 inverts the pulse signal and outputs the inverted pulse signal.
  • the pulse signal is delayed in the exclusive OR circuit 310, but the delay amount with respect to the rising edge of the pulse signal is Tpd2, and the delay amount with respect to the falling edge of the pulse signal is Tpd2, similarly to the delay circuit 308. ', Resulting in different delay amounts.
  • the differentiating circuit 312 generates a pulse signal having a pulse width of P2 based on the falling edge of the pulse signal received from the exclusive OR circuit 310, and the integrating circuit 314 generates the pulse signal received from the differentiating circuit 312. Adjust the pulse width of the signal to P2 + P3 and output.
  • the pulse width P2 + P3 is the same as the pulse width of the input pulse initially given to adjustment section 302.
  • the integration circuit 314 supplies the pulse signal having the adjusted pulse width to the adjustment unit 302, and loops the pulse signal.
  • the exclusive OR circuit 310 uses the received pulse signal as it is. Output. Then, the differentiating circuit 312 generates a pulse signal having a pulse width of P2 based on the falling edge of the pulse signal received from the exclusive OR circuit 310, and the integrating circuit 314 generates a pulse signal having a pulse width of P2 + P3. Loop the signal.
  • the cycle T2 of the loop is represented by the following equation.
  • T2 Pl + Tpdl '+ Tpd2' + P2 + P3
  • T2-T1 P1 + (Tpdl '-Tpdl) + (Tpd2, — Tpd2)
  • FIG. 3 is a diagram showing a configuration of the variable delay circuit 304.
  • the variable delay circuit 304 has a coarse delay circuit section 318 and a fine delay circuit section 305.
  • the fine delay circuit 305 is a circuit that generates a delay in a smaller step than the coarse delay circuit 318.
  • the coarse delay circuit unit 318 and the fine delay circuit unit 305 are connected in series, and the pulse signal is delayed by the sum of the delay amount in the coarse delay circuit unit 318 and the delay amount in the fine delay circuit unit 305.
  • the coarse delay circuit unit 318 is a circuit that controls the amount of delay by, for example, providing a plurality of inverters connected in series in parallel and selecting the number of stages of inverter trains through which the pulse signal is passed. It is.
  • the fine delay circuit unit 305 is a circuit that controls a delay amount by connecting a plurality of delay elements each including two inverters and a variable capacitance element in series, and changing the capacitance of the variable capacitance element.
  • the maximum delay amount in the fine delay circuit unit 305 is the same as the delay resolution in the coarse delay circuit unit 318. With such a configuration, a circuit in which the variable width of the delay amount is large and the resolution of the delay amount is high and the delay setting step is small is provided.
  • the fine delay circuit section 305 passes the inverters provided in series, a predetermined offset delay occurs even when the delay amount is minimized.
  • the number of stages of the inverter and the variable capacitance element must be reduced.However, the delay amount of the fine delay circuit unit 305 varies within the range of the delay resolution of the coarse delay circuit unit 318. In this case, the number of stages of the inverter and the variable capacitance element in the fine delay circuit unit 305 is required to be about 5-6. For this reason, it is difficult to configure the fine delay circuit unit 305 with a reduced offset delay.
  • the conventional pulse width adjustment circuit 300 has both of generating a pulse signal with a small pulse width and adjusting the pulse width with high resolution. It was difficult to stand.
  • Patent Document 1 JP-A-10-303709
  • the conventional circuit has a problem that it is difficult to generate a pulse signal with a small pulse width and to adjust the pulse width with high resolution. .
  • the pulse width of the generated pulse signal cannot be accurately measured, and it is difficult to accurately adjust the pulse width.
  • an object of the present invention is to provide a pulse width adjustment circuit and a pulse width adjustment method that can solve the above-mentioned problems, and a semiconductor test apparatus using the circuit. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous embodiments of the present invention.
  • a first embodiment of the present invention is a pulse width adjustment circuit that outputs an output signal in which a pulse width of a given pulse signal is adjusted, and the pulse signal is a pulse width adjustment circuit that outputs a pulse signal.
  • a first delay circuit that outputs a delayed first delay signal
  • a second delay circuit that outputs a second delay signal obtained by delaying a pulse signal by a delay amount different from that of the first delay circuit
  • a pulse width adjustment circuit including an output unit that outputs an output signal having a pulse width corresponding to a difference between a delay amount and a delay amount in a second delay circuit based on a first delay signal and a second delay signal.
  • the first delay circuit and the second delay circuit may delay the pulse signal with different delay resolutions.
  • the output unit may select an edge having the same change direction from each of the first delay signal and the second delay signal, and generate a rising edge and a falling edge of the output signal based on the selected two edges. .
  • the output unit includes a set / reset latch circuit that outputs an H logic based on the first delay signal and outputs an L logic based on the second delay signal. And the first delay signal and the second delay signal have a pulse width that does not simultaneously operate the set-reset latch circuit, and the first delay signal has a pulse width of substantially the same magnitude.
  • the signal processing apparatus may further include a pre-pulsor that adjusts the pulse width of the signal and the second delay signal and supplies the adjusted pulse width to the set / reset latch circuit.
  • the pulse width adjustment circuit further includes a measurement unit that measures the pulse width of the output signal, and the output unit further has a function of passing the first delay signal and the second delay signal output by the prepulser, respectively.
  • the measurement unit receives the first delay signal or the second delay signal passed by the output unit, adjusts the pulse width of the delay signal to a pulse width substantially equal to the pulse width of the pulse signal, Loop means for inputting a pulse signal to the second delay circuit, a first loop cycle when the loop means loops the first delay signal, and a second loop cycle when the loop means loops the second delay signal And a calculation unit that calculates the pulse width of the output signal based on the difference between the first loop period and the second loop period.
  • the pre-pulser includes a first pulser for adjusting the pulse width of the first delay signal, a second pulser for adjusting the pulse width of the second delay signal, and a first pulser having the pulse width adjusted for the first pulser.
  • First control means for controlling whether to output a delayed signal, a power for outputting a first delayed signal without adjusting a pulse width, or a signal for passing a second delayed signal to a set / reset latch circuit.
  • Second control means for controlling a force for outputting a signal for causing the control signal to be output.
  • the pulse width adjustment circuit includes an actual operation mode for generating an output signal to be output to the outside, a leading edge measurement operation mode for measuring a first loop period, and a trailing edge measurement operation for measuring a second loop period.
  • the first control means causes the first pulser to output a first delay signal whose pulse width has been adjusted, and outputs the second delay signal to the first pulser when the pulse width adjustment circuit operates in the actual operation mode.
  • the control means causes the second pulser to output a second delay signal whose pulse width has been adjusted, and when the pulse width adjustment circuit operates in the leading edge measurement operation mode, the first control means causes the first pulser to: The first delay signal is output without adjusting the pulse width, and the second control means causes the second pulser to output a signal for passing the first delay signal to the set / reset latch circuit, and the pulse width adjustment circuit Operates in the trailing edge measurement mode.
  • Your means causes the first pulser to output a signal for passing the second delay signal to the set / reset latch circuit, and the second control means causes the second pulser to output the second delay signal without adjusting the pulse width. May be output.
  • the set / reset latch circuit sets the skew between a path for generating a falling edge of the output signal in response to the second delay signal in the actual operation mode and a path for passing the second delay signal in the trailing edge measurement operation mode.
  • Delay means for reducing the delay may be provided in a path through which the second delay signal passes.
  • the first pulser receives the first delay signal, and outputs a logical product of the logical product of the first control signal and the first control signal received from the first control means.
  • a second AND circuit that outputs an inverted signal of the AND of the first control means and the second control signal that is received, a third delay circuit that delays the signal output by the second AND circuit, A third AND circuit that outputs an inverted signal of a logical product of a signal output by the AND circuit and a signal output by the third delay circuit;
  • H logic is output as the first control signal and the second control signal, and when the pulse width adjustment circuit operates in the trailing edge measurement operation mode, the first control signal or the second control signal is output.
  • Outputs L logic when the pulse width adjusting circuit operates at the front edge measuring operation mode, the H logic and outputs a first control signal, may output logic L as the second control signal.
  • the second pulser receives a second delay signal, and outputs a signal obtained by inverting a logical product of the third control signal and the third control signal received from the second control means.
  • a fifth AND circuit that outputs an inverted signal of a logical product of the fourth control signal and the fourth control signal that is received, a fourth delay circuit that delays a signal output by the fifth AND circuit,
  • a sixth AND circuit that outputs an inverted signal of a logical product of the signal output by the four AND circuit and the signal output by the fourth delay circuit, wherein the second control means is implemented by a pulse width adjusting circuit.
  • H logic When operating in the operation mode, H logic is output as the third control signal and the fourth control signal, and when the pulse width adjustment circuit operates in the trailing edge measurement operation mode, the H logic is output as the first control signal and the second control signal. Outputs L logic, and pulse width adjustment circuit operates in leading edge measurement operation mode If that, the logic H is output as one of the first control signal or the second control signal, the first system L logic may be output as the other of the control signal and the second control signal.
  • a pulse width adjusting method for outputting an output signal in which a pulse width of a given pulse signal is adjusted, wherein the first delayed signal obtained by delaying the pulse signal is output.
  • a pulse width adjusting method including: an output step of generating an output signal having a pulse width corresponding to a difference between a delay amount in a first delay stage and a delay amount in a second delay stage.
  • a leading edge measuring operation step for measuring the delay amount in the first delay stage a trailing edge measuring operation step for measuring the delay amount in the second delay stage, a leading edge measuring operation step, and a trailing edge measuring operation. Adjusting a delay amount in each of the first delay stage and the second delay stage based on each delay amount measured in the operation stage. After adjusting the amount, the output signal may be output externally.
  • a semiconductor test apparatus for testing a semiconductor circuit, comprising: a pattern generator for generating a test pattern for testing a semiconductor circuit; and a pattern generator for supplying the semiconductor circuit based on the test pattern.
  • a waveform shaper for shaping a test signal to be tested, a timing signal generating circuit for supplying a timing signal for defining a phase of the test signal to the waveform shaper, and a pass / fail judgment of the semiconductor circuit based on an output signal output from the semiconductor circuit
  • a timing signal generating circuit that outputs a timing signal in which a pulse width of a given pulse signal is adjusted, and outputs a first delay signal obtained by delaying the pulse signal.
  • a first delay circuit a second delay circuit that outputs a second delay signal obtained by delaying the pulse signal by a delay amount different from the first delay circuit, and a first delay circuit.
  • a semiconductor test apparatus having an output unit that outputs a timing signal having a pulse width corresponding to a difference between a delay amount and a delay amount in a second delay circuit based on a first delay signal and a second delay signal.
  • the present invention it is possible to generate an output signal having a high-resolution pulse width and a pulse width smaller than the offset delay amount in the delay circuit. Also, the pulse width of the output signal can be measured accurately.
  • FIG. 1 is a diagram showing a conventional pulse width adjustment circuit 300.
  • FIG. 2 is a diagram showing an operation when measuring a pulse width in a conventional pulse width adjustment circuit 300.
  • Fig. 2 (a) shows the operation when a pulse generated based on the rising edge of the pulse signal is input as feedback
  • Fig. 2 (b) shows the operation when the pulse generated based on the falling edge of the pulse signal is input. The operation when input is shown.
  • FIG. 3 is a diagram showing a configuration of a conventional variable delay circuit 304.
  • FIG. 4 is a diagram showing an example of a configuration of a pulse width adjustment circuit 100 according to the embodiment of the present invention.
  • FIG. 5 is a diagram showing an example of a configuration of a pulse width adjustment unit 10.
  • FIG. 6 is a diagram for explaining the operation of the pulse width adjustment unit 10 in an actual operation mode.
  • FIG. 7 is a diagram illustrating the operation of the first pulser 26 in each operation mode.
  • FIG. 7A illustrates the operation of the first pulser 26 in the actual operation mode.
  • FIG. 7 (b) is a diagram illustrating the operation of the first pulser 26 in the leading edge measurement operation mode
  • FIG. 7 (c) is a diagram illustrating the operation of the first pulser 26 in the trailing edge measurement operation mode. It is a figure.
  • FIG. 8 is a flowchart showing an example of a pulse width adjustment method using the pulse width adjustment circuit 100.
  • FIG. 9 is a diagram showing an example of a configuration of a semiconductor test apparatus 400 for testing a semiconductor circuit 450.
  • ⁇ 'OR circuit 58 ⁇ ' buffer, 60 ⁇ ⁇ 'selection section, 100 ⁇ ' pulse width adjustment circuit, 102 ⁇ 'variable delay circuit, 104 differentiation circuit, 106 integration circuit , 108 "counter, 110 calculation unit, 112 loop loop, 114 loop means, 300 pulse width adjustment circuit, 302
  • Adjustment unit 304 Variable delay circuit, 305 Fine delay circuit unit, 306 AND circuit, 3 08 delay circuit, 310 Exclusive OR circuit, 312 ⁇ Differentiator circuit, 314 ⁇ ⁇ ⁇ Integrator circuit, 316 ⁇ 'Counter, 318 ⁇ ⁇ ' Coarse delay circuit
  • FIG. 4 is a diagram showing an example of a configuration of the pulse width adjustment circuit 100 according to the embodiment of the present invention.
  • the pulse width adjustment circuit 100 outputs an output signal in which the pulse width of a given pulse signal is adjusted, and measures an actual operation mode for generating an output signal for external output and a pulse width of the output signal.
  • a leading edge measurement operation mode and a trailing edge measurement operation mode In the leading edge measurement operation mode, for example, the same operation as the operation described with reference to FIG. 2A is performed, and in the rear edge measurement operation mode, for example, the same operation as the operation described with reference to FIG. 2B is performed.
  • the pulse width adjustment circuit 100 includes a pulse width adjustment unit 10, a variable delay circuit 102, a loop unit 114, a counter 108, and a calculation unit 110.
  • the pulse width adjustment unit 10 is supplied with a pulse signal, and outputs an output signal in which the pulse width of the pulse signal has been adjusted.
  • the variable delay circuit 102 receives the output signal whose pulse width has been adjusted by the pulse width adjusting unit 10, delays the output signal by a desired time, and outputs it.
  • the loop unit 114, the counter 108, and the calculation unit 110 function as a measurement unit that measures the pulse width of the output signal output by the pulse width adjustment unit 10.
  • the loop means 114 adjusts the pulse width of the output signal to a pulse width substantially equal to the pulse width of the pulse signal supplied to the pulse width adjusting unit 10. Then, the pulse signal is input to the pulse width adjustment unit 10 as a pulse signal.
  • the loop means 114 has a differentiating circuit 104, an integrating circuit 106, and a loop path 112.
  • Differentiating circuit 104 reduces the pulse width of the output signal, adjusts the pulse width to a predetermined pulse width, and outputs the adjusted signal.
  • the differentiating circuit 104 and the integrating circuit 106 may have substantially the same configuration as the pulse width adjusting unit 10. Further, the integrating circuit 106 enlarges the pulse width of the output signal whose pulse width has been adjusted by the differentiating circuit 104, and adjusts the pulse width to be substantially the same as the pulse signal. Then, the loop path 112 electrically connects the integration circuit 106 and the pulse width adjustment unit 10, and the output signal whose pulse width has been adjusted by the integration circuit 106 is input to the pulse width adjustment unit 10 as a pulse signal. Force to form a loop.
  • the counter 108 counts pulses in the loop.
  • the calculation unit 110 functions as a cycle measurement unit that measures the cycle of the loop based on the count result of the counter 108.
  • the arithmetic unit 110 measures the pulse width of the output signal output by the pulse width adjusting unit 10 based on the measured cycle. The method of calculating the pulse width will be described later with reference to FIG.
  • FIG. 5 is a diagram showing an example of the configuration of the pulse width adjustment unit 10.
  • the pulse width adjustment unit 10 includes a first delay circuit 12, a second delay circuit 18, a first pulser 26, a second pulser 38, and an output unit 50.
  • the first delay circuit 12 receives the pulse signal and outputs a first delay signal obtained by delaying the pulse signal.
  • the first delay circuit 12 includes a plurality of inverter rows in which two inverters 16 are connected in series, and a selector 14.
  • the inverter trains are connected in series, and a noise signal is input to the first inverter train.
  • the selection unit 14 selects a signal output by the inverter train of any force, and outputs the selected signal as a first delay signal.
  • the amount of delay in the first delay circuit 12 can be controlled by selecting which signal is selected by the selector 14.
  • the second delay circuit 18 outputs a second delay signal obtained by delaying the pulse signal by a delay amount different from that of the first delay circuit 12.
  • the second delay circuit 18 delays the pulse signal by a larger delay amount than the first delay circuit 12.
  • the first delay circuit 12 and the second delay circuit 18 delay the pulse signal with different delay resolutions.
  • the second delay circuit 18 has a higher delay resolution than the first delay circuit 12, that is, a smaller delay stage.
  • the variable width of the delay amount of the second delay circuit 18 is preferably substantially the same as the delay resolution of the first delay circuit 12.
  • the second delay circuit 18 has a plurality of delay elements (20-1-20-n, where n is an integer of 2 or more, hereinafter generically referred to as 20) connected in series.
  • Each delay element 20 has two inverters 22 connected in series, and a variable capacitance element 24 provided between a connection path between the two inverters 22 and a ground potential. The amount of delay in each delay element 20 is controlled by controlling the capacitance of the variable capacitance element 24.
  • the first delay circuit 12 and the second delay circuit 18 perform the above-described operation regardless of the operation mode of the pulse width adjustment circuit 100. Next, the operation of the first pulser 26, the second pulser 38, and the output unit 50 in the actual operation mode will be described.
  • the output unit 50 outputs an output signal having a pulse width corresponding to the difference between the delay amount in the first delay circuit 12 and the delay amount in the second delay circuit 18 based on the first delay signal and the second delay signal. Output. Further, the output unit 50 selects edges having the same change direction as the first delay signal and the second delay signal, and determines the rising edge and the falling edge of the output signal based on the selected two edges. Generate. For example, the output unit 50 generates a rising edge of the output signal according to a falling edge of the first delayed signal, and generates a falling edge of the output signal according to a falling edge of the second delayed signal.
  • the output unit 50 has a set / reset latch circuit 52 that outputs H logic based on the first delay signal and outputs L logic based on the second delay signal.
  • the set / reset latch circuit 52 outputs H logic from the positive output terminal Q in response to the falling edge of the first delay signal, and outputs L logic in response to the falling edge of the second delay signal.
  • the negative output terminal ZQ of the set / reset latch circuit 52 outputs an inverted signal of the positive output terminal Q.
  • the output unit 50 can output a signal having a pulse width corresponding to the difference between the delay amount in the first delay circuit 12 and the delay amount in the second delay circuit 18.
  • first pulser 26 and the second pulser 38 receive the first delay signal and the second delay signal, and the first delay signal and the second delay signal have pulse widths that do not simultaneously operate the set / reset latch circuit 52. And as a pre-pulser to supply to the set-reset latch circuit 52 Function.
  • the first pulser 26 adjusts the pulse width of the first delay signal and supplies it to the set terminal ZS of the set / reset latch circuit 52
  • the second pulser 38 adjusts the pulse width of the second delay signal to set and reset Supply to reset terminal ZR of latch circuit 52.
  • the first pulser 26 and the second pulser 38 invert the first delay signal and the second delay signal whose pulse widths have been adjusted and perform the set reset latch circuit. Supply to 52.
  • the configuration of the first pulsar 26 and the second pulsar 38 will be described with reference to FIG.
  • the output unit 50 has a function of passing the first delay signal and the second delay signal output by the prepulser, respectively.
  • the output unit 50 passes the first delay signal.
  • the output unit 50 outputs the second delay signal. Pass the signal.
  • the loop means 114 receives the first delay signal or the second delay signal passed by the output unit 50, and sets the pulse width of the delay signal to be substantially equal to the pulse width of the pulse signal. , And input the pulse signal to the first delay circuit and the second delay circuit.
  • the counter 108 (see Fig. 4) counts the number of noises in the loop. Based on the counting result, the first loop period when the loop means 114 loops the first delay signal is measured. Similarly, the arithmetic unit 110 measures a second loop period when the loop unit 114 loops the second delay signal. Then, the arithmetic unit 110 calculates the pulse width of the output signal based on the difference between the first loop cycle and the second loop cycle. With such a configuration, the pulse width of the output signal generated by the pulse width adjustment unit 10 can be measured.
  • FIG. 6 is a diagram illustrating the operation of the pulse width adjustment unit 10 in the actual operation mode.
  • a pulse signal as shown in FIG. 6 is input to the first delay circuit 12 and the second delay circuit 18.
  • the first delay circuit 12 outputs a first delay signal obtained by delaying the pulse signal by the delay amount Tpdl
  • the second delay circuit 18 outputs a second delay signal obtained by delaying the pulse signal by the delay amount Tpd2.
  • the first pulser 26 is an inverted signal of the signal obtained by adjusting the pulse width of the first delay signal.
  • the second pulser 38 outputs an inverted signal of the signal obtained by adjusting the pulse width of the second delayed signal in response to the falling edge of the second delayed signal. I do.
  • the output unit 50 outputs an H signal according to the falling edge of the signal output from the first pulser 26 and outputs an L signal according to the falling edge of the signal output from the second pulser 38. Is output. With such an operation, the output unit 50 generates an output signal having a pulse width corresponding to the difference between the delay amount in the first delay circuit 12 and the delay amount in the second delay circuit 18. According to the pulse width adjustment unit 10 in this example, the rising edge of the output signal is generated by the first delay signal, and the falling edge of the output signal is generated by the second delay signal.
  • the pulse width can be controlled by the delay resolution of the second delay circuit 18 having a high resolution, and an output signal having a pulse width smaller than the offset delay amount in the second delay circuit 18 can be generated.
  • the edge change The effect of the delay error based on the direction can be reduced, and the pulse width can be adjusted accurately.
  • FIG. 7 is a diagram illustrating the operation of the first pulser 26 in each operation mode.
  • FIG. 7A is a diagram illustrating the operation of the first pulser 26 in the actual operation mode
  • FIG. 7B is a diagram illustrating the operation of the first pulser 26 in the leading edge measurement operation mode
  • FIG. 7C is a diagram for explaining the operation of the first pulser 26 in the trailing edge measurement operation mode.
  • the pre-pulser has the first pulser 26 and the second pulser 38 as described above.
  • the first pulser 26 includes a first AND circuit 28, a second AND circuit 32, a third AND circuit 36, a third delay circuit 34, and an inverter 30.
  • the first AND circuit 28 receives the first delay signal, and outputs an inverted signal of the logical AND with the first control signal received from the first control means (not shown).
  • Inverter 30 receives the first delay signal, and outputs an inverted signal of the first delay signal.
  • the second AND circuit 32 receives the inverted signal of the first delay signal, and outputs an inverted signal of the AND of the first delayed signal and the second control signal received from the first control means.
  • the third delay circuit 34 The signal output by the product circuit 32 is output after being delayed.
  • the third AND circuit 36 outputs an inverted signal of the logical product of the signal output from the first AND circuit 28 and the signal output from the third delay circuit 34.
  • the first control means supplies the first control signal and the second control signal according to the operation mode of the pulse width adjustment circuit 100.
  • the first control means causes the first pulser 26 to output the first delay signal with the adjusted pulse width, the force to output the first delay signal without adjusting the pulse width, or the set / reset latch. It controls whether the circuit 52 outputs a signal for passing the second delay signal.
  • the second pulser 38 includes a fourth AND circuit 40, a fifth AND circuit 44, a sixth AND circuit 48, a fourth delay circuit 46, and an inverter 42.
  • the fourth AND circuit 40 receives the second delay signal, and outputs an inverted signal of the logical AND with the third control signal received from the second control means (not shown).
  • Inverter 42 receives the second delay signal, and outputs an inverted signal of the second delay signal.
  • the fifth AND circuit 44 receives the inverted signal of the second delay signal, and outputs an inverted signal of the logical AND of the fourth control signal received from the second control means.
  • the fourth delay circuit 46 delays the signal output from the fifth AND circuit 44 and outputs the delayed signal.
  • the sixth AND circuit 48 outputs an inverted signal of the logical product of the signal output by the fourth AND circuit 40 and the signal output by the fourth delay circuit 46.
  • the second control means supplies a third control signal and a fourth control signal according to the operation mode of the pulse width adjustment circuit 100.
  • the second control means causes the second pulser 38 to output the second delay signal with the adjusted pulse width, output the second delay signal without adjusting the pulse width, or set / reset latch. It controls the force that causes the circuit 52 to output a signal for passing the first delay signal.
  • the first control means and the second control means may be terminals for receiving a control signal from the outside and supplying the control signal to the first pulser 26 and the second pulser 38, respectively.
  • the first control means supplies the first pulser 26 with the first delay signal having the adjusted pulse width. Output. That is, the first control means outputs H logic as the first control signal and the second control signal.
  • the third AND circuit 36 of the first pulser 26 changes the pulse width of the first delay signal to a pulse width corresponding to the delay amount of the third delay circuit 34. Adjust and output.
  • the second control means causes the second pulser 38 to output a second delay signal whose pulse width has been adjusted. That is, the second control means outputs H logic as the third control signal and the fourth control signal.
  • the operation of the second pulser 38 is the same as the operation of the first pulser 26 shown in FIG. 7A, and the pulse width of the second delay signal is adjusted according to the delay amount of the fourth delay circuit 46. Adjust to pulse width and output.
  • the set / reset latch circuit 52 receives the first delay signal and the second delay signal whose pulse widths have been adjusted from the first pulser 26 and the second pulser 38, and outputs the signal from the positive output terminal Q. Output a signal.
  • the output unit 50 further includes a selection unit 60 that selects and outputs a difference between a signal output from the positive output terminal Q of the set / reset latch circuit 52 and a signal output from the negative output terminal ZQ.
  • the selection unit 60 selects the signal output from the positive output terminal Q and outputs the signal to the variable delay circuit 102. With such an operation, the pulse width adjustment circuit 100 outputs the output signal whose pulse width has been adjusted to the outside.
  • the first control means when the pulse width adjustment circuit 100 operates in the leading edge measurement operation mode, the first control means causes the first pulser 26 to adjust the pulse width. Output the first delay signal instead.
  • the first control means outputs one of the first control signal or the second control signal in H logic, and outputs the other of the first control signal or the second control signal in L logic, thereby causing the first pulser 26 to pulse.
  • the first delay signal can be output without adjusting the width.
  • the first control means outputs an H logic as a first control signal and outputs an L logic as a second control signal.
  • the output of the third delay circuit 34 is fixed to H logic, and the third AND circuit 36 passes the first delay signal.
  • the second control means causes the second pulser 38 to output a signal for passing the first delay signal to the set / reset latch circuit 52. That is, the second control means outputs L logic as both the third control signal and the fourth control signal.
  • the operation of the second pulser 38 in this case is the same as the operation of the first pulser 26 described later in FIG. A low-logic fixed signal is supplied to the reset terminal ZR of the latch circuit 52.
  • a first delay signal whose pulse width is not adjusted is supplied to the set terminal ZS, and a signal of L logic fixed is supplied to the reset terminal ZR. Therefore, a signal obtained by inverting the first delay signal once is output from the positive output terminal Q of the set / reset latch circuit 52, and the negative output terminal ZQ is fixed at the H logic. Then, the selection section 60 outputs a signal that also receives the positive output terminal Q of the set / reset latch circuit 52. Then, the first delay signal output from the selection unit 60 is looped by the loop unit 114, and the calculation unit 110 calculates a first loop cycle in which the first delay signal is looped.
  • the first control means controls the first pulser 26 to operate the set / reset latch circuit 52 To output a signal for passing the second delay signal.
  • the first control means fixes the output of the first pulser 26 to L logic. That is, the first control means outputs L logic as the first control signal and the second control signal.
  • the output of the first AND circuit 28 and the output of the third delay circuit 34 are fixed to H logic, and the output of the third AND circuit 36 is also fixed to L logic. Is done.
  • the second control means causes the second pulser 38 to output the second delay signal without adjusting the pulse width.
  • the second control means outputs one of the third control signal or the fourth control signal by H logic, and outputs the other of the third control signal or the fourth control signal by L logic, so that the second pulser 38 is pulsed.
  • the second delay signal can be output without adjusting the width.
  • the second control means outputs H logic as a third control signal and outputs L logic as a fourth control signal.
  • the operation of the second pulser 38 in this case is the same as the operation of the first pulser 26 shown in FIG. 7 (b), the output of the fourth delay circuit 46 is fixed at H logic, and the sixth AND circuit 4 8 Pass the second delay signal.
  • the set / reset latch circuit 52 a second delay signal whose pulse width is not adjusted is supplied to the reset terminal ZR, and a signal of L logic fixed is supplied to the set terminal ZR. Therefore, the positive output terminal Q of the set / reset latch circuit 52 is fixed to the H logic, and a signal obtained by inverting the second delay signal once is output from the negative output terminal ZQ.
  • the selection section Reference numeral 60 denotes a negative output terminal of the set / reset latch circuit 52, which outputs a signal that also receives the ZQ force. Then, the second delay signal output from the selection unit 60 is looped by the loop unit 114, and the calculation unit 110 calculates a second loop cycle obtained by looping the second delay signal.
  • operation unit 110 calculates the pulse width of the output signal that is output by pulse width adjustment unit 10 in the actual operation mode based on the difference between the second loop period and the first loop period.
  • the difference between the second loop period and the first loop period is equal to the difference between the second delay amount in the second delay circuit 18 and the first delay amount in the first delay circuit 12. It is equal to the pulse width of the output signal output during the actual operation mode. Therefore, the arithmetic unit 110 can measure the pulse width of the output signal output in the actual operation mode.
  • the pulse width adjustment unit 10 further includes means for adjusting the respective delay amounts in the first delay circuit 12 and the second delay circuit 18 such that the measured pulse width becomes substantially equal to the desired pulse width. It is preferred to have. In addition, the respective delay amounts in the first delay circuit 12 and the second delay circuit 18 are adjusted so that the measured first delay amount and second delay amount are substantially equal to the predetermined delay amount. Is also good. With such a configuration, it is possible to generate an output signal accurately controlled to a desired pulse width.
  • the pulse width adjusting unit 10 in the present example the signal obtained by inverting the first delay signal and the second delay signal once is looped and the loop period is measured. And the like, the delay amounts of the respective delayed signals are equal. That is, in the variable delay circuit 102 and the like, no delay error occurs due to the direction of the signal edge. For this reason, the pulse width of the output signal output in the actual operation mode can be measured accurately, and an output signal whose pulse width has been adjusted accurately can be generated.
  • the output unit 50 further include a buffer 58 between the negative output terminal ZQ of the set / reset latch circuit 52 and the selection unit 60.
  • a path for generating a falling edge of the output signal according to the second delay signal in the actual operation mode is different from a path for passing the second delay signal in the trailing edge measurement operation mode. That is, in the actual operation mode, the second delay signal is input to the reset terminal ZR, and by operating the OR circuit 56 and the OR circuit 54, a signal corresponding to the second delay signal is output to the positive output terminal. Q force is output.
  • the second delay signal is applied to the reset terminal ZR. The signal is input, passes through the OR circuit 56, and is output from the negative output terminal ZQ.
  • the path in the actual operation mode is different from the path in the trailing edge measurement operation mode, and skew occurs.
  • the skew causes a small error in the pulse width measurement.
  • the buffer 58 functions as a delay unit for reducing the skew. With such a configuration, the pulse width can be measured more accurately.
  • FIG. 8 is a flowchart showing an example of a pulse width adjustment method using the pulse width adjustment circuit 100.
  • the pulse width adjustment and the pulse width measurement may be performed using all the functions of the pulse width adjustment circuit 100 described with reference to FIGS.
  • an example of adjusting the pulse width will be described.
  • a first delay signal is generated by delaying the pulse signal supplied to the pulse width adjustment circuit 100.
  • S202 may be performed using the first delay circuit 12 described with reference to FIG.
  • a second delay signal is generated by delaying the pulse signal by a delay amount different from that of the first delay stage.
  • S204 may be performed using the second delay circuit 18 described in FIG.
  • an output signal having a pulse width corresponding to the difference between the delay amount in the first delay step and the delay amount in the second delay step is converted into a first delay signal and a second delay signal.
  • Generate based on S206 may be performed using the output unit 50 described with reference to FIG.
  • the pulse width can be controlled by the delay resolution of the second delay circuit 18 with high resolution, and the pulse width is smaller than the offset delay amount in the second delay circuit 18.
  • An output signal of a width can be generated.
  • the pulse width adjustment circuit 100 described with reference to FIGS. 4 to 7 may be used as a timing signal generation circuit for defining a test timing in, for example, a semiconductor test apparatus for testing a semiconductor circuit.
  • FIG. 9 is a diagram showing an example of a configuration of a semiconductor test apparatus 400 for testing a semiconductor circuit 450.
  • the semiconductor test apparatus 400 includes a pattern generator 410, a timing signal generation circuit 420
  • the pattern generator 410 generates a test pattern for testing the semiconductor circuit 450.
  • the test pattern is, for example, a digital signal represented by a 1ZO pattern.
  • the waveform shaper 420 receives the test pattern and shapes a test signal to be supplied to the semiconductor circuit 450 based on the received test pattern. For example, the waveform shaper 420 generates a test signal indicating a voltage level corresponding to the digital value of the test pattern and having substantially the same phase as the timing signal, in synchronization with the applied timing signal.
  • Timing signal generation circuit 430 adjusts the pulse width of the given pulse signal to a predetermined pulse width, and supplies a timing signal obtained by delaying each pulse of the pulse signal to a predetermined phase to waveform shaper 420.
  • the pulse signal is a rate signal having substantially the same cycle as the test cycle
  • the timing signal generation circuit 430 adjusts the pulse width of each pulse of the noise signal to a predetermined pulse width, and The phase of each pulse of the signal is controlled to each desired phase.
  • the timing signal generation circuit 430 may have the same function and configuration as the pulse width adjustment circuit 100 described with reference to FIGS. 4 to 7. In this case, the pulse width adjustment unit 10 adjusts the pulse width of each pulse of the pulse signal, and the variable delay circuit 102 controls the phase of each pulse.
  • the determiner 440 determines pass / fail of the semiconductor circuit 450 based on the output signal output from the semiconductor circuit 450. For example, the determiner 440 determines the quality of the semiconductor circuit 450 by comparing the expected value signal given from the pattern generator 410 with the output signal.
  • the pulse width of the timing signal can be accurately controlled. Therefore, the test of the semiconductor circuit 450 can be performed with high accuracy.

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Abstract

　与えられるパルス信号のパルス幅を調整した出力信号を出力するパルス幅調整回路であって、パルス信号を遅延させた第１遅延信号を出力する第１遅延回路と、第１遅延回路と異なる遅延量でパルス信号を遅延させた第２遅延信号を出力する第２遅延回路と、第１遅延回路における遅延量と第２遅延回路における遅延量の差分に応じたパルス幅を有する出力信号を、第１遅延信号と第２遅延信号に基づいて出力する出力部とを備えるパルス幅調整回路を提供する。

Description

明 細 書
パルス幅調整回路、パルス幅調整方法、及び半導体試験装置
技術分野
[0001] 本発明は、与えられるパルス信号のパルス幅を調整した出力信号を出力するパル ス幅調整回路、及びパルス幅調整方法に関する。文献の参照による組み込みが認 められる指定国については、下記の出願に記載された内容を参照により本出願に組 み込み、本出願の記載の一部とする。
特願 2004— 011412 出願日 平成 16年 1月 20日
背景技術
[0002] 従来、与えられるパルス信号のパルス幅を調整する回路として、図 1に示すようなパ ルス幅調整回路 300が知られている。パルス幅調整回路 300は、調整部 302におい てパルス幅を調整する回路である。調整部 302は、可変遅延回路 304及び論理積 回路 306を有しており、与えられたパルス信号の反転信号と、可変遅延回路 304で 遅延させたパルス信号との論理積を算出することにより、可変遅延回路 304における 遅延量に応じたパルス幅を有するパルス信号を生成する（例えば、特許文献 1参照） 。また、調整部 302が生成したパルス信号は、遅延回路 308によって所望のタイミン グに遅延されて外部に出力される。
[0003] また、パルス幅調整回路 300は、調整部 302が生成するパルス信号のパルス幅を 測定する機能を有する。この場合、まずパルス幅調整回路 300は、調整部 302が生 成したノ ルス信号の立ち下がりエッジを基準としたノ ルスを生成し、生成したパルス を調整部 302に帰還入力し、ループを形成する。そして当該ループにおける周期を 、カウンタ 316によって算出する。次にパルス幅調整回路 300は、調整部 302が生成 したノ ルス信号の立ち上がりエッジを基準としたノ ルスを生成し、生成したパルスを 調整部 302に帰還入力し、同様に周期を算出する。これらの周期の差分から、調整 部 302が生成するパルス信号のパルス幅を算出している。
[0004] 図 2は、従来のパルス幅調整回路 300において、パルス幅を測定する場合の動作 を示す図である。図 2 (a)は、ノ ルス信号の立ち上がりエッジを基準として生成したパ ルスを帰還入力した場合の動作を示し、図 2 (b)は、パルス信号の立ち上がりエッジ を基準として生成したパルスを帰還入力した場合の動作を示す。図 2 (a)に示すよう に、まず調整部 302に入力パルスが与えられ、論理積回路 306は、当該パルスのパ ルス幅を P1に調整したパルス信号を出力する。そして遅延回路 308は、パルス信号 を遅延させて出力する。し力しその遅延量は、パルス信号の立ち上がりエッジに対し ては Tpdlとなり、パルス信号の立ち下がりエッジに対しては Tpdl 'となり、異なる遅 延量となる。
[0005] そして、排他的論理和回路 310は、当該パルス信号を反転させて出力する。このと き、パルス信号は、排他的論理和回路 310において遅延されるが、遅延回路 308と 同様に、パルス信号の立ち上がりエッジに対する遅延量は Tpd2となり、パルス信号 の立ち下がりエッジに対する遅延量は Tpd2'となり、異なる遅延量となる。
[0006] 微分回路 312は、排他的論理和回路 310から受け取ったパルス信号の立ち下がり エッジを基準として、パルス幅が P2のパルス信号を生成し、積分回路 314は、微分 回路 312から受け取ったパルス信号のパルス幅を P2 + P3に調整して出力する。ここ で、パルス幅 P2 + P3は、初めに調整部 302に与えられる入力パルスのパルス幅と 同一である。そして、積分回路 314は、パルス幅を調整したパルス信号を調整部 302 に供給し、パルス信号をループさせる。当該ループの周期 T1は、下式で表される。 Tl =Tpdl +Tpd2 + P2 + P3
[0007] 次に、パルス信号の立ち下がりエッジを基準として生成したパルスを帰還入力する 場合、図 2 (b)に示すように、排他的論理和回路 310は、受け取ったパルス信号をそ のまま出力する。そして、微分回路 312は、排他的論理和回路 310から受け取った パルス信号の立ち下がりエッジを基準として、パルス幅が P2のパルス信号を生成し、 積分回路 314は、パルス幅が P2 + P3のパルス信号をループさせる。当該ループの 周期 T2は、下式で表される。
T2 = Pl +Tpdl ' +Tpd2' +P2 + P3
[0008] ここで、周期 T2と周期 T1との差分を算出すると、
T2-T1 = P1 + (Tpdl '-Tpdl) + (Tpd2，— Tpd2)
となる。従来のパルス幅調整回路 300においては、調整部 302が調整するパルス幅 として、当該差分を算出している。このとき、 Tpdl， =Tpdl、 Tpd2， =Tpd2であれ ば、当該差分力もパルス幅 PIを精度よく測定することができるが、立ち上がり、立ち 下がりのエッジの方向によって、遅延回路 308及び排他的論理和回路 310における 遅延量が異なるため、算出したパルス幅には誤差が生じてしまう。このため、調整部 3 02が生成するパルス信号のパルス幅を精度よく測定することができず、パルス幅を 精度よく調整することができない。また、他の問題として、可変遅延回路 304のオフセ ット遅延量がある。
[0009] 図 3は、可変遅延回路 304の構成を示す図である。可変遅延回路 304は、粗遅延 回路部 318と精遅延回路部 305とを有する。精遅延回路部 305は、粗遅延回路部 3 18より小さいステップで遅延を生成する回路である。粗遅延回路部 318と精遅延回 路部 305とは直列に接続され、粗遅延回路部 318における遅延量及び精遅延回路 部 305における遅延量の和によってパルス信号が遅延される。
[0010] 粗遅延回路部 318は、例えば直列に接続された複数のインバータをそれぞれ並列 に設け、パルス信号を何段のインバータ列に通過させるかを選択することにより、遅 延量を制御する回路である。また、精遅延回路部 305は、 2つのインバータと、可変 容量素子とからなる遅延素子を直列に複数接続し、可変容量素子の容量を変化させ ることにより遅延量を制御する回路である。精遅延回路部 305における最大の遅延 量は、粗遅延回路部 318における遅延分解能と同一となる。このような構成により、遅 延量の可変幅が大きぐ且つ遅延量の分解能が高ぐ遅延設定ステップが小さい回 路となる。
[0011] 精遅延回路部 305は、直列に設けたインバータを通過させるため、遅延量を最小 にした場合であっても、所定のオフセット遅延が生じてしまう。このようなオフセット遅 延を小さくしょうとした場合、インバータと可変容量素子の段数を少なくする必要があ るが、精遅延回路部 305の遅延量を粗遅延回路部 318の遅延分解能の範囲で変化 させようとした場合、精遅延回路部 305におけるインバータと可変容量素子の段数は 5— 6段程度必要となる。このため、オフセット遅延を小さくした精遅延回路部 305を 構成することは困難である。このため、従来のパルス幅調整回路 300では、パルス幅 の小さ 、パルス信号を生成することと、高分解能でパルス幅の調整を行うこととを両 立することが困難であった。
[0012] 特許文献 1：特開平 10— 303709号公報
発明の開示
発明が解決しょうとする課題
[0013] 上述したように、従来の回路においては、パルス幅の小さいパルス信号を生成する ことと、高分解能でパルス幅の調整を行うこととを両立することが困難であるという課 題がある。また、生成したパルス信号のパルス幅を精度よく測定することができず、パ ルス幅を精度よく調整することが困難であるという課題がある。
[0014] このため本発明は、上述した課題を解決することのできるパルス幅調整回路及びパ ルス幅調整方法、並びに当該回路を用いた半導体試験装置を提供することを目的と する。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達 成される。また従属項は本発明の更なる有利な具体例を規定する。
課題を解決するための手段
[0015] 上記課題を解決するために、本発明の第 1の形態においては、与えられるノ ルス信 号のパルス幅を調整した出力信号を出力するパルス幅調整回路であって、パルス信 号を遅延させた第 1遅延信号を出力する第 1遅延回路と、第 1遅延回路と異なる遅延 量でパルス信号を遅延させた第 2遅延信号を出力する第 2遅延回路と、第 1遅延回 路における遅延量と第 2遅延回路における遅延量の差分に応じたパルス幅を有する 出力信号を、第 1遅延信号と第 2遅延信号に基づいて出力する出力部とを備えるパ ルス幅調整回路を提供する。
[0016] 第 1遅延回路と第 2遅延回路とは、異なる遅延分解能でパルス信号を遅延させてよ い。出力部は、変化の方向が同一となるエッジを第 1遅延信号及び第 2遅延信号の それぞれから選択し、選択した 2つのエッジに基づいて出力信号の立ち上がりエッジ 及び立ち下がりエッジを生成してよい。
[0017] 出力部は、第 1遅延信号に基づいて H論理を出力し、第 2遅延信号に基づいて L 論理を出力するセットリセットラッチ回路を有し、パルス幅調整回路は、第 1遅延信号 及び第 2遅延信号を受け取り、第 1遅延信号と第 2遅延信号とが同時にセットリセット ラッチ回路を動作させないパルス幅であって略同一の大きさのパルス幅に、第 1遅延 信号と第 2遅延信号のパルス幅を調整してセットリセットラッチ回路に供給するプリバ ルサーを更に備えてよい。
[0018] パルス幅調整回路は、出力信号のパルス幅を測定する測定部を更に備え、出力部 は、プリパルサーが出力する第 1遅延信号及び第 2遅延信号をそれぞれ通過させる 機能を更に有し、測定部は、出力部が通過させた第 1遅延信号又は第 2遅延信号を 受け取り、当該遅延信号のパルス幅をパルス信号のパルス幅と略同一のパルス幅に 調整し、第 1遅延回路及び第 2遅延回路にパルス信号として入力するループ手段と、 ループ手段が第 1遅延信号をループさせた場合の第 1ループ周期と、ループ手段が 第 2遅延信号をループさせた場合の第 2ループ周期とを測定する周期測定部と、第 1 ループ周期と、第 2ループ周期との差分に基づいて、出力信号のパルス幅を算出す る演算部とを有してよい。
[0019] プリパルサーは、第 1遅延信号のパルス幅を調整する第 1パルサーと、第 2遅延信 号のパルス幅を調整する第 2パルサーと、第 1パルサーに、パルス幅を調整した第 1 遅延信号を出力させるか、パルス幅を調整せずに第 1遅延信号を出力させる力 又 はセットリセットラッチ回路に第 2遅延信号を通過させるための信号を出力させるかを 制御する第 1制御手段と、第 2パルサーに、パルス幅を調整した第 2遅延信号を出力 させる力、パルス幅を調整せずに第 2遅延信号を出力させる力、又はセットリセットラッ チ回路に第 1遅延信号を通過させるための信号を出力させる力を制御する第 2制御 手段とを有してよい。
[0020] パルス幅調整回路は、外部に出力するための出力信号を生成する実動作モードと 、第 1ループ周期を測定する前縁測定動作モードと、第 2ループ周期を測定する後 縁測定動作モードとを有しており、パルス幅調整回路が実動作モードで動作する場 合に、第 1制御手段は、第 1パルサーに、パルス幅を調整した第 1遅延信号を出力さ せ、第 2制御手段は、第 2パルサーに、パルス幅を調整した第 2遅延信号を出力させ 、ノ ルス幅調整回路が前縁測定動作モードで動作する場合に、第 1制御手段は、第 1パルサーに、パルス幅を調整せずに第 1遅延信号を出力させ、第 2制御手段は、第 2パルサーに、セットリセットラッチ回路に第 1遅延信号を通過させるための信号を出 力させ、パルス幅調整回路が後縁測定動作モードで動作する場合に、第 1制御手段 は、第 1パルサーに、セットリセットラッチ回路に第 2遅延信号を通過させるための信 号を出力させ、第 2制御手段は、第 2パルサーに、パルス幅を調整せずに第 2遅延信 号を出力させてよい。
[0021] セットリセットラッチ回路は、実動作モードにおいて第 2遅延信号に応じて出力信号 の立ち下がりエッジを生成する経路と、後縁測定動作モードにおいて第 2遅延信号を 通過させる経路とのスキューを低減するための遅延手段を、第 2遅延信号を通過させ る経路に有してよい。
[0022] 第 1パルサーは、第 1遅延信号を受け取り、第 1制御手段から受け取る第 1制御信 号との論理積の反転信号を出力する第 1論理積回路と、第 1遅延信号の反転信号を 受け取り、第 1制御手段力 受け取る第 2制御信号との論理積の反転信号を出力す る第 2論理積回路と、第 2論理積回路が出力する信号を遅延させる第 3遅延回路と、 第 1論理積回路が出力する信号と、第 3遅延回路が出力する信号との論理積の反転 信号を出力する第 3論理積回路とを有し、第 1制御手段は、パルス幅調整回路が実 動作モードで動作する場合に、第 1制御信号及び第 2制御信号として H論理を出力 し、パルス幅調整回路が後縁測定動作モードで動作する場合に、第 1制御信号又は 第 2制御信号の一方として H論理を出力し、第 1制御信号又は第 2制御信号の他方 として L論理を出力し、パルス幅調整回路が前縁測定動作モードで動作する場合に 、第 1制御信号として H論理を出力し、第 2制御信号として L論理を出力してよい。
[0023] 第 2パルサーは、第 2遅延信号を受け取り、第 2制御手段から受け取る第 3制御信 号との論理積の反転信号を出力する第 4論理積回路と、第 2遅延信号の反転信号を 受け取り、第 2制御手段力 受け取る第 4制御信号との論理積の反転信号を出力す る第 5論理積回路と、第 5論理積回路が出力する信号を遅延させる第 4遅延回路と、 第 4論理積回路が出力する信号と、第 4遅延回路が出力する信号との論理積の反転 信号を出力する第 6論理積回路とを有し、第 2制御手段は、パルス幅調整回路が実 動作モードで動作する場合に、第 3制御信号及び第 4制御信号として H論理を出力 し、パルス幅調整回路が後縁測定動作モードで動作する場合に、第 1制御信号及び 第 2制御信号として L論理を出力し、パルス幅調整回路が前縁測定動作モードで動 作する場合に、第 1制御信号又は第 2制御信号の一方として H論理を出力し、第 1制 御信号又は第 2制御信号の他方として L論理を出力してよい。
[0024] 本発明の第 2の形態においては、与えられるノ ルス信号のパルス幅を調整した出 力信号を出力するパルス幅調整方法であって、パルス信号を遅延させた第 1遅延信 号を生成する第 1遅延段階と、第 1遅延段階と異なる遅延量でパルス信号を遅延さ せた第 2遅延信号を生成する第 2遅延段階と、第 1遅延信号と第 2遅延信号に基づ いて、第 1遅延段階における遅延量と第 2遅延段階における遅延量の差分に応じた パルス幅を有する出力信号を生成する出力段階とを備えるパルス幅調整方法を提供 する。
[0025] 第 1遅延段階における遅延量を測定する前縁測定動作段階と、第 2遅延段階にお ける遅延量を測定する後縁測定動作段階と、前縁測定動作段階、及び後縁測定動 作段階において測定したそれぞれの遅延量に基づいて、第 1遅延段階及び第 2遅 延段階におけるそれぞれの遅延量を調整する遅延量調整段階とを更に備え、出力 段階は、遅延量調整段階において遅延量を調整した後に、出力信号を外部に出力 してよい。
[0026] 本発明の第 3の形態においては、半導体回路を試験する半導体試験装置であって 、半導体回路を試験する試験パターンを生成するパターン発生器と、試験パターン に基づいて、半導体回路に供給する試験信号を成形する波形成形器と、試験信号 の位相を規定するタイミング信号を波形成形器に供給するタイミング信号発生回路と 、半導体回路が出力する出力信号に基づいて、半導体回路の良否を判定する判定 器とを備え、タイミング信号発生回路は、与えられるパルス信号のパルス幅を調整し たタイミング信号を出力するパルス幅調整回路であって、パルス信号を遅延させた第 1遅延信号を出力する第 1遅延回路と、第 1遅延回路と異なる遅延量でパルス信号を 遅延させた第 2遅延信号を出力する第 2遅延回路と、第 1遅延回路における遅延量と 第 2遅延回路における遅延量の差分に応じたパルス幅を有するタイミング信号を、第 1遅延信号と第 2遅延信号に基づいて出力する出力部とを有する半導体試験装置を 提供する。
[0027] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。 発明の効果
[0028] 本発明によれば、高分解能のパルス幅で、且つ遅延回路におけるオフセット遅延 量より小さいパルス幅の出力信号を生成することができる。また、出力信号のパルス 幅を精度よく測定することができる。
図面の簡単な説明
[0029] [図 1]従来のパルス幅調整回路 300を示す図である。
[図 2]従来のパルス幅調整回路 300にお 、て、パルス幅を測定する場合の動作を示 す図である。図 2 (a)は、パルス信号の立ち上がりエッジを基準として生成したパルス を帰還入力した場合の動作を示し、図 2 (b)は、パルス信号の立ち下がりエッジを基 準として生成したパルスを帰還入力した場合の動作を示す。
[図 3]従来の可変遅延回路 304の構成を示す図である。
[図 4]本発明の実施形態に係るパルス幅調整回路 100の構成の一例を示す図である
[図 5]パルス幅調整部 10の構成の一例を示す図である。
[図 6]実動作モード時におけるパルス幅調整部 10の動作を説明する図である。
[図 7]それぞれの動作モード時における第 1パルサー 26の動作を説明する図である。 図 7 (a)は、実動作モード時における第 1パルサー 26の動作を説明する図であり、図
7 (b)は、前縁測定動作モード時における第 1パルサー 26の動作を説明する図であ り、図 7 (c)は、後縁測定動作モード時における第 1パルサー 26の動作を説明する図 である。
[図 8]パルス幅調整回路 100を用いたパルス幅調整方法の一例を示すフローチヤ一 トである。
[図 9]半導体回路 450を試験する半導体試験装置 400の構成の一例を示す図である 符号の説明
[0030] 10 · · 'パルス幅調整部、 12 · · '第 1遅延回路、 14 · · '選択部、 16 · · 'インバータ、 18 • · '第 2遅延回路、 20 · · '遅延素子、 22 · · 'インバータ、 24 · · ·可変容量素子、 26 · · '第 1パルサー、 28 · · '第 1論理積回路、 30 · · 'インバータ、 32 · · '第 2論理積回路、 34·· ·第 3遅延回路、 36·· ·第 3論理積回路、 38·· ·第 2パルサー、 40· · ·第 4論理 積回路、 42· · 'インバータ、 44· · '第 5論理積回路、 46·· '第 4遅延回路、 48· · ·第 6 論理積回路、 50···出力部、 52· · 'セットリセットラッチ回路、 54· · '論理和回路、 56
• · '論理和回路、 58·· 'バッファ、 60· · '選択部、 100· · 'パルス幅調整回路、 102· · '可変遅延回路、 104···微分回路、 106···積分回路、 108· "カウンタ、 110···演 算部、 112· · 'ループ経路、 114· · 'ループ手段、 300· · 'パルス幅調整回路、 302·
• ·調整部、 304· ··可変遅延回路、 305·· ·精遅延回路部、 306·· ·論理積回路、 3 08·· ·遅延回路、 310· · '排他的論理和回路、 312· · ·微分回路、 314· · ·積分回路 , 316·· 'カウンタ、 318· · '粗遅延回路部
発明を実施するための最良の形態
[0031] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範隨こかかる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0032] 図 4は、本発明の実施形態に係るパルス幅調整回路 100の構成の一例を示す図で ある。パルス幅調整回路 100は、与えられるパルス信号のパルス幅を調整した出力 信号を出力するものであり、外部に出力するための出力信号を生成する実動作モー ドと、出力信号のパルス幅を測定するための前縁測定動作モード及び後縁測定動作 モードとを有する。前縁測定動作モードでは、例えば図 2(a)において説明した動作 と同様の動作を行い、後縁測定動作モードでは、例えば図 2(b)において説明した動 作と同様の動作を行う。また、パルス幅調整回路 100は、パルス幅調整部 10、可変 遅延回路 102、ループ手段 114、カウンタ 108、及び演算部 110を備える。
[0033] パルス幅調整部 10は、パルス信号が与えられ、当該パルス信号のパルス幅を調整 した出力信号を出力する。可変遅延回路 102は、パルス幅調整部 10においてパル ス幅が調整された出力信号を受け取り、所望の時間遅延させて出力する。
[0034] また、ループ手段 114、カウンタ 108、及び演算部 110は、パルス幅調整部 10が出 力する出力信号のパルス幅を測定する測定部として機能する。前縁測定動作モード 及び後縁測定動作モード時において、ループ手段 114は、出力信号のパルス幅を、 パルス幅調整部 10に与えられるパルス信号のパルス幅と略同一のパルス幅に調整 し、パルス幅調整部 10にパルス信号として入力する。本例においてループ手段 114 は、微分回路 104、積分回路 106、及びループ経路 112を有する。
[0035] 微分回路 104は、出力信号のパルス幅を縮小し、予め定められたパルス幅に調整 して出力する。微分回路 104及び積分回路 106は、パルス幅調整部 10と略同一の 構成であってよい。また、積分回路 106は、微分回路 104がパルス幅を調整した出 力信号のパルス幅を拡大し、パルス信号と略同一のパルス幅に調整する。そして、ル ープ経路 112は、積分回路 106とパルス幅調整部 10とを電気的に接続し、積分回 路 106がパルス幅を調整した出力信号を、パルス信号としてパルス幅調整部 10に入 力し、ループを形成する。
[0036] カウンタ 108は、当該ループにおけるパルスを計数する。演算部 110は、カウンタ 1 08の計数結果に基づいて、ループの周期を測定する周期測定部として機能する。ま た、演算部 110は、測定した周期に基づいて、パルス幅調整部 10が出力する出力 信号のパルス幅を測定する。パルス幅の算出方法は、図 7において後述する。
[0037] 図 5は、パルス幅調整部 10の構成の一例を示す図である。パルス幅調整部 10は、 第 1遅延回路 12、第 2遅延回路 18、第 1パルサー 26、第 2パルサー 38、及び出力部 50を有する。
[0038] 第 1遅延回路 12は、パルス信号を受け取り、当該パルス信号を遅延させた第 1遅延 信号を出力する。本例において第 1遅延回路 12は、 2つのインバータ 16を直列に接 続した複数のインバータ列と、選択部 14とを有する。インバータ列はそれぞれ直列に 接続され、初段のインバータ列にノ ルス信号が入力される。そして、選択部 14は、い ずれ力のインバータ列が出力した信号を選択し、選択した信号を第 1遅延信号として 出力する。選択部 14がいずれの信号を選択するかにより、第 1遅延回路 12における 遅延量を制御することができる。
[0039] 第 2遅延回路 18は、第 1遅延回路 12と異なる遅延量でパルス信号を遅延させた第 2遅延信号を出力する。本例においては、第 2遅延回路 18は、第 1遅延回路 12より 大きい遅延量でパルス信号を遅延させる。また、第 1遅延回路 12と第 2遅延回路 18 とは、異なる遅延分解能でパルス信号を遅延させることが好ましい。本例においては 、第 2遅延回路 18は、第 1遅延回路 12より高い遅延分解能で、即ち小さい遅延ステ ップでパルス信号を遅延させる。また、第 2遅延回路 18の遅延量の可変幅は、第 1遅 延回路 12における遅延分解能と略同一の大きさであることが好ましい。本例におい て第 2遅延回路 18は、直列に接続された複数の遅延素子（20-1— 20-n、但し nは 2以上の整数、以下 20と総称する）を有する。それぞれの遅延素子 20は、直列に接 続された 2つのインバータ 22と、 2つのインバータ 22の接続経路と接地電位との間に 設けられた可変容量素子 24とを有する。可変容量素子 24の容量を制御することによ り、それぞれの遅延素子 20における遅延量を制御する。
[0040] 第 1遅延回路 12及び第 2遅延回路 18は、パルス幅調整回路 100の動作モードに 係わらず、上述の動作を行う。次に、実動作モード時における第 1パルサー 26、第 2 パルサー 38、及び出力部 50の動作につ 、て説明する。
[0041] 出力部 50は、第 1遅延回路 12における遅延量と、第 2遅延回路 18における遅延量 の差分に応じたパルス幅を有する出力信号を、第 1遅延信号と第 2遅延信号に基づ いて出力する。また、出力部 50は、変化の方向が同一となるエッジを第 1遅延信号及 び第 2遅延信号のそれぞれ力 選択し、選択した 2つのエッジに基づいて出力信号 の立ち上がりエッジ及び立ち下がりエッジを生成する。例えば、出力部 50は、第 1遅 延信号の立ち下がりエッジに応じて出力信号の立ち上がりエッジを生成し、第 2遅延 信号の立ち下がりエッジに応じて出力信号の立ち下がりエッジを生成する。
[0042] 本例において出力部 50は、第 1遅延信号に基づいて H論理を出力し、第 2遅延信 号に基づ 、て L論理を出力するセットリセットラッチ回路 52を有する。セットリセットラッ チ回路 52は、第 1遅延信号の立ち下がりエッジに応じて H論理を正出力端子 Qから 出力し、第 2遅延信号の立ち下がりエッジに応じて L論理を正出力端子 Q力 出力す る。また、セットリセットラッチ回路 52の負出力端子 ZQは、正出力端子 Qの反転信号 を出力する。このような構成により、出力部 50は、第 1遅延回路 12における遅延量と 、第 2遅延回路 18における遅延量の差分に応じたパルス幅を有する出力信号をする ことができる。
[0043] また、第 1パルサー 26及び第 2パルサー 38は、第 1遅延信号及び第 2遅延信号を 受け取り、第 1遅延信号と第 2遅延信号とが同時にセットリセットラッチ回路 52を動作 させないパルス幅であってセットリセットラッチ回路 52に供給するプリパルサーとして 機能する。第 1パルサー 26は、第 1遅延信号のパルス幅を調整してセットリセットラッ チ回路 52のセット端子 ZSに供給し、第 2パルサー 38は、第 2遅延信号のパルス幅 を調整してセットリセットラッチ回路 52のリセット端子 ZRに供給する。本例において セットリセットラッチ回路 52は、負論理動作であるため、第 1パルサー 26及び第 2パル サー 38は、パルス幅を調整した第 1遅延信号及び第 2遅延信号を反転してセットリセ ットラッチ回路 52に供給する。第 1パルサー 26及び第 2パルサー 38の構成は、図 7 において説明する。
[0044] また、出力部 50は、プリパルサーが出力する第 1遅延信号及び第 2遅延信号をそ れぞれ通過させる機能を有する。パルス幅調整回路 100が前縁測定動作モードであ る場合、出力部 50は第 1遅延信号を通過させ、パルス幅調整回路 100が後縁測定 動作モードである場合、出力部 50は第 2遅延信号を通過させる。このときループ手段 114 (図 4参照）は、出力部 50が通過させた第 1遅延信号又は第 2遅延信号を受け取 り、当該遅延信号のパルス幅をパルス信号のパルス幅と略同一のパルス幅に調整し 、第 1遅延回路及び第 2遅延回路にパルス信号として入力する。
[0045] そして、カウンタ 108 (図 4参照）は、ループ手段 114が第 1遅延信号をループさせ た場合の、当該ループにおけるノ ルスを計数し、演算部 110 (図 4参照）は、カウンタ 108の計数結果に基づいて、ループ手段 114が第 1遅延信号をループさせた場合 の第 1ループ周期を測定する。また同様に演算部 110は、ループ手段 114が第 2遅 延信号をループさせた場合の第 2ループ周期を測定する。そして演算部 110は、第 1ループ周期と、第 2ループ周期との差分に基づいて、出力信号のパルス幅を算出 する。このような構成により、パルス幅調整部 10が生成する出力信号のパルス幅を測 定することができる。
[0046] 図 6は、実動作モード時におけるパルス幅調整部 10の動作を説明する図である。ま ず、第 1遅延回路 12及び第 2遅延回路 18に、図 6に示すようなパルス信号が入力さ れる。第 1遅延回路 12は、パルス信号を遅延量 Tpdlだけ遅延させた第 1遅延信号 を出力し、第 2遅延回路 18は、パルス信号を遅延量 Tpd2だけ遅延させた第 2遅延 信号を出力する。
[0047] そして、第 1パルサー 26は、第 1遅延信号のパルス幅を調整した信号の反転信号 を、第 1遅延信号の立ち下がりエッジに応じて出力し、第 2パルサー 38は、第 2遅延 信号のパルス幅を調整した信号の反転信号を、第 2遅延信号の立ち下がりエッジに 応じて出力する。
[0048] そして、出力部 50は、第 1パルサー 26が出力する信号の立ち下がりエッジに応じて H論理となり、第 2パルサー 38が出力する信号の立ち下がりエッジに応じて L論理と なる出力信号を出力する。このような動作により、出力部 50は、第 1遅延回路 12にお ける遅延量と、第 2遅延回路 18における遅延量の差分に応じたパルス幅を有する出 力信号を生成する。本例におけるパルス幅調整部 10によれば、第 1遅延信号によつ て出力信号の立ち上がりエッジを生成し、第 2遅延信号によって出力信号の立ち下 力 Sりエッジを生成しているため、高分解能の第 2遅延回路 18の遅延分解能でパルス 幅を制御することができ、且つ第 2遅延回路 18におけるオフセット遅延量より小さい パルス幅の出力信号を生成することができる。また、出力信号の立ち上がりエッジ及 び立ち下がりエッジを、第 1遅延信号及び第 2遅延信号のエッジのうち、変化の方向 が同一のエッジに基づ 、て生成して 、るため、エッジの変化の方向に基づく遅延誤 差の影響を低減して、精度よくパルス幅を調整することができる。
[0049] 図 7は、それぞれの動作モード時における第 1パルサー 26の動作を説明する図で ある。図 7 (a)は、実動作モード時における第 1パルサー 26の動作を説明する図であ り、図 7 (b)は、前縁測定動作モード時における第 1パルサー 26の動作を説明する図 であり、図 7 (c)は、後縁測定動作モード時における第 1パルサー 26の動作を説明す る図である。
[0050] まず、図 5を用いてプリパルサーの構成を説明する。プリパルサーは前述したように 第 1パルサー 26及び第 2パルサー 38を有する。第 1パルサー 26は、第 1論理積回路 28、第 2論理積回路 32、第 3論理積回路 36、第 3遅延回路 34、及びインバータ 30 を有する。第 1論理積回路 28は、第 1遅延信号を受け取り、第 1制御手段（図示せず )から受け取る第 1制御信号との論理積の反転信号を出力する。
[0051] インバータ 30は、第 1遅延信号を受け取り、第 1遅延信号の反転信号を出力する。
第 2論理積回路 32は、第 1遅延信号の反転信号を受け取り、第 1制御手段から受け 取る第 2制御信号との論理積の反転信号を出力する。第 3遅延回路 34は、第 2論理 積回路 32が出力する信号を遅延させて出力する。また、第 3論理積回路 36は、第 1 論理積回路 28が出力する信号と、第 3遅延回路 34が出力する信号との論理積の反 転信号を出力する。
[0052] ここで、第 1制御手段は、パルス幅調整回路 100の動作モードに応じて、第 1制御 信号及び第 2制御信号を供給する。本例において第 1制御手段は、第 1パルサー 26 に、パルス幅を調整した第 1遅延信号を出力させるか、パルス幅を調整せずに第 1遅 延信号を出力させる力、又はセットリセットラッチ回路 52に第 2遅延信号を通過させる ための信号を出力させるかを制御する。
[0053] また第 2パルサー 38は、第 4論理積回路 40、第 5論理積回路 44、第 6論理積回路 48、第 4遅延回路 46、及びインバータ 42を有する。第 4論理積回路 40は、第 2遅延 信号を受け取り、第 2制御手段 (図示せず)から受け取る第 3制御信号との論理積の 反転信号を出力する。
[0054] インバータ 42は、第 2遅延信号を受け取り、第 2遅延信号の反転信号を出力する。
第 5論理積回路 44は、第 2遅延信号の反転信号を受け取り、第 2制御手段から受け 取る第 4制御信号との論理積の反転信号を出力する。第 4遅延回路 46は、第 5論理 積回路 44が出力する信号を遅延させて出力する。また、第 6論理積回路 48は、第 4 論理積回路 40が出力する信号と、第 4遅延回路 46が出力する信号との論理積の反 転信号を出力する。
[0055] ここで、第 2制御手段は、パルス幅調整回路 100の動作モードに応じて、第 3制御 信号及び第 4制御信号を供給する。本例において第 2制御手段は、第 2パルサー 38 に、パルス幅を調整した第 2遅延信号を出力させるか、パルス幅を調整せずに第 2遅 延信号を出力させるか、又はセットリセットラッチ回路 52に第 1遅延信号を通過させる ための信号を出力させる力を制御する。第 1制御手段及び第 2制御手段は、外部か ら制御信号を受け取り、それぞれ第 1パルサー 26及び第 2パルサー 38に供給するた めの端子であってよい。
[0056] 図 7 (a)に示すように、パルス幅調整回路 100が実動作モードで動作する場合には 、第 1制御手段は、第 1パルサー 26に、パルス幅を調整した第 1遅延信号を出力させ る。つまり、第 1制御手段は、第 1制御信号及び第 2制御信号として H論理を出力す る。この場合、図 7 (a)に示すように、第 1パルサー 26の第 3論理積回路 36は、第 1遅 延信号のパルス幅を、第 3遅延回路 34の遅延量に応じたパルス幅に調整して出力 する。
[0057] この場合、第 2制御手段は、第 2パルサー 38に、パルス幅を調整した第 2遅延信号 を出力させる。つまり、第 2制御手段は、第 3制御信号及び第 4制御信号として H論理 を出力する。この場合、第 2パルサー 38の動作は、図 7 (a)に示した第 1パルサー 26 の動作と同様であり、第 2遅延信号のパルス幅を、第 4遅延回路 46の遅延量に応じ たパルス幅に調整して出力する。
[0058] またこの場合、セットリセットラッチ回路 52は、第 1パルサー 26及び第 2パルサー 38 から、パルス幅が調整された第 1遅延信号及び第 2遅延信号を受け取り、正出力端 子 Qから出力信号を出力する。また、出力部 50は、セットリセットラッチ回路 52の正出 力端子 Qが出力する信号と、負出力端子 ZQが出力する信号との 、ずれかを選択し て出力する選択部 60を更に有する。パルス幅調整回路 100が実動作モードで動作 する場合、選択部 60は正出力端子 Qが出力する信号を選択して可変遅延回路 102 に出力する。このような動作により、パルス幅調整回路 100は、パルス幅が調整され た出力信号を外部に出力する。
[0059] また、図 7 (b)に示すように、パルス幅調整回路 100が前縁測定動作モードで動作 する場合には、第 1制御手段は、第 1パルサー 26に、パルス幅を調整せずに第 1遅 延信号を出力させる。第 1制御手段が第 1制御信号又は第 2制御信号の一方を H論 理で出力し、第 1制御信号又は第 2制御信号の他方を L論理で出力することにより、 第 1パルサー 26にパルス幅を調整させずに第 1遅延信号を出力させることができる。 例えば、第 1制御手段は、第 1制御信号として H論理を出力し、第 2制御信号として L 論理を出力する。この場合、図 7 (b)に示すように、第 3遅延回路 34の出力は H論理 に固定され、第 3論理積回路 36は、第 1遅延信号を通過させる。
[0060] この場合、第 2制御手段は、第 2パルサー 38に、セットリセットラッチ回路 52に第 1 遅延信号を通過させるための信号を出力させる。つまり、第 2制御手段は、第 3制御 信号及び第 4制御信号として共に L論理を出力する。この場合の第 2パルサー 38の 動作は、図 7 (c)において後述する第 1パルサー 26の動作と同様となり、セットリセット ラッチ回路 52のリセット端子 ZRに、 L論理固定の信号を供給する。
[0061] またこの場合、セットリセットラッチ回路 52は、セット端子 ZSにパルス幅が調整され ない第 1遅延信号が供給され、リセット端子 ZRには L論理固定の信号が供給される 。このため、セットリセットラッチ回路 52の正出力端子 Qからは、第 1遅延信号を 1回反 転した信号が出力され、負出力端子 ZQは、 H論理に固定される。そして、選択部 6 0は、セットリセットラッチ回路 52の正出力端子 Q力も受け取った信号を出力する。そ して選択部 60が出力した第 1遅延信号は、ループ手段 114によりループされ、演算 部 110は、第 1遅延信号をループさせた第 1ループ周期を演算する。
[0062] また、図 7 (c)に示すように、パルス幅調整回路 100が後縁測定動作モードで動作 する場合には、第 1制御手段は、第 1パルサー 26に、セットリセットラッチ回路 52に第 2遅延信号を通過させるための信号を出力させる。本例においてセットリセットラッチ 回路 52は負論理動作であるため、第 1制御手段は、第 1パルサー 26の出力を L論理 に固定する。つまり、第 1制御手段は、第 1制御信号及び第 2制御信号として L論理を 出力する。この場合、図 7 (c)に示すように、第 1論理積回路 28の出力及び第 3遅延 回路 34の出力は H論理に固定され、第 3論理積回路 36の出力も、 L論理に固定さ れる。
[0063] この場合、第 2制御手段は、第 2パルサー 38に、パルス幅を調整せずに第 2遅延信 号を出力させる。第 2制御手段が第 3制御信号又は第 4制御信号の一方を H論理で 出力し、第 3制御信号又は第 4制御信号の他方を L論理で出力することにより、第 2パ ルサー 38にパルス幅を調整させずに第 2遅延信号を出力させることができる。例え ば、第 2制御手段は、第 3制御信号として H論理を出力し、第 4制御信号として L論理 を出力する。この場合の第 2パルサー 38の動作は、図 7 (b)に示した第 1パルサー 26 の動作と同様となり、第 4遅延回路 46の出力は H論理に固定され、第 6論理積回路 4 8は、第 2遅延信号を通過させる。
[0064] またこの場合、セットリセットラッチ回路 52は、リセット端子 ZRにパルス幅が調整さ れない第 2遅延信号が供給され、セット端子 ZRには L論理固定の信号が供給される 。このため、セットリセットラッチ回路 52の正出力端子 Qは、 H論理に固定され、負出 力端子 ZQからは、第 2遅延信号を 1回反転した信号が出力される。そして、選択部 60は、セットリセットラッチ回路 52の負出力端子 ZQ力も受け取った信号を出力する 。そして選択部 60が出力する第 2遅延信号は、ループ手段 114によりループされ、 演算部 110は、第 2遅延信号をループさせた第 2ループ周期を演算する。
[0065] そして、演算部 110は、第 2ループ周期と第 1ループ周期の差分に基づいて、パル ス幅調整部 10が、実動作モード時に出力する出力信号のパルス幅を算出する。第 2 ループ周期と第 1ループ周期の差分は、第 2遅延回路 18における第 2遅延量と、第 1 遅延回路 12における第 1遅延量との差分と等しぐこれらの遅延量の差分は、実動 作モード時に出力する出力信号のパルス幅と等しい。このため、演算部 110は、実動 作モード時に出力する出力信号のパルス幅を測定することができる。
[0066] また、パルス幅調整部 10は、測定したパルス幅が所望のパルス幅と略等しくなるよ うに、第 1遅延回路 12及び第 2遅延回路 18におけるそれぞれの遅延量を調整する 手段を更に有することが好ましい。また、測定した第 1遅延量及び第 2遅延量が、予 め定められた遅延量と略等しくなるように、第 1遅延回路 12及び第 2遅延回路 18に おけるそれぞれの遅延量を調整してもよい。このような構成により、所望のパルス幅に 精度よく制御された出力信号を生成することができる。
[0067] また、本例におけるパルス幅調整部 10によれば、第 1遅延信号及び第 2遅延信号 を共に 1回反転した信号をループさせて、ループ周期を測定するため、可変遅延回 路 102等のループ経路における、それぞれの遅延信号の遅延量は等しい。つまり、 可変遅延回路 102等において、信号のエッジの方向による遅延誤差が生じない。こ のため、実動作モード時に出力する出力信号のパルス幅を精度よく測定することが でき、精度よくパルス幅を調整した出力信号を生成することができる。
[0068] また、出力部 50は、セットリセットラッチ回路 52の負出力端子 ZQと、選択部 60との 間に、ノ ッファ 58を更に有することが好ましい。実動作モードにおいて第 2遅延信号 に応じて前記出力信号の立ち下がりエッジを生成する経路と、後縁測定動作モード において第 2遅延信号を通過させる経路とは異なる。つまり、実動作モード時におい ては、第 2遅延信号がリセット端子 ZRに入力され、論理和回路 56及び論理和回路 5 4を動作させることにより、第 2遅延信号に応じた信号が正出力端子 Q力 出力される 。これに対し、後縁測定動作モードにおいては、第 2遅延信号がリセット端子 ZRに 入力され、論理和回路 56を通過して負出力端子 ZQから出力される。このため、実 動作モード時における経路と、後縁測定動作モード時における経路とが異なり、スキ ユーが生じる。当該スキューは、パルス幅測定において微小な誤差を生じさせる。バ ッファ 58は、当該スキューを低減させるための遅延手段として機能する。このような構 成により、更に精度よくパルス幅を測定することができる。
[0069] 図 8は、パルス幅調整回路 100を用いたパルス幅調整方法の一例を示すフローチ ヤートである。当該パルス幅調整方法は、図 4から図 7において説明したパルス幅調 整回路 100の全ての機能を用いて、パルス幅の調整並びにパルス幅の測定を行つ てよい。本例においては、ノ ルス幅の調整を行う例を説明する。
[0070] まず、第 1遅延段階 S202において、パルス幅調整回路 100に与えられるノ ルス信 号を遅延させた第 1遅延信号を生成する。 S202は、図 5において説明した第 1遅延 回路 12を用いて行ってよい。
[0071] 次に、第 2遅延段階 S 204において、第 1遅延段階と異なる遅延量でパルス信号を 遅延させた第 2遅延信号を生成する。 S204は、図 5において説明した第 2遅延回路 18を用いて行ってよい。
[0072] そして、出力段階 S206において、第 1遅延段階における遅延量と第 2遅延段階に おける遅延量の差分に応じたパルス幅を有する出力信号を、第 1遅延信号と第 2遅 延信号に基づいて生成する。 S206は、図 5において説明した出力部 50を用いて行 つてよい。
[0073] 本例におけるパルス幅調整方法によれば、高分解能の第 2遅延回路 18の遅延分 解能でパルス幅を制御することができ、且つ第 2遅延回路 18におけるオフセット遅延 量より小さいパルス幅の出力信号を生成することができる。
[0074] また、図 4から図 7において説明したパルス幅調整回路 100は、例えば半導体回路 を試験する半導体試験装置にお!ヽて、試験タイミングを規定するタイミング信号発生 回路として用いてもよい。
[0075] 図 9は、半導体回路 450を試験する半導体試験装置 400の構成の一例を示す図 である。半導体試験装置 400は、パターン発生器 410、タイミング信号発生回路 420
、波形成形器 430、及び判定器 440を備える。 [0076] パターン発生器 410は、半導体回路 450を試験する試験パターンを生成する。試 験パターンは、例えば 1ZOのパターンで示されるデジタル信号である。波形成形器 420は、試験パターンを受け取り、受け取った試験パターンに基づいて、半導体回路 450に供給する試験信号を成形する。例えば、波形成形器 420は、与えられるタイミ ング信号に同期して、試験パターンのデジタル値に応じた電圧レベルを示す、タイミ ング信号と略同位相の試験信号を生成する。
[0077] タイミング信号発生回路 430は、与えられるパルス信号のパルス幅を所定のパルス 幅に調整し、パルス信号のそれぞれのパルスを所定の位相に遅延させたタイミング 信号を、波形成形器 420に供給する。例えば、パルス信号は、試験サイクルと略同一 の周期を有するレート信号であり、タイミング信号発生回路 430は、ノ ルス信号のそ れぞれのパルスのパルス幅を所定のパルス幅に調整し、パルス信号のそれぞれのパ ルスの位相をそれぞれの所望の位相に制御する。
[0078] タイミング信号発生回路 430は、図 4から図 7において説明したパルス幅調整回路 1 00と同一の機能及び構成を有してよい。この場合、パルス幅調整部 10において、パ ルス信号のそれぞれのパルスのパルス幅を調整し、可変遅延回路 102において、そ れぞれのパルスの位相を制御する。
[0079] 判定器 440は、半導体回路 450が出力する出力信号に基づいて、半導体回路 45 0の良否を判定する。例えば判定器 440は、パターン発生器 410から与えられる期待 値信号と、当該出力信号とを比較することにより、半導体回路 450の良否を判定する
[0080] 本例における半導体試験装置 400によれば、図 4から図 7において説明したように 、タイミング信号のパルス幅を精度よく制御することができる。このため、半導体回路 4 50の試験を精度よく行うことができる。
[0081] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良を加えることが可能であることが当業者に明らかである。その様な変更または改 良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から 明らかである。 産業上の利用可能性
以上から明らかなように、高分解能のパルス幅で、且つ遅延回路におけるオフセッ ト遅延量より小さいパルス幅の出力信号を生成することができる。また、出力信号の パルス幅を精度よく測定することができる。

Claims

請求の範囲
[1] 与えられるパルス信号のパルス幅を調整した出力信号を出力するパルス幅調整回 路であって、
前記パルス信号を遅延させた第 1遅延信号を出力する第 1遅延回路と、 前記第 1遅延回路と異なる遅延量で前記パルス信号を遅延させた第 2遅延信号を 出力する第 2遅延回路と、
前記第 1遅延回路における遅延量と前記第 2遅延回路における遅延量の差分に応 じたパルス幅を有する前記出力信号を、前記第 1遅延信号と前記第 2遅延信号に基 づいて出力する出力部と
を備えるパルス幅調整回路。
[2] 前記第 1遅延回路と前記第 2遅延回路とは、異なる遅延分解能で前記パルス信号 を遅延させる
請求項 1に記載のパルス幅調整回路。
[3] 前記出力部は、変化の方向が同一となるエッジを前記第 1遅延信号及び前記第 2 遅延信号のそれぞれから選択し、選択した 2つのエッジに基づいて前記出力信号の 立ち上がりエッジ及び立ち下がりエッジを生成する
請求項 2に記載のパルス幅調整回路。
[4] 前記出力部は、前記第 1遅延信号に基づいて H論理を出力し、前記第 2遅延信号 に基づいて L論理を出力するセットリセットラッチ回路を有し、
前記パルス幅調整回路は、
前記第 1遅延信号及び前記第 2遅延信号を受け取り、前記第 1遅延信号と前記第 2 遅延信号とが同時に前記セットリセットラッチ回路を動作させないパルス幅であって 略同一の大きさのパルス幅に、前記第 1遅延信号と前記第 2遅延信号のパルス幅を 調整して前記セットリセットラッチ回路に供給するプリパルサーを更に備える 請求項 1に記載のパルス幅調整回路。
[5] 前記パルス幅調整回路は、前記出力信号のパルス幅を測定する測定部を更に備 え、
前記出力部は、前記プリパルサーが出力する前記第 1遅延信号及び前記第 2遅延 信号をそれぞれ通過させる機能を更に有し、
前記測定部は、
前記出力部が通過させた前記第 1遅延信号又は前記第 2遅延信号を受け取り、当 該遅延信号のパルス幅を前記パルス信号のパルス幅と略同一のパルス幅に調整し、 前記第 1遅延回路及び第 2遅延回路に前記パルス信号として入力するループ手段と 前記ループ手段が前記第 1遅延信号をループさせた場合の第 1ループ周期と、前 記ループ手段が前記第 2遅延信号をループさせた場合の第 2ループ周期とを測定 する周期測定部と、
前記第 1ループ周期と、前記第 2ループ周期との差分に基づいて、前記出力信号 のパルス幅を算出する演算部と
を有する
請求項 4に記載のパルス幅調整回路。
[6] 前記プリパルサーは、
前記第 1遅延信号のパルス幅を調整する第 1パルサーと、
前記第 2遅延信号のパルス幅を調整する第 2パルサーと、
前記第 1パルサーに、パルス幅を調整した前記第 1遅延信号を出力させるか、パル ス幅を調整せずに前記第 1遅延信号を出力させるか、又は前記セットリセットラッチ回 路に前記第 2遅延信号を通過させるための信号を出力させるかを制御する第 1制御 手段と、
前記第 2パルサーに、パルス幅を調整した前記第 2遅延信号を出力させるか、パル ス幅を調整せずに前記第 2遅延信号を出力させるか、又は前記セットリセットラッチ回 路に前記第 1遅延信号を通過させるための信号を出力させるかを制御する第 2制御 手段と
を有する
請求項 5に記載のパルス幅調整回路。
[7] 前記パルス幅調整回路は、外部に出力するための前記出力信号を生成する実動 作モードと、前記第 1ループ周期を測定する前縁測定動作モードと、前記第 2ループ 周期を測定する後縁測定動作モードとを有しており、
前記パルス幅調整回路が前記実動作モードで動作する場合に、
前記第 1制御手段は、前記第 1パルサーに、パルス幅を調整した前記第 1遅延信 号を出力させ、
前記第 2制御手段は、前記第 2パルサーに、パルス幅を調整した前記第 2遅延信 号を出力させ、
前記パルス幅調整回路が前記前縁測定動作モードで動作する場合に、 前記第 1制御手段は、前記第 1パルサーに、パルス幅を調整せずに前記第 1遅延 信号を出力させ、
前記第 2制御手段は、前記第 2パルサーに、前記セットリセットラッチ回路に前記第 1遅延信号を通過させるための信号を出力させ、
前記パルス幅調整回路が前記後縁測定動作モードで動作する場合に、 前記第 1制御手段は、前記第 1パルサーに、前記セットリセットラッチ回路に前記第 2遅延信号を通過させるための信号を出力させ、
前記第 2制御手段は、前記第 2パルサーに、パルス幅を調整せずに前記第 2遅延 信号を出力させる
請求項 6に記載のパルス幅調整回路。
[8] 前記セットリセットラッチ回路は、前記実動作モードにおいて前記第 2遅延信号に応 じて前記出力信号の立ち下がりエッジを生成する経路と、前記後縁測定動作モード において前記第 2遅延信号を通過させる経路とのスキューを低減するための遅延手 段を、前記第 2遅延信号を通過させる経路に有する
請求項 7に記載のパルス幅調整回路。
[9] 前記第 1パルサーは、
前記第 1遅延信号を受け取り、前記第 1制御手段から受け取る第 1制御信号との論 理積の反転信号を出力する第 1論理積回路と、
前記第 1遅延信号の反転信号を受け取り、前記第 1制御手段から受け取る第 2制 御信号との論理積の反転信号を出力する第 2論理積回路と、
前記第 2論理積回路が出力する信号を遅延させる第 3遅延回路と、 前記第 1論理積回路が出力する信号と、前記第 3遅延回路が出力する信号との論 理積の反転信号を出力する第 3論理積回路と
を有し、
前記第 1制御手段は、
前記パルス幅調整回路が前記実動作モードで動作する場合に、前記第 1制御信 号及び前記第 2制御信号として H論理を出力し、
前記パルス幅調整回路が前記後縁測定動作モードで動作する場合に、前記第 1 制御信号及び前記第 2制御信号として L論理を出力し、
前記パルス幅調整回路が前記前縁測定動作モードで動作する場合に、前記第 1 制御信号又は前記第 2制御信号の一方として H論理を出力し、前記第 1制御信号又 は前記第 2制御信号の他方として L論理を出力する
請求項 8に記載のパルス幅調整回路。
前記第 2パルサーは、
前記第 2遅延信号を受け取り、前記第 2制御手段から受け取る第 3制御信号との論 理積の反転信号を出力する第 4論理積回路と、
前記第 2遅延信号の反転信号を受け取り、前記第 2制御手段から受け取る第 4制 御信号との論理積の反転信号を出力する第 5論理積回路と、
前記第 5論理積回路が出力する信号を遅延させる第 4遅延回路と、
前記第 4論理積回路が出力する信号と、前記第 4遅延回路が出力する信号との論 理積の反転信号を出力する第 6論理積回路と
を有し、
前記第 2制御手段は、
前記パルス幅調整回路が前記実動作モードで動作する場合に、前記第 3制御信 号及び前記第 4制御信号として H論理を出力し、
前記パルス幅調整回路が前記後縁測定動作モードで動作する場合に、前記第 3 制御信号又は前記第 4制御信号の一方として H論理を出力し、前記第 3制御信号又 は前記第 4制御信号の他方として L論理を出力し、
前記パルス幅調整回路が前記前縁測定動作モードで動作する場合に、前記第 3 制御信号及び前記第 4制御信号として L論理を出力する
請求項 8に記載のパルス幅調整回路。
[11] 与えられるパルス信号のパルス幅を調整した出力信号を出力するパルス幅調整方 法であって、
前記パルス信号を遅延させた第 1遅延信号を生成する第 1遅延段階と、 前記第 1遅延段階と異なる遅延量で前記パルス信号を遅延させた第 2遅延信号を 生成する第 2遅延段階と、
前記第 1遅延信号と前記第 2遅延信号に基づいて、前記第 1遅延段階における遅 延量と前記第 2遅延段階における遅延量の差分に応じたパルス幅を有する前記出 力信号を生成する出力段階と
を備えるパルス幅調整方法。
[12] 前記第 1遅延段階における遅延量を測定する前縁測定動作段階と、
前記第 2遅延段階における遅延量を測定する後縁測定動作段階と、
前記前縁測定動作段階、及び前記後縁測定動作段階にお!、て測定したそれぞれ の前記遅延量に基づいて、前記第 1遅延段階及び前記第 2遅延段階におけるそれ ぞれの前記遅延量を調整する遅延量調整段階と
を更に備え、
前記出力段階は、前記遅延量調整段階において前記遅延量を調整した後に、前 記出力信号を外部に出力する
請求項 11に記載のパルス幅調整方法。
[13] 半導体回路を試験する半導体試験装置であって、
前記半導体回路を試験する試験パターンを生成するパターン発生器と、 前記試験パターンに基づ!/、て、前記半導体回路に供給する試験信号を成形する 波形成形器と、
前記試験信号の位相を規定するタイミング信号を前記波形成形器に供給するタイミ ング信号発生回路と、
前記半導体回路が出力する出力信号に基づいて、前記半導体回路の良否を判定 する判定器と を備え、
前記タイミング信号発生回路は、与えられるパルス信号のパルス幅を調整したタイミ ング信号を出力するパルス幅調整回路であって、
前記パルス信号を遅延させた第 1遅延信号を出力する第 1遅延回路と、 前記第 1遅延回路と異なる遅延量で前記パルス信号を遅延させた第 2遅延信号を 出力する第 2遅延回路と、
前記第 1遅延回路における遅延量と前記第 2遅延回路における遅延量の差分に応 じたパルス幅を有する前記タイミング信号を、前記第 1遅延信号と前記第 2遅延信号 に基づいて出力する出力部と
を有する半導体試験装置。
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