JP3116600B2 - タイミングジェネレータ - Google Patents
タイミングジェネレータInfo
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- JP3116600B2 JP3116600B2 JP04284418A JP28441892A JP3116600B2 JP 3116600 B2 JP3116600 B2 JP 3116600B2 JP 04284418 A JP04284418 A JP 04284418A JP 28441892 A JP28441892 A JP 28441892A JP 3116600 B2 JP3116600 B2 JP 3116600B2
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- clock
- signal
- pulse width
- counter
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Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ試験装置におい
て被検査対象のクロックなどの外部クロックを受けてタ
イミング信号を出力するタイミングジェネレータに関
し、回路の簡素化とともにタイミング信号の低ジッタ化
を実現するタイミングジェネレータに関するものであ
る。
て被検査対象のクロックなどの外部クロックを受けてタ
イミング信号を出力するタイミングジェネレータに関
し、回路の簡素化とともにタイミング信号の低ジッタ化
を実現するタイミングジェネレータに関するものであ
る。
【０００２】
【従来の技術】ＬＳＩテスタのタイミングジェネレータ
は、以下のタイミング信号を出力する。 被検査対象（以下ＤＵＴと略す）に入力するテストパ
ターンを発生するパターン発生器などの発生タイミング
である内部タイミング信号。 パターン発生器から発生されたテストパターンを波形
成形するためのフォーマットコントローラに与えるフォ
ーマットクロック信号。 ＤＵＴからの出力信号を期待値パターンと比較するパ
ターン比較器の比較タイミングであるストローブ信号。
は、以下のタイミング信号を出力する。 被検査対象（以下ＤＵＴと略す）に入力するテストパ
ターンを発生するパターン発生器などの発生タイミング
である内部タイミング信号。 パターン発生器から発生されたテストパターンを波形
成形するためのフォーマットコントローラに与えるフォ
ーマットクロック信号。 ＤＵＴからの出力信号を期待値パターンと比較するパ
ターン比較器の比較タイミングであるストローブ信号。
【０００３】以上のタイミング信号を発生する場合、Ｄ
ＵＴが出力するクロックなどの外部クロックと同期を図
って、タイミング信号を発生する場合がある。この場合
のタイミングジェネレータの従来例を以下に示す。従来
のタイミングジェネレータの概略的構成図を図４に示
す。図において、６は同期部で、外部クロックを入力
し、リタイミングクロックと位相を同期させる。７はパ
ルス幅調整部で、同期部６が出力するパルス信号を入力
し、パルス信号のパルス幅の調整を行い、テストレート
信号を出力する。８は遅延部で、リタイミングクロック
をクロックとし、パルス幅調整部７が出力するテストレ
ート信号を遅延する。９はプログラマブルディレイライ
ンで、遅延部８でリタイミングクロックの間隔で遅延さ
れたテストレート信号を任意に遅延部８の遅延時間の補
間を行うように遅延を行う。
ＵＴが出力するクロックなどの外部クロックと同期を図
って、タイミング信号を発生する場合がある。この場合
のタイミングジェネレータの従来例を以下に示す。従来
のタイミングジェネレータの概略的構成図を図４に示
す。図において、６は同期部で、外部クロックを入力
し、リタイミングクロックと位相を同期させる。７はパ
ルス幅調整部で、同期部６が出力するパルス信号を入力
し、パルス信号のパルス幅の調整を行い、テストレート
信号を出力する。８は遅延部で、リタイミングクロック
をクロックとし、パルス幅調整部７が出力するテストレ
ート信号を遅延する。９はプログラマブルディレイライ
ンで、遅延部８でリタイミングクロックの間隔で遅延さ
れたテストレート信号を任意に遅延部８の遅延時間の補
間を行うように遅延を行う。
【０００４】図５は図４の装置の具体的構成を示した図
である。図において、６０は同期部であるラッチで、Ｄ
ＵＴが出力する外部クロックをリタイミングクロックで
保持する。パルス幅調整部７において、７１はフリップ
フロップ（以下ＦＦと略す）で、Ｄ端子がハイレベル電
位に接続されている。そして、出力にディレイライン７
２，７３を接続し、ディレイライン７２をリセットに接
続する。ディレイライン７３の出力をテストレート信号
とする。８０は遅延部であるカウンタで、テストレート
信号を、カウント開始時のカウント値の読込信号である
ＬＯＡＤとし、リタイミングクロックをクロックとす
る。そして、カウント動作を行い、カウント値が最大値
のとき、出力をハイレベルとする。９１はディレイライ
ンで、パルス幅調整部７の出力を遅延させ、内部タイミ
ング信号とする。そして、プログラムディレイライン９
の出力は、フォーマットクロック信号あるいはストロー
ブ信号とする。
である。図において、６０は同期部であるラッチで、Ｄ
ＵＴが出力する外部クロックをリタイミングクロックで
保持する。パルス幅調整部７において、７１はフリップ
フロップ（以下ＦＦと略す）で、Ｄ端子がハイレベル電
位に接続されている。そして、出力にディレイライン７
２，７３を接続し、ディレイライン７２をリセットに接
続する。ディレイライン７３の出力をテストレート信号
とする。８０は遅延部であるカウンタで、テストレート
信号を、カウント開始時のカウント値の読込信号である
ＬＯＡＤとし、リタイミングクロックをクロックとす
る。そして、カウント動作を行い、カウント値が最大値
のとき、出力をハイレベルとする。９１はディレイライ
ンで、パルス幅調整部７の出力を遅延させ、内部タイミ
ング信号とする。そして、プログラムディレイライン９
の出力は、フォーマットクロック信号あるいはストロー
ブ信号とする。
【０００５】以上の装置の動作を以下で説明する。図６
は図５の装置の各信号のタイムチャートである。図にお
いて、（ａ）は外部クロック、（ｂ）はリタイミングク
ロック、（ｃ）はパルス幅調整部７からの出力であるテ
ストレート信号、（ｄ）はカウンタ８０のカウント値、
（ｅ）はカウンタ８０の出力であるカウンタ出力、
（ｆ）はプログラムディレイライン９の出力で、フォー
マットクロック信号あるいはストローブ信号のタイミン
グ信号である。
は図５の装置の各信号のタイムチャートである。図にお
いて、（ａ）は外部クロック、（ｂ）はリタイミングク
ロック、（ｃ）はパルス幅調整部７からの出力であるテ
ストレート信号、（ｄ）はカウンタ８０のカウント値、
（ｅ）はカウンタ８０の出力であるカウンタ出力、
（ｆ）はプログラムディレイライン９の出力で、フォー
マットクロック信号あるいはストローブ信号のタイミン
グ信号である。
【０００６】Ａ時点において、外部クロックは、リタイ
ミングクロックの立ち上がりにラッチ６０に保持され
る。そして、パルス幅調整部７で調整されたテストレー
ト信号はハイレベルであり、リタイミングクロックが立
ち下がるとき、カウンタ８０はカウント値ＦＥ（１６進
数）をセットする。そして、次のリタイミングクロック
の立ち下がり時にカウントアップする。そして、カウン
ト値がＦＦとなり、カウンタ８０はカウンタ出力をハイ
レベルとする。そして、その次のリタイミングクロック
の立ち下がりで、カウント値を０とする。このとき、カ
ウント出力はローレベルとなる。
ミングクロックの立ち上がりにラッチ６０に保持され
る。そして、パルス幅調整部７で調整されたテストレー
ト信号はハイレベルであり、リタイミングクロックが立
ち下がるとき、カウンタ８０はカウント値ＦＥ（１６進
数）をセットする。そして、次のリタイミングクロック
の立ち下がり時にカウントアップする。そして、カウン
ト値がＦＦとなり、カウンタ８０はカウンタ出力をハイ
レベルとする。そして、その次のリタイミングクロック
の立ち下がりで、カウント値を０とする。このとき、カ
ウント出力はローレベルとなる。
【０００７】Ｂ，Ｃ時点も、Ａ時点と同様な動作を行
う。この結果、カウンタ出力を得る。このカウンタ出力
をプログラマブルディレイライン９を通すことにより、
次のリタイミングクロックで、カウンタ出力を得る設定
までの間の補間的な遅延を行い、外部クロックに対して
任意の位相差を持ったタイミング信号となる。
う。この結果、カウンタ出力を得る。このカウンタ出力
をプログラマブルディレイライン９を通すことにより、
次のリタイミングクロックで、カウンタ出力を得る設定
までの間の補間的な遅延を行い、外部クロックに対して
任意の位相差を持ったタイミング信号となる。
【０００８】ここで、タイミング信号の周期ＡｎｓとＢ
ｎｓは同じではない。この原因はリタイミングクロック
により外部クロックを保持するとき、外部クロックの立
ち上がりから保持するときの時間はＡ，Ｂ，Ｃ時点にお
いて、それぞれｔ１，ｔ２，ｔ３と同じでない。したが
って、周期ジッタを低減させる方法として、リタイミン
グクロックの周波数を上げることが考えられる。しか
し、リタイミングクロックの周波数が上がると、カウン
タの動作周波数が上がり、カウンタとその周辺回路を高
速動作させなければならない。そのため、カウンタのワ
ードとクロックのスキューをより正確に合わせなければ
ならないなどの対策が必要になり、回路が複雑になると
いう問題点があった。
ｎｓは同じではない。この原因はリタイミングクロック
により外部クロックを保持するとき、外部クロックの立
ち上がりから保持するときの時間はＡ，Ｂ，Ｃ時点にお
いて、それぞれｔ１，ｔ２，ｔ３と同じでない。したが
って、周期ジッタを低減させる方法として、リタイミン
グクロックの周波数を上げることが考えられる。しか
し、リタイミングクロックの周波数が上がると、カウン
タの動作周波数が上がり、カウンタとその周辺回路を高
速動作させなければならない。そのため、カウンタのワ
ードとクロックのスキューをより正確に合わせなければ
ならないなどの対策が必要になり、回路が複雑になると
いう問題点があった。
【０００９】
【発明が解決しようとする課題】本発明の目的は、回路
の簡素化とともにタイミング信号の低ジッタ化を実現す
るタイミングジェネレータを実現することにある。
の簡素化とともにタイミング信号の低ジッタ化を実現す
るタイミングジェネレータを実現することにある。
【００１０】
【課題を解決するための手段】本発明は、外部クロック
を受けてタイミング信号を出力するタイミングジェネレ
ータにおいて、前記外部クロックを入力し、周波数が外
部クロックに比べて十分大きいリタイミングクロックと
位相を同期させる同期部と、この同期部が出力するパル
ス信号を入力し、パルス信号のパルス幅の調整を行うパ
ルス幅調整部と、このパルス幅調整部が出力するテスト
レート信号により設定値の設定を行い、リタイミングク
ロックごとにシフトして、設定値を出力し、リタイミン
グクロックの分周を行うシフトレジスタからなる分周部
と、前記パルス幅調整部が出力するテストレート信号に
よりカウント値をロードし、カウント値に基づいて、前
記分周部の出力信号をクロックとして、カウントを行
い、テストレート信号を遅延したカウンタ出力を出力す
るカウンタと、を有することを特徴とするである。
を受けてタイミング信号を出力するタイミングジェネレ
ータにおいて、前記外部クロックを入力し、周波数が外
部クロックに比べて十分大きいリタイミングクロックと
位相を同期させる同期部と、この同期部が出力するパル
ス信号を入力し、パルス信号のパルス幅の調整を行うパ
ルス幅調整部と、このパルス幅調整部が出力するテスト
レート信号により設定値の設定を行い、リタイミングク
ロックごとにシフトして、設定値を出力し、リタイミン
グクロックの分周を行うシフトレジスタからなる分周部
と、前記パルス幅調整部が出力するテストレート信号に
よりカウント値をロードし、カウント値に基づいて、前
記分周部の出力信号をクロックとして、カウントを行
い、テストレート信号を遅延したカウンタ出力を出力す
るカウンタと、を有することを特徴とするである。
【００１１】
【作用】このような本発明では、シフトレジスタからな
る分周部がリタイミングクロックの周波数を分周するこ
とにより、カウンタの動作周波数を落とす。
る分周部がリタイミングクロックの周波数を分周するこ
とにより、カウンタの動作周波数を落とす。
【００１２】
【実施例】以下図面を用いて本発明を説明する。図１は
本発明の一実施例の概略的構成図である。図において、
１は同期部で、外部クロックを入力し、周波数が外部ク
ロックに比べて十分大きいリタイミングクロックと位相
を同期させる。２はパルス幅調整部で、同期部１が出力
するパルス信号を入力し、パルス信号のパルス幅の調整
を行う。３は分周部で、パルス幅調整部２が出力するテ
ストレート信号と同期を図り、リタイミングクロックを
分周する。４は遅延部で、分周部３の出力信号をクロッ
クとし、パルス幅調整部２が出力するテストレート信号
を遅延する。５はプログラマブルディレイラインで、遅
延部８で遅延されたテストレート信号を補間する形で任
意に遅延する。分周部３において、３１はパルス幅調整
部２の出力信号と同期を図り、リタイミングクロックを
分周する分周器、３２は分周器３１が分周した信号を成
形する成形部である。
本発明の一実施例の概略的構成図である。図において、
１は同期部で、外部クロックを入力し、周波数が外部ク
ロックに比べて十分大きいリタイミングクロックと位相
を同期させる。２はパルス幅調整部で、同期部１が出力
するパルス信号を入力し、パルス信号のパルス幅の調整
を行う。３は分周部で、パルス幅調整部２が出力するテ
ストレート信号と同期を図り、リタイミングクロックを
分周する。４は遅延部で、分周部３の出力信号をクロッ
クとし、パルス幅調整部２が出力するテストレート信号
を遅延する。５はプログラマブルディレイラインで、遅
延部８で遅延されたテストレート信号を補間する形で任
意に遅延する。分周部３において、３１はパルス幅調整
部２の出力信号と同期を図り、リタイミングクロックを
分周する分周器、３２は分周器３１が分周した信号を成
形する成形部である。
【００１３】図２は図１の装置の具体的構成を示した図
である。図において、１０，２，４０，５１は、それぞ
れラッチ６０、パルス幅調整部７，カウンタ８０、ディ
レイライン９１に対応する。そして、２１，２２，２３
はそれぞれＦＦ７１、ディレイライン７２，７３に対応
する。分周器３１は、シフトレジスタ３１０により構成
されている。シフトレジスタ３１０の入力Ｄ4，Ｄ3，Ｄ
2，Ｄ1，Ｄ0にそれぞれＬ，Ｈ，Ｈ，Ｌ，Ｌと設定し、
出力Ｑ4をシリアル入力（Ｓ−ＩＮ）に入力し、ＬＯＡ
Ｄ入力にテストレート信号が入力される。
である。図において、１０，２，４０，５１は、それぞ
れラッチ６０、パルス幅調整部７，カウンタ８０、ディ
レイライン９１に対応する。そして、２１，２２，２３
はそれぞれＦＦ７１、ディレイライン７２，７３に対応
する。分周器３１は、シフトレジスタ３１０により構成
されている。シフトレジスタ３１０の入力Ｄ4，Ｄ3，Ｄ
2，Ｄ1，Ｄ0にそれぞれＬ，Ｈ，Ｈ，Ｌ，Ｌと設定し、
出力Ｑ4をシリアル入力（Ｓ−ＩＮ）に入力し、ＬＯＡ
Ｄ入力にテストレート信号が入力される。
【００１４】成形部３２において、ＦＦ３２１，３２４
はシフトレジスタ３１０の出力Ｑ4をクロックとする。
ＦＦ３２１がディレイライン３２３を介してＦＦ３２４
に接続されている。そして、ＦＦ３２１，３２４はそれ
ぞれディレイライン３２２，３２５がリセットに接続さ
れている。ＯＲゲート３２６はディレイライン３２３の
出力とＦＦ３２４の出力のオアを取っている。ＯＲゲー
ト３２６の出力をカウンタ４０のクロックとしている。
はシフトレジスタ３１０の出力Ｑ4をクロックとする。
ＦＦ３２１がディレイライン３２３を介してＦＦ３２４
に接続されている。そして、ＦＦ３２１，３２４はそれ
ぞれディレイライン３２２，３２５がリセットに接続さ
れている。ＯＲゲート３２６はディレイライン３２３の
出力とＦＦ３２４の出力のオアを取っている。ＯＲゲー
ト３２６の出力をカウンタ４０のクロックとしている。
【００１５】このような装置の動作を以下で説明する。
図３は図２の装置の各信号のタイムチャートである。図
において、（ａ）は外部クロック、（ｂ）はリタイミン
グクロック、（ｃ）はラッチ１０の出力であるリタイミ
ング出力、（ｄ）はパルス幅調整部２からのカウンタ４
０への入力であるテストレートを決めるテストレート信
号である。そして、（ｅ）はシフトレジスタ３１０の出
力であるシフトレジスタ出力、（ｆ）は１次クロック
で、ＦＦ３２１とディレイライン３２２，３２３とによ
る出力である。（ｇ）は２次クロックで、１次クロック
を修正するための信号である。（ｈ）は１次クロックと
２次クロックのＯＲ出力であるカウンタクロックある。
（ｉ）はカウンタ４０のカウント値、（ｊ）はカウンタ
４０の出力であるカウンタ出力、（ｋ）はプログラムデ
ィレイライン５の出力で、フォーマットクロック信号あ
るいはストローブ信号となるタイミング信号である。
図３は図２の装置の各信号のタイムチャートである。図
において、（ａ）は外部クロック、（ｂ）はリタイミン
グクロック、（ｃ）はラッチ１０の出力であるリタイミ
ング出力、（ｄ）はパルス幅調整部２からのカウンタ４
０への入力であるテストレートを決めるテストレート信
号である。そして、（ｅ）はシフトレジスタ３１０の出
力であるシフトレジスタ出力、（ｆ）は１次クロック
で、ＦＦ３２１とディレイライン３２２，３２３とによ
る出力である。（ｇ）は２次クロックで、１次クロック
を修正するための信号である。（ｈ）は１次クロックと
２次クロックのＯＲ出力であるカウンタクロックある。
（ｉ）はカウンタ４０のカウント値、（ｊ）はカウンタ
４０の出力であるカウンタ出力、（ｋ）はプログラムデ
ィレイライン５の出力で、フォーマットクロック信号あ
るいはストローブ信号となるタイミング信号である。
【００１６】Ａ時点において、外部クロックは、リタイ
ミングクロックの立ち上がりにラッチ１０に保持され
る。そして、ラッチ１０から保持値であるリタイミング
出力が出力される。リタイミング出力をパルス幅調整部
２でパルス幅の調整を行い、テストレート信号を出力す
る。テストレート信号をシフトレジスタ３１０にＬＯＡ
Ｄとして入力する。シフトレジスタ３１０は、ＬＯＡＤ
時、設定（Ｌ，Ｈ，Ｈ，Ｌ，Ｌ）を取り込み、シフトレ
ジスタ３１０の出力Ｑ4がＳ−ＩＮに接続されているの
で、５クロック入力ごとに出力Ｑ4がハイレベルとな
る。つまり、シフトレジスタ３１０は、ＬＯＡＤ直後、
出力Ｑ０〜Ｑ４はそれぞれＬ，Ｌ，Ｈ，Ｈ，Ｌを出力す
る。このとき、Ｓ−ＩＮには、出力Ｑ４のＬが入力され
ている。そして、シフトレジスタ３１０にリタイミング
クロックが入力されると、出力Ｑ０はＳ−ＩＮの入力で
あるＬを出力し、出力Ｑ１〜Ｑ４は、出力Ｑ０〜Ｑ３の
出力値が１つずつ移動し、それぞれ、Ｌ，Ｌ，Ｈ，Ｈに
なる。さらに、リタイミングクロックが入力されると、
出力Ｑ０〜Ｑ４は、それぞれＨ，Ｌ，Ｌ，Ｌ，Ｈとな
る。このような動作を繰返し、出力Ｑ４は、Ｌ→Ｈ→Ｈ
→Ｌ→Ｌ→Ｌ→Ｈ→Ｈ→Ｌ→Ｌ→Ｌというように信号を
出力する。
ミングクロックの立ち上がりにラッチ１０に保持され
る。そして、ラッチ１０から保持値であるリタイミング
出力が出力される。リタイミング出力をパルス幅調整部
２でパルス幅の調整を行い、テストレート信号を出力す
る。テストレート信号をシフトレジスタ３１０にＬＯＡ
Ｄとして入力する。シフトレジスタ３１０は、ＬＯＡＤ
時、設定（Ｌ，Ｈ，Ｈ，Ｌ，Ｌ）を取り込み、シフトレ
ジスタ３１０の出力Ｑ4がＳ−ＩＮに接続されているの
で、５クロック入力ごとに出力Ｑ4がハイレベルとな
る。つまり、シフトレジスタ３１０は、ＬＯＡＤ直後、
出力Ｑ０〜Ｑ４はそれぞれＬ，Ｌ，Ｈ，Ｈ，Ｌを出力す
る。このとき、Ｓ−ＩＮには、出力Ｑ４のＬが入力され
ている。そして、シフトレジスタ３１０にリタイミング
クロックが入力されると、出力Ｑ０はＳ−ＩＮの入力で
あるＬを出力し、出力Ｑ１〜Ｑ４は、出力Ｑ０〜Ｑ３の
出力値が１つずつ移動し、それぞれ、Ｌ，Ｌ，Ｈ，Ｈに
なる。さらに、リタイミングクロックが入力されると、
出力Ｑ０〜Ｑ４は、それぞれＨ，Ｌ，Ｌ，Ｌ，Ｈとな
る。このような動作を繰返し、出力Ｑ４は、Ｌ→Ｈ→Ｈ
→Ｌ→Ｌ→Ｌ→Ｈ→Ｈ→Ｌ→Ｌ→Ｌというように信号を
出力する。
【００１７】Ｂ，Ｃ時点においても、Ａ時点と同様な動
作を行う。シフトレジスタ出力において、Ｃ時点のテス
トレート信号の立ち上がりにより、再びシフトレジスタ
３１０は設定値を読み込み、再シフトを行う。しかし、
Ｃ時点からの再シフト開始前に、Ｂ時点からの再シフト
によるクロックが不正クロックＣＬＫ１として残ってし
まう。この不正クロックＣＬＫ１は、パルス幅が狭いの
で、直接、カウンタ４０に入力すると、カウンタ４０
が、パルス幅の狭いものに対応できなければ、誤動作を
起こしてしまう。
作を行う。シフトレジスタ出力において、Ｃ時点のテス
トレート信号の立ち上がりにより、再びシフトレジスタ
３１０は設定値を読み込み、再シフトを行う。しかし、
Ｃ時点からの再シフト開始前に、Ｂ時点からの再シフト
によるクロックが不正クロックＣＬＫ１として残ってし
まう。この不正クロックＣＬＫ１は、パルス幅が狭いの
で、直接、カウンタ４０に入力すると、カウンタ４０
が、パルス幅の狭いものに対応できなければ、誤動作を
起こしてしまう。
【００１８】そこで、成形部３２で波形の成形を行い、
不正クロックＣＬＫ１と再シフトのクロックを合わせる
ことにより、不正クロックＣＬＫ１のパルス幅を広く
し、パルス幅が狭い不正クロックＣＬＫ１によるカウン
タ４０の誤動作を防止する。
不正クロックＣＬＫ１と再シフトのクロックを合わせる
ことにより、不正クロックＣＬＫ１のパルス幅を広く
し、パルス幅が狭い不正クロックＣＬＫ１によるカウン
タ４０の誤動作を防止する。
【００１９】成形部３２はシフトレジスタ出力をＦＦ３
２１とディレイライン３２２，３２３とによりパルス幅
を調整し１次クロックを出力する。そして、ＦＦ３２４
とディレイライン３２５により、１次クロックをウイン
ドウ波形、つまり、１次クロックがハイレベルの間に、
不正クロックＣＬＫ１の立ち上がりエッジが検出される
と、パルス幅を調整し、パルスを出力し、これを２次ク
ロックとする。ＯＲ３２６により、１次クロックと２次
クロックを合成して、カウンタクロックとする。
２１とディレイライン３２２，３２３とによりパルス幅
を調整し１次クロックを出力する。そして、ＦＦ３２４
とディレイライン３２５により、１次クロックをウイン
ドウ波形、つまり、１次クロックがハイレベルの間に、
不正クロックＣＬＫ１の立ち上がりエッジが検出される
と、パルス幅を調整し、パルスを出力し、これを２次ク
ロックとする。ＯＲ３２６により、１次クロックと２次
クロックを合成して、カウンタクロックとする。
【００２０】このように、不正クロックを、シフトレジ
スタ３１０が再シフトを開始することにより出力される
正規の最初のクロックである２次クロックと合成するこ
とにより、１つのパルス幅の長いクロックとして、不正
クロックをなくす。
スタ３１０が再シフトを開始することにより出力される
正規の最初のクロックである２次クロックと合成するこ
とにより、１つのパルス幅の長いクロックとして、不正
クロックをなくす。
【００２１】次にカウンタ４０の動作を説明する。テス
トレート信号のハイレベルで、カウンタ４０のカウンタ
クロックが立ち下がるとき、カウンタ４０はカウント値
ＦＥ（１６進数）をセットする。そして、次のカウンタ
クロックの立ち下がり時にカウントアップする。カウン
ト値がＦＦとなり、カウンタ４０はカウンタ出力をハイ
レベルとする。そして、その次のカウンタクロックの立
ち下がりで、カウント値を０とする。このとき、カウン
タ出力はローレベルとなる。以上の動作を繰り返すこと
により、カウンタ出力を得る。このカウンタ出力をプロ
グラマブルディレイライン５を通すことにより、次のカ
ウンタクロックでカウンタ出力を得る設定までの間を補
間する遅延を行う。そして、外部クロックに対して任意
の位相差を持ったタイミング信号となる。
トレート信号のハイレベルで、カウンタ４０のカウンタ
クロックが立ち下がるとき、カウンタ４０はカウント値
ＦＥ（１６進数）をセットする。そして、次のカウンタ
クロックの立ち下がり時にカウントアップする。カウン
ト値がＦＦとなり、カウンタ４０はカウンタ出力をハイ
レベルとする。そして、その次のカウンタクロックの立
ち下がりで、カウント値を０とする。このとき、カウン
タ出力はローレベルとなる。以上の動作を繰り返すこと
により、カウンタ出力を得る。このカウンタ出力をプロ
グラマブルディレイライン５を通すことにより、次のカ
ウンタクロックでカウンタ出力を得る設定までの間を補
間する遅延を行う。そして、外部クロックに対して任意
の位相差を持ったタイミング信号となる。
【００２２】以上のように、リタイミングクロックを高
周波にすることにより、ｔ１，ｔ２，ｔ３が小さくな
り、低ジッタ化が図られるとともに、リタイミングクロ
ックを分周して、カウンタの動作周波数を落とすので、
カウンタや周辺回路を簡素にすることができる。
周波にすることにより、ｔ１，ｔ２，ｔ３が小さくな
り、低ジッタ化が図られるとともに、リタイミングクロ
ックを分周して、カウンタの動作周波数を落とすので、
カウンタや周辺回路を簡素にすることができる。
【００２３】なお、本発明は外部クロックと同期する構
成とともに内部クロックを用いてテストレート信号とカ
ウンタクロックとを作りだし、タイミング信号を出力す
るタイミングジェネレータも含む。
成とともに内部クロックを用いてテストレート信号とカ
ウンタクロックとを作りだし、タイミング信号を出力す
るタイミングジェネレータも含む。
【００２４】
【発明の効果】本発明によれば、以下のような効果があ
る。請求項１によれば、高周波リタイミングクロックの
周波数を落とすシフトレジスタからなる分周部を設けた
ので、カウンタが低周波の回路で使用できる。そのた
め、回路の簡素化とともに高周波のリタイミングクロッ
クによるタイミング信号の低ジッタが行える。請求項
２，３によれば、シフトレジスタで分周された信号のパ
ルス幅の狭い不正信号をなくす成形部を設けたので、カ
ウンタの誤動作を防止できる。
る。請求項１によれば、高周波リタイミングクロックの
周波数を落とすシフトレジスタからなる分周部を設けた
ので、カウンタが低周波の回路で使用できる。そのた
め、回路の簡素化とともに高周波のリタイミングクロッ
クによるタイミング信号の低ジッタが行える。請求項
２，３によれば、シフトレジスタで分周された信号のパ
ルス幅の狭い不正信号をなくす成形部を設けたので、カ
ウンタの誤動作を防止できる。
【図１】本発明の一実施例の概略構成図である。
【図２】図１の装置の具体的構成を示した図である。
【図３】図２の装置の各信号のタイムチャートである。
【図４】従来のタイミングジェネレータの概略構成図で
ある。
ある。
【図５】図４の装置の具体的構成を示した図である。
【図６】図５の装置の各信号のタイムチャートである。
１ 同期部 ２ パルス幅調整部 ３ 分周部 ４ 遅延部 ３１ 分周器 ３２ 成形部
Claims (3)
- 【請求項１】 外部クロックを受けてタイミング信号を
出力するタイミングジェネレータにおいて、 前記外部クロックを入力し、周波数が外部クロックに比
べて十分大きいリタイミングクロックと位相を同期させ
る同期部と、 この同期部が出力するパルス信号を入力し、パルス信号
のパルス幅の調整を行うパルス幅調整部と、 このパルス幅調整部が出力するテストレート信号により
設定値の設定を行い、リタイミングクロックごとにシフ
トして、設定値を出力し、リタイミングクロックの分周
を行うシフトレジスタからなる分周部と、前記パルス幅調整部が出力するテストレート信号により
カウント値をロードし、カウント値に基づいて、前記分
周部の出力信号をクロックとして、カウントを行い、テ
ストレート信号を遅延したカウンタ出力を出力するカウ
ンタ と、 を有することを特徴とするタイミングジェンレータ。 - 【請求項２】 分周部は、シフトレジスタが出力する出力信号を、カウンタが動作
可能なパルス幅に調整する成形部を設けた ことを特徴と
する請求項１記載のタイミングジェンレータ。 - 【請求項３】 成形部は、 シフトレジスタの出力をクロックとし、出力とリセット
との間に第１のディレイラインが設けられ、Ｄ端子にハ
イレベルが接続し、パルス幅の調整を行う第１のフリッ
プフロップと、 この第１のフリップフロップの出力を入力し、遅延を行
う第２のディレイラインと、 シフトレジスタの出力をクロックとし、出力とリセット
との間に第３のディレイラインとが設けられ、前記第２
のディレイラインの出力をＤ端子に接続し、第２のディ
レイラインの出力がハイレベルの間に、クロックの立ち
上がりエッジが検出されたら、パルス幅を調整し、パル
スを出力する第２のフリップフロップと、 前記第２のディレイラインの出力と前記第２のフリップ
フロップの出力とを入 力し、合成するＯＲゲートとを設
けたことを特徴とする請求項２記載のタイミングジェン
レータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04284418A JP3116600B2 (ja) | 1992-10-22 | 1992-10-22 | タイミングジェネレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04284418A JP3116600B2 (ja) | 1992-10-22 | 1992-10-22 | タイミングジェネレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06138184A JPH06138184A (ja) | 1994-05-20 |
| JP3116600B2 true JP3116600B2 (ja) | 2000-12-11 |
Family
ID=17678303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04284418A Expired - Fee Related JP3116600B2 (ja) | 1992-10-22 | 1992-10-22 | タイミングジェネレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3116600B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5053144B2 (ja) * | 2008-03-27 | 2012-10-17 | シャープ株式会社 | 液晶表示駆動回路および液晶表示装置 |
-
1992
- 1992-10-22 JP JP04284418A patent/JP3116600B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06138184A (ja) | 1994-05-20 |
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|---|---|---|---|
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