JP2004297703A - クロック乗換回路 - Google Patents
クロック乗換回路 Download PDFInfo
- Publication number
- JP2004297703A JP2004297703A JP2003090699A JP2003090699A JP2004297703A JP 2004297703 A JP2004297703 A JP 2004297703A JP 2003090699 A JP2003090699 A JP 2003090699A JP 2003090699 A JP2003090699 A JP 2003090699A JP 2004297703 A JP2004297703 A JP 2004297703A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal
- circuit
- phcen
- phcud
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
【課題】クロックＡとクロックＢの位相関係を自動的に最適化する。
【解決手段】クロックＡに対して整数倍の周波数を持ったクロックＢを生成し、このクロックＡとクロックＢの位相を揃える機能を持ったＰＬＬ回路と、入力データをクロックＡの立上りでラッチするＦＦ１と、ＦＦ１の出力をクロックＢの立下りでラッチするＦＦ２とを具備してなるクロック乗換回路において、クロックＡとクロックＢの立上りを比較してクロックＡの立上りに対してクロックＢの立上りが早い場合はハイレベルとなり遅い場合はローレベルとなるＰＨＣＵＤ信号と、ＰＨＣＵＤ信号のイネーブル信号としてのＰＨＣＥＮ信号とを生成して出力する位相比較回路と、ＰＨＣＥＮ信号がハイレベルのときにＰＨＣＵＤ信号のアップダウンをカウントして、カウント値が＋又は−の一定値に達したときにＰＨＡＳＥ信号を＋１又は−１してＰＬＬ回路に出力する安定化フィルタ回路とを設けた。
【選択図】 図１
【解決手段】クロックＡに対して整数倍の周波数を持ったクロックＢを生成し、このクロックＡとクロックＢの位相を揃える機能を持ったＰＬＬ回路と、入力データをクロックＡの立上りでラッチするＦＦ１と、ＦＦ１の出力をクロックＢの立下りでラッチするＦＦ２とを具備してなるクロック乗換回路において、クロックＡとクロックＢの立上りを比較してクロックＡの立上りに対してクロックＢの立上りが早い場合はハイレベルとなり遅い場合はローレベルとなるＰＨＣＵＤ信号と、ＰＨＣＵＤ信号のイネーブル信号としてのＰＨＣＥＮ信号とを生成して出力する位相比較回路と、ＰＨＣＥＮ信号がハイレベルのときにＰＨＣＵＤ信号のアップダウンをカウントして、カウント値が＋又は−の一定値に達したときにＰＨＡＳＥ信号を＋１又は−１してＰＬＬ回路に出力する安定化フィルタ回路とを設けた。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、入力クロックを基準として、ＰＬＬ回路を用いて処理用クロックを生成し、入力データを入力クロックから処理用クロックに乗せ換える処理を行うクロック乗換回路に関し、詳しくは、入力クロックと処理用クロックの位相関係を自動的に最適に保つ機能を持たせたクロック乗換回路に関するものである。
【０００２】
【従来の技術】
映像信号処理において、入力される映像信号のフォーマットや伝送方式によって、入力されたクロック周波数の１倍、２倍、４倍等のクロック周波数で信号処理を行うことがある。このようなとき、入力クロック（以下、クロックＡ）を基準としてＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いて処理用クロック（以下、クロックＢ）を生成し、入力データをクロックＡからクロックＢに乗せ換える処理が必要となる。
【０００３】
ＰＬＬを用いたクロック乗換回路の基本的な構成として、図６に示すようなものがある。この図６に示すようなクロック乗換回路では、Ｄ型−フリップフロップ（以下、ＤＦＦ）のセットアップタイム、ホールドタイムを満足するように、クロックＡとクロックＢの位相関係を適正に設定する必要がある。しかし、ＰＬＬはクロックＡとクロックＢの位相を一定に保つように動作するとはいえ、クロック周波数によって異なる定常的な位相差が発生してしまう。また、クロックＢは信号処理に用いるため、ファンアウトの大きなバッファを使用するが、これにより信号の遅延が大きくなってしまう。位相差、遅延がクロック周期に対して無視できない量になった場合には、周波数毎にクロックの位相関係を調整する必要があるが、高い周波数では温度変化やデバイスのばらつきにより位相関係を適正に設定できなくなる。
【０００４】
そこで従来より、位相関係を調整する方法として、ＲＡＭを用いたクロック乗換回路があり、このＲＡＭを使用した回路によれば、ＲＡＭへクロック信号を書込むタイミングとＲＡＭからクロック信号を読出すタイミングとを制御することによって、位相関係を適正に設定することができる。
しかし、このＲＡＭを用いた構成では回路規模が大きくなり、コストも高くなってしまうという問題があったため、ＲＡＭを必要とせず、回路規模を小さくしてコストダウンを図ることのできるクロック乗換回路が提案されている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００２−２０４４４８号公報
【０００６】
【発明が解決しようとする課題】
上記特許文献１に記載のクロック乗換回路は、ＲＡＭを必要とせず、回路規模を小さくしてコストダウンを図ることが可能であるが、この方式は、クロックＢがクロックＡの２倍の周波数の場合のみ対応した回路であるため、例えば、クロックＢがクロックＡの１倍、４倍等の周波数を持つような周波数条件には対応できないという問題があった。
【０００７】
本発明は、上記問題点に鑑みなされたもので、ＲＡＭ等のメモリを使用せずに、クロックＢがクロックＡの１倍、２倍、４倍等のどのような周波数条件であっても、クロックＡとクロックＢの位相関係を自動的に最適化することのできるクロック乗換回路を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
本発明は、入力クロック（以下、クロックＡ）に対して整数倍の周波数を持った処理用クロック（以下、クロックＢ）を生成し、このクロックＡとクロックＢの位相を揃える機能を持ったＰＬＬ回路と、入力データを前記クロックＡの立上りでラッチするＤ型フリップフロップ（以下、ＦＦ）１と、ＦＦ１の出力を前記クロックＢの立下りでラッチするＦＦ２とを具備してなるクロック乗換回路において、入力されたクロックＡとクロックＢの立上りを比較してクロックＡの立上りに対してクロックＢの立上りが早い場合はハイレベルとなり遅い場合はローレベルとなるＰＨＣＵＤ信号と、このＰＨＣＵＤ信号のイネーブル信号としてのＰＨＣＥＮ信号とを生成して出力する位相比較回路と、前記ＰＨＣＥＮ信号がハイレベルのときにＰＨＣＵＤ信号のアップダウンをカウントして、そのカウント値がプラス又はマイナスの一定値に達したときにＰＨＡＳＥ信号を＋１又は−１してＰＬＬ回路に出力する安定化フィルタ回路とを設け、前記ＰＬＬ回路では、入力されたＰＨＡＳＥ信号に基づいてクロックＡとクロックＢの位相差が小さくなるように位相調整を行うようにしたことを特徴とするクロック乗換回路である。
【０００９】
このような構成とすることで、ＲＡＭ等のメモリを使用することなく、クロックＢがクロックＡの１倍、２倍、４倍等のどのような周波数条件であっても、ＰＨＣＵＤ信号とＰＨＣＥＮ信号とから生成されるＰＨＡＳＥ信号を用いて、ＰＬＬ回路においてクロックＡとクロックＢの位相関係を自動的に最適化することができる。
【００１０】
【発明の実施の形態】
本発明の実施の形態を図面に基づいて説明する。
図１に示すのは、本発明によるクロック乗換回路１０の構成を示したブロック図であり、このクロック乗換回路１０は、ＦＦ１、ＦＦ２、ＦＦ３、ＰＬＬ回路１１、クロックバッファ１２、位相比較回路１３、安定化フィルタ回路１４によって構成されている。
ＦＦ１、ＦＦ２、ＦＦ３は、Ｄ型−フリップフロップであり、Ｄ入力に入力されたデータをＣＫ入力に入力されたクロック信号の立上りで取り込んで（ラッチして）、Ｑ出力から出力するものである。以下、ＦＦ又はＤＦＦという場合は、Ｄ型−フリップフロップを指すものとする。
【００１１】
ＰＬＬ回路１１は、入力クロック（以下、クロックＡ）を基準として、クロック乗換処理に用いる処理用クロック（以下、クロックＢ）を生成するための回路であり、例えば、クロックＡの１倍、２倍、４倍等の周波数を持つクロックＢを生成することができる。また、クロックＡとクロックＢの位相関係を適正に保つように働くものでもある。
【００１２】
前記ＦＦ１、ＦＦ２、ＦＦ３、ＰＬＬ回路１１、及び、クロックバッファ１２で構成される部分については、図６に示す従来回路と略同様の構成であり、ＦＦ１のＤ入力に入力された入力データをクロックＡの立上りでラッチして、このＦＦ１の出力はＦＦ２のＤ入力に入力されてクロックＢの立下りでラッチされて出力される。なお、ＦＦ３は出力先との関係で設置されるもので、直接本発明に関わるものではない。ここで、クロックＡとクロックＢは、ＰＬＬ回路１１で位相関係が一定、具体的には、立上りのタイミングが揃うように調整されているため、クロックＡでラッチしたものをクロックＢで再度ラッチすることにより、クロックの乗せ換えが行われる。しかし、従来技術の記載で問題点として挙げたものと同様に、クロック周波数によって異なる定常的な位相差、及び、ＰＬＬ回路１１のクロックＢの出力側に設けたファンアウトの大きなクロックバッファ１２による信号の遅延という位相関係がずれる要因が存在するため、このままでは位相関係を適正に保つことができない。
【００１３】
そこで、本発明では、クロックＡとクロックＢの位相関係を比較する位相比較回路１３と、位相比較回路１３での比較結果から位相の調整を行うためにＰＬＬ回路１１の位相設定端子に対してＰＨＡＳＥ信号を出力する安定化フィルタ回路１４とを設けて、クロックＡとクロックＢの立上りが揃うように位相関係を調整する構成となっている。
【００１４】
前記位相比較回路１３は、クロックＡの立上りに対してクロックＢの立上りが早いときは“０”、遅いときは“１”となる比較結果としてのＰＨＣＵＤ信号と、このＰＨＣＵＤ信号のイネーブル信号としてのＰＨＣＥＮ信号を後段の安定化フィルタ回路１４に出力するための回路であり、その構成を図２に示す。
図２において、ＦＦ４は、クロックＡを２分周してデューティー比が略１：１のＣＫＡ２信号を生成して出力する。ＦＦ５は、ＦＦ４からのＣＫＡ２信号をクロックＢの立上りでラッチして出力する。ＦＦ６は、ＦＦ４からのＣＫＡ２信号をクロックＢの反転信号の立上り、つまり、クロックＢの立下りでラッチして出力する。ＦＦ７は、ＦＦ６の出力をクロックＢの立上りでラッチして出力する。第１ＸＯＲ回路１５は、ＦＦ５の出力とＦＦ６の出力のＸＯＲ（排他的論理和）をとって出力する。第２ＸＯＲ回路１６は、ＦＦ６の出力とＦＦ７の出力のＸＯＲをとって出力する。ＦＦ８は、第１ＸＯＲ回路１５の出力をクロックＢの立上りでラッチして、これをＰＨＣＵＤ信号として後段の安定化フィルタ回路１４に出力する。ＦＦ９は、第２ＸＯＲ回路１６の出力をクロックＢの立上りでラッチして、これをＰＨＣＥＮ信号として後段の安定化フィルタ回路１４に出力する。
【００１５】
図５は、安定化フィルタ回路１４の構成を示したブロック図である。この図５において、安定化フィルタ回路１４は、第１アップ／ダウンカウンタ２２と、デコーダ２３と、第２アップ／ダウンカウンタ２４と、ＰＨＣＥＮ周期検出部２５とからなるもので、この安定化フィルタ回路１４において、ＰＬＬ回路１１でクロックＡとクロックＢの位相差を調整するためのＰＨＡＳＥ信号を生成して出力する。
【００１６】
ＰＨＣＥＮ周期検出部２５は、ｄｅｌａｙ回路１７、第３ＸＯＲ回路１８、カウンタ１９、第１ＯＲ回路２０、及び、第２ＯＲ回路２１とから構成され、これは、クロックＡ立上りとクロックＢ立下りが略揃っているときに、ＰＨＣＵＤ信号とＰＨＣＥＮ信号を強制的に“１”にして、ＰＨＡＳＥ信号を＋１するためのものであり、詳しい説明については後述する。
【００１７】
前記第１アップ／ダウンカウンタ２２は、ＵＤ端子に位相比較回路１３からのＰＨＣＵＤ信号が第１ＯＲ回路２０を介して入力され、ＥＮ端子に位相比較回路１３からのＰＨＣＥＮ信号が第２ＯＲ回路２１を介して入力されて、ＰＨＣＥＮ信号がハイレベルのときにＰＨＣＵＤ信号を取込み、その取込んだＰＨＣＵＤ信号が“０”のときダウンカウントし“１”のときアップカウントする。この第１アップ／ダウンカウンタ２２でのカウント値は、後段のデコーダ２３に出力される。ここでのカウントは、デコーダ２３からの信号がＬＤ端子に入力されるとリセットされる。
【００１８】
前記デコーダ２３では、入力されたカウント値をフィルタ係数で設定された値と比較して、カウント値が設定値に達している場合に、後段の第２アップ／ダウンカウンタ２４をイネーブルにする信号をＥＮ端子に出力するとともに、第２アップ／ダウンカウンタ２４を１カウント分だけアップカウント又はダウンカウントさせる。ここで、フィルタ係数の設定値は正側と負側でそれぞれ設けられており、正側の設定値にカウント値が達した場合には１カウント分だけアップカウントするために“１”を第２アップ／ダウンカウンタ２４のＵＤ端子に出力し、負側の設定値にカウント値が達した場合には１カウント分だけダウンカウントするために“０”を第２アップ／ダウンカウンタ２４のＵＤ端子に出力する構成となっている。また、第２アップ／ダウンカウンタ２４をイネーブルにする信号は、第１アップ／ダウンカウンタ２２のＬＤ端子とカウンタ１９のＬＤ端子にも入力されて、それぞれのカウントをリセットする信号として用いられる。
【００１９】
前記第２アップ／ダウンカウンタ２４では、ＵＤ端子に入力された“１”又は“０”の信号に基づいてアップカウント又はダウンカウントを行い、このカウントに対応した＋１又は−１のＰＨＡＳＥ信号が前記ＰＬＬ回路１１の位相設定端子に入力される。このＰＨＡＳＥ信号がＰＬＬ回路１１の位相設定端子に入力されることによって、ＰＬＬ回路１１は、クロックＡとクロックＢの位相差を打ち消す方向にクロックＢの位相を変化させる。
【００２０】
次に、前記位相比較回路１３においてＰＨＣＵＤ信号とＰＨＣＥＮ信号を生成するまでの各波形の変化について、図２及び図３を用いて説明する。図３は、クロックＡに対するクロックＢの逓倍比が１倍の場合における位相比較回路１３の各部の出力波形を示したもので、クロックＡとクロックＢの位相関係を４つのパターンに分けて説明している。以下、それぞれのパターンごとに説明する。
【００２１】
［クロックＡ：クロックＢ＝１：１の場合］
（ａ）クロックＡ立上りとクロックＢ立上りが略揃っているとき
ＦＦ４においてクロックＡを２分周して生成されたＣＫＡ２信号は、それぞれＦＦ５とＦＦ６に入力されて、ＦＦ５ではクロックＢの立上りでラッチされ、ＦＦ６ではクロックＢの立下りでラッチされる。ここで、図３（ａ）に示すように、クロックＡの立上り、つまり、ＣＫＡ２の立上りとクロックＢの立上りは略揃っているが、正確にはＣＫＡ２の立上りに対してクロックＢの立上りが早かったり遅かったりしている状態である。このため、ＣＫＡ２は規則的にハイレベルとローレベルを繰り返している波形であるのに対して、ＦＦ５の波形ＤＦＦ５はハイレベルとローレベルが不規則に現れている。ＦＦ６の波形ＤＦＦ６は、クロックＢの立下りでラッチするのでＦＦ５と半周期ずれてラッチされた結果、規則的にハイレベルとローレベルを繰り返す波形となっている。このＦＦ５とＦＦ６の出力のＸＯＲをとったものをＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成される。このＰＨＣＵＤ信号は、クロックＡの立上りよりもクロックＢの立上りの方が早かった場所ではハイレベルとなり遅かった場所ではローレベルとなる信号で、その結果をクロックＢに対して１周期遅れて反映させている。また、ＦＦ７ではＦＦ６の出力をクロックＢでラッチして、このＦＦ７とＦＦ６のＸＯＲをとって出力したものをクロックＢでラッチすると、ＰＨＣＥＮ信号が生成される。ＰＨＣＥＮ信号は、後段の安定化フィルタ回路１４においてＰＨＣＵＤ信号を読み込むためのイネーブル信号であり、このようなクロックＡ立上りとクロックＢ立上りが略揃っている場合には、クロックＢの２周期目以降がハイレベルとなり、この間のＰＨＣＵＤ信号のアップダウンをカウントすると、アップが６でダウンが５となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は＋１だけアップカウントされることになる。
【００２２】
（ｂ）クロックＢが遅いとき
図３（ｂ）に示すように、クロックＡの立上り、つまり、ＣＫＡ２の立上りに対してクロックＢの立上りが常に遅い場合には、ＤＦＦ５とＤＦＦ６の波形は規則的に変化する波形となり、これらの信号を第１ＸＯＲ回路１５でＸＯＲをとったものはクロックＢと同一波形の信号となる。この第１ＸＯＲ回路１５の出力をＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成されるが、クロックＡの立上りよりもクロックＢの立上りの方が常に遅いため、このＰＨＣＵＤ信号は常にローレベルとなっている。また、クロックＡの立上りに対してクロックＢの立上りが常に遅い場合には、ＰＨＣＥＮ信号はクロックＢの２周期目以降がハイレベルとなり、この間のＰＨＣＵＤ信号のアップダウンをカウントすると、アップが０でダウンが６となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は−６だけダウンカウントされることになる。ここで、デコーダ２３のフィルタ係数の設定値が例えば−６になっていたとすると、カウント値が−６に達した時点で後段の第２アップ／ダウンカウンタ２４にイネーブル信号を出力するとともに、第２アップ／ダウンカウンタ２４を１カウント分だけダウンカウントさせる。このカウントの結果がＰＨＡＳＥ信号としてＰＬＬ回路１１の位相設定端子に入力されることによって、ＰＬＬ回路１１は、クロックＡとクロックＢの位相差を打ち消す方向にクロックＢの位相を変化させる。
【００２３】
（ｃ）クロックＡ立上りとクロックＢ立下りが略揃っているとき
図３（ｃ）に示すように、クロックＡの立上り、つまり、ＣＫＡ２の立上りとクロックＢの立下りが略揃っている場合には、ＦＦ５の波形ＤＦＦ５は、規則的にハイレベルとローレベルを繰り返す波形となっているのに対して、ＦＦ６の波形ＤＦＦ６は、ハイレベルとローレベルが不規則に現れている。これらの信号を第１ＸＯＲ回路１５でＸＯＲをとったものをＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成される。このＰＨＣＵＤ信号は、クロックＡの立上りよりもクロックＢの立下りの方が早かった場所ではローレベルとなり遅かった場所ではハイレベルとなる信号である。これは図３の（ａ）や（ｂ）の場合とハイレベルとローレベルの対応関係が逆であるが、立下りが遅い＝立上りが早い、という関係にあると言えるので問題はない。また、クロックＡの立上りとクロックＢの立下りが略揃っている場合には、図３（ｃ）に示すように、ＰＨＣＥＮ信号はハイレベルとローレベルが不規則に現れる波形となっている。このときのＰＨＣＵＤ信号のアップダウンをカウントすると、アップが３でダウンが４となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は−１だけダウンカウントされることになる。
【００２４】
上記図３（ｃ）に示すような、クロックＡの立上りとクロックＢの立下りが略揃っている場合には、クロックＡとクロックＢの立ち上がり同士が揃うように、早期に位相調整を行いたいが、ＰＨＣＵＤ信号及びＰＨＣＥＮ信号が共に、ハイレベルとローレベルが不規則に現れる波形であるため、第１アップ／ダウンカウンタ２２のカウントがなかなか設定値に達せず、ＰＬＬ回路１１に入力するＰＨＡＳＥ信号が適正値に達するのに時間がかかり過ぎるという問題があった。
【００２５】
この問題を解消するため、ＰＨＣＥＮ周期検出部２５でＰＨＣＥＮ信号の周期の乱れを検出する。図５に示す安定化フィルタ回路１４のＰＨＣＥＮ周期検出部２５において、第３ＸＯＲ回路１８は、ＰＨＣＥＮ信号とこのＰＨＣＥＮ信号にｄｅｌａｙ回路１７を介して一定周期分遅延させた信号とのＸＯＲをとって出力するためのもので、この出力はカウンタ１９のＥＮ端子に入力される。この第３ＸＯＲ回路１８では、遅延させた信号とのＸＯＲを演算することによって、遅延前と遅延後のＰＨＣＥＮ信号の変化を検出することができ、変化している場合のみ“１”を出力する。ここで、ｄｅｌａｙ回路１７における遅延量は、ＰＬＬ回路１１での逓倍比によって異なり、１倍のときは遅延量１、２倍のときは遅延量２、４倍のときは遅延量４となるようにする。カウンタ１９では、この第３ＸＯＲ回路１８で検出したＰＨＣＥＮ信号の変化をカウントし、このカウント値が一定回数以上になった場合に、第１アップ／ダウンカウンタ２２に入力されるＰＨＣＵＤ信号とＰＨＣＥＮ信号を強制的に“１”にするために、第１ＯＲ回路２０と第２ＯＲ回路２１にそれぞれ“１”を出力することによってＰＨＣＵＤ信号とＰＨＣＥＮ信号の内容に関わらず、第１アップ／ダウンカウンタ２２のＵＤ端子とＥＮ端子には必ず“１”が入力されることになる。このような構成とすることによって、ＰＨＣＵＤ信号及びＰＨＣＥＮ信号が共に、ハイレベルとローレベルが不規則に現れる状態であっても、ＰＨＡＳＥ信号を＋１してクロックＡの立上りとクロックＢの立下りが略揃っている状態から早期に抜け出すことができる。
【００２６】
（ｄ）クロックＢが早いとき
図３（ｄ）に示すように、クロックＡの立上り、つまり、ＣＫＡ２の立上りに対してクロックＢの立上りが常に早い場合には、ＤＦＦ５とＤＦＦ６の波形は規則的に変化する波形となり、これらの信号を第１ＸＯＲ回路１５でＸＯＲをとったものはクロックＢの反転信号と同一の波形となる。この第１ＸＯＲ回路１５の出力をＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成されるが、クロックＡの立上りよりもクロックＢの立上りの方が常に早いため、このＰＨＣＵＤ信号は２周期目以降が常にハイレベルとなっている。また、ＰＨＣＥＮ信号も同様に、クロックＢの２周期目以降がハイレベルとなり、この間のＰＨＣＵＤ信号のアップダウンをカウントすると、アップが６でダウンが０となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は＋６だけアップカウントされることになる。ここで、デコーダ２３のフィルタ係数の設定値が例えば＋６になっていたとすると、カウント値が＋６に達した時点で後段の第２アップ／ダウンカウンタ２４にイネーブル信号を出力するとともに、第２アップ／ダウンカウンタ２４を１カウント分だけアップカウントさせる。このカウントの結果がＰＨＡＳＥ信号としてＰＬＬ回路１１の位相設定端子に入力されることによって、ＰＬＬ回路１１は、クロックＡとクロックＢの位相差を打ち消す方向にクロックＢの位相を変化させる。
【００２７】
このように、本発明のクロック乗換回路は、位相比較回路１３において、クロックＡの立上りに対してクロックＢの立上りの方が早い場合はハイレベルとなり遅い場合はローレベルというように位相のずれが反映されたＰＨＣＵＤ信号と、ＰＨＣＵＤ信号をイネーブルするためのＰＨＣＥＮ信号を生成し、これらのＰＨＣＵＤ信号とＰＨＣＥＮ信号を用いて位相調整を行うためのＰＨＡＳＥ信号を生成して、このＰＨＡＳＥ信号が入力されるＰＬＬ回路１１において位相を調整するようにしている。よって、常にクロックＡとクロックＢの位相関係がフィードバックされることにより、位相差が打ち消されるように変化して行き、最終的にクロックＡの立上りをクロックＢの立上りが前後するような形で位相差は小さく維持される。
【００２８】
前記実施例では、クロックＡとクロックＢの周波数の比が１：１の場合を例として本発明のクロック乗換回路について説明してきたが、本発明はこれに限られるものではなく、周波数比が他の場合であっても対応できるものである。ここで、クロックＡとクロックＢの周波数の比が１：４である場合の位相比較回路１３の動作について、図４を用いて説明する。
【００２９】
［クロックＡ：クロックＢ＝１：４の場合］
（ａ）クロックＡ立上りとクロックＢ立上りが略揃っているとき
図４（ａ）は、クロックＡ：クロックＢ＝１：４の場合におけるクロックＡ立上りとクロックＢ立上りが略揃っているときの位相比較回路１３での各部の波形を示したもので、前記実施例の場合と同様に、ＦＦ４においてクロックＡを２分周して生成されたＣＫＡ２信号は、それぞれＦＦ５とＦＦ６に入力されて、ＦＦ５ではクロックＢの立上りでラッチされ、ＦＦ６ではクロックＢの立下りでラッチされる。クロックＡの立上りとクロックＢの立上りが略揃っている場合は、正確にはＣＫＡ２の立上りに対してクロックＢの立上りが早かったり遅かったりしている状態である。このため、ＣＫＡ２は規則的にハイレベルとローレベルを繰り返している波形であるのに対して、ＦＦ５の波形ＤＦＦ５はハイレベルとローレベルが不規則に現れている。ＦＦ６の波形ＤＦＦ６は、クロックＢの立下りでラッチするのでＦＦ５と半周期ずれてラッチされた結果、規則的にハイレベルとローレベルを繰り返す波形となっている。このＦＦ５とＦＦ６の出力のＸＯＲをとったものをＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成される。また、ＦＦ７ではＦＦ６の出力をクロックＢでラッチして、このＦＦ７とＦＦ６のＸＯＲをとって出力したものをクロックＢでラッチすると、ＰＨＣＥＮ信号が生成される。ＰＨＣＥＮ信号は、クロックＢの４周期に１回の間隔でハイレベルになる信号で、このハイレベルのときのＰＨＣＵＤ信号のアップダウンをカウントすると、アップが２でダウンが１となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は＋１だけアップカウントされることになる。
【００３０】
（ｂ）クロックＢが遅いとき
図４（ｂ）に示すように、クロックＡの立上りに対してクロックＢの立上りが常に遅い場合には、ＤＦＦ５とＤＦＦ６の波形は規則的に変化する波形となり、これらの信号を第１ＸＯＲ回路１５においてＸＯＲをとる。この第１ＸＯＲ回路１５の出力をＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成されるが、クロックＡの立上りよりもクロックＢの立上りの方が常に遅いため、このＰＨＣＵＤ信号は常にローレベルとなっている。また、クロックＡの立上りに対してクロックＢの立上りが常に遅い場合には、ＰＨＣＥＮ信号はクロックＢの４周期に１回の間隔でハイレベルとなる信号であり、このときのＰＨＣＵＤ信号のアップダウンをカウントすると、アップが０でダウンが２となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は−２だけダウンカウントされることになる。
【００３１】
（ｃ）クロックＡ立上りとクロックＢ立下りが略揃っているとき
図４（ｃ）に示すように、クロックＡの立上りとクロックＢの立下りが略揃っている場合には、ＦＦ５の波形ＤＦＦ５は、規則的にハイレベルとローレベルを繰り返す波形となっているのに対して、ＦＦ６の波形ＤＦＦ６は、ハイレベルとローレベルが不規則に現れている。これらの信号を第１ＸＯＲ回路１５でＸＯＲをとったものをＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成される。このＰＨＣＵＤ信号は、クロックＡの立上りよりもクロックＢの立下りの方が早かった場所ではローレベルとなり遅かった場所ではハイレベルとなる信号である。これは図４の（ａ）や（ｂ）の場合とハイレベルとローレベルの対応関係が逆であるが、立下りが遅い＝立上りが早い、という関係にあると言えるので問題はない。また、クロックＡの立上りとクロックＢの立下りが略揃っている場合には、図４（ｃ）に示すように、ＰＨＣＥＮ信号はハイレベルとローレベルの周期が不規則になっている。このときのＰＨＣＵＤ信号のアップダウンをカウントすると、アップが１でダウンが２となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は−１だけダウンカウントされることになる。
【００３２】
この図４（ｃ）に示すような、クロックＡの立上りとクロックＢの立下りが略揃っている場合には、クロックＡとクロックＢの立ち上がり同士が揃うように早期に位相調整を行うために、図３（ｃ）の場合と同様に、図５に示す安定化フィルタ回路１４のＰＨＣＥＮ周期検出部２５において、ＰＨＣＥＮ信号の周期の乱れを検出する。第３ＸＯＲ回路１８において、ＰＨＣＥＮ信号とこのＰＨＣＥＮ信号にｄｅｌａｙ回路１７を介して一定周期分遅延させた信号とのＸＯＲをとって出力し、この出力はカウンタ１９のＥＮ端子に入力される。この第３ＸＯＲ回路１８では、遅延させた信号とのＸＯＲを演算することによって、遅延前と遅延後のＰＨＣＥＮ信号の変化を検出することができ、変化している場合のみ“１”を出力する。ここで、ｄｅｌａｙ回路１７における遅延量は、ＰＬＬ回路１１での逓倍比によって異なり、図４の場合は逓倍比が４であるので遅延量は４となる。カウンタ１９では、この第３ＸＯＲ回路１８で検出したＰＨＣＥＮ信号の変化をカウントし、このカウント値が一定回数以上になった場合に、第１アップ／ダウンカウンタ２２に入力されるＰＨＣＵＤ信号とＰＨＣＥＮ信号を強制的に“１”にして出力するようになっている。このような構成とすることによって、ＰＨＣＵＤ信号及びＰＨＣＥＮ信号が共に、ハイレベルとローレベルが不規則に現れる状態であっても、ＰＨＡＳＥ信号を＋１してクロックＡの立上りとクロックＢの立下りが略揃っている状態から早期に抜け出すことができる。
【００３３】
（ｄ）クロックＢが早いとき
図４（ｄ）に示すように、クロックＡの立上りに対してクロックＢの立上りが常に早い場合には、ＤＦＦ５とＤＦＦ６の波形は規則的に変化する波形となり、これらの信号を第１ＸＯＲ回路１５でＸＯＲをとって出力する。この第１ＸＯＲ回路１５の出力をＦＦ８においてクロックＢでラッチすると、クロックＢの４周期に１回の間隔でハイレベルとなるＰＨＣＵＤ信号が生成される。また、同じタイミングでＰＨＣＥＮ信号もクロックＢの４周期に１回の間隔でハイレベルとなり、この間のＰＨＣＵＤ信号のアップダウンをカウントすると、アップが２でダウンが０となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は＋２だけアップカウントされることになる。
【００３４】
上記実施例ではＰＬＬ回路１１の逓倍比が１の場合と４の場合を用いて説明を行ったが、クロックＡとクロックＢの周波数の比が整数倍であれば、本発明のクロック乗換回路における位相比較回路１３を用いることによって２つの信号の位相関係が反映されたＰＨＣＵＤ信号とＰＨＣＥＮ信号を生成することができる。このように、ＰＨＣＵＤ信号とＰＨＣＥＮ信号にクロックＡに対するクロックＢの位相が早い又は遅いという情報が正確に反映されるため、安定化フィルタ回路１４ではこのＰＨＣＵＤ信号とＰＨＣＥＮ信号からＰＨＡＳＥ信号を生成してＰＬＬ回路１１に出力するだけで、ＰＬＬ回路１１でクロックＡとクロックＢの位相差を小さく維持することができる。
【００３５】
【発明の効果】
請求項１記載の発明によれば、入力クロック（以下、クロックＡ）に対して整数倍の周波数を持った処理用クロック（以下、クロックＢ）を生成し、このクロックＡとクロックＢの位相を揃える機能を持ったＰＬＬ回路と、入力データを前記クロックＡの立上りでラッチするＤ型フリップフロップ（以下、ＦＦ）１と、ＦＦ１の出力を前記クロックＢの立下りでラッチするＦＦ２とを具備してなるクロック乗換回路において、入力されたクロックＡとクロックＢの立上りを比較してクロックＡの立上りに対してクロックＢの立上りが早い場合はハイレベルとなり遅い場合はローレベルとなるＰＨＣＵＤ信号と、このＰＨＣＵＤ信号のイネーブル信号としてのＰＨＣＥＮ信号とを生成して出力する位相比較回路と、前記ＰＨＣＥＮ信号がハイレベルのときにＰＨＣＵＤ信号のアップダウンをカウントして、そのカウント値がプラス又はマイナスの一定値に達したときにＰＨＡＳＥ信号を＋１又は−１してＰＬＬ回路に出力する安定化フィルタ回路とを設け、前記ＰＬＬ回路では、入力されたＰＨＡＳＥ信号に基づいてクロックＡとクロックＢの位相差が小さくなるように位相調整を行うようにしたので、ＲＡＭ等のメモリを使用することなく、クロックＢがクロックＡの１倍、２倍、４倍等のどのような周波数条件であっても、ＰＨＣＵＤ信号とＰＨＣＥＮ信号とから生成されるＰＨＡＳＥ信号を用いて、ＰＬＬ回路においてクロックＡとクロックＢの位相関係を自動的に最適化することができる。
【００３６】
請求項２記載の発明によれば、位相比較回路は、クロックＡを２分周してＣＫＡ２信号を生成するＦＦ４と、ＣＫＡ２信号をクロックＢの立上りでラッチするＦＦ５と、ＣＫＡ２信号をクロックＢの立下りでラッチするＦＦ６と、ＦＦ６の出力をクロックＢの立上りでラッチするＦＦ７と、ＦＦ５とＦＦ６の出力の排他的論理和を演算する第１ＸＯＲ回路と、ＦＦ６とＦＦ７の出力の排他的論理和を演算する第２ＸＯＲ回路と、第１ＸＯＲ回路の出力をクロックＢの立上りでラッチするＦＦ８と、第２ＸＯＲ回路の出力をクロックＢの立上りでラッチするＦＦ９とからなり、ＦＦ８の出力をＰＨＣＵＤ信号とし、ＦＦ９の出力をＰＨＣＥＮ信号として出力するようにしたので、クロックＡの立上りに対してクロックＢの立上りが早い場合はハイレベルとなり遅い場合はローレベルとなるＰＨＣＵＤ信号と、このＰＨＣＵＤ信号のイネーブル信号としてのＰＨＣＥＮ信号とを生成することができる。
【００３７】
請求項３記載の発明によれば、安定化フィルタ回路は、ＰＨＣＵＤ信号とＰＨＣＥＮ信号とが入力され、ＰＨＣＥＮ信号がハイレベルかつＰＨＣＵＤ信号がハイレベルのときアップカウントし、ＰＨＣＥＮ信号がハイレベルかつＰＨＣＵＤ信号がローレベルのときダウンカウントする第１アップ／ダウンカウンタと、第１アップ／ダウンカウンタのカウント値が予め設定されているフィルタ係数の値に達した場合に後段の第２アップ／ダウンカウンタに第１アップ／ダウンカウンタでのカウントの符号とイネーブル信号を出力するデコーダと、デコーダからのカウントの符号とイネーブル信号が入力されると、その符号が正の場合はアップカウント、負の場合はダウンカウントし、そのカウント値をＰＨＡＳＥ信号としてＰＬＬ回路に出力する第２アップ／ダウンカウンタと、ＰＨＣＥＮ信号の周期の乱れを検出したときにＰＨＣＵＤ信号とＰＨＣＥＮ信号を強制的にハイレベルにするＰＨＣＥＮ周期検出部とからなるようにしたので、ＰＬＬ回路において位相を最適化する際に用いるＰＨＡＳＥ信号をＰＨＣＵＤ信号とＰＨＣＥＮ信号とから生成することができる。
【００３８】
請求項４記載の発明によれば、ＰＨＣＥＮ周期検出部は、ＰＨＣＥＮ信号を一定周期遅延させるｄｅｌａｙ回路と、ＰＨＣＥＮ信号とｄｅｌａｙ回路との排他的論理和を演算する第３ＸＯＲ回路と、第３ＸＯＲ回路１８からの入力がハイレベルのときにカウントし、このカウント値が一定回数以上になった場合に第１アップ／ダウンカウンタ２２に入力されるＰＨＣＵＤ信号とＰＨＣＥＮ信号を強制的に“１”にして出力するカウンタとからなるようにしたので、クロックＡの立上りとクロックＢの立下りが略揃っている状態から早期に抜け出すことができる。
【図面の簡単な説明】
【図１】本発明によるクロック乗換回路の構成を示したブロック図である。
【図２】図１における位相比較回路の構成を示したブロック図である。
【図３】クロックＡとクロックＢの周波数の比が１：１である場合において、位相比較回路でＰＨＣＵＤ信号とＰＨＣＥＮ信号を生成するまでの各部の信号を示した波形図である。
【図４】クロックＡとクロックＢの周波数の比が１：４である場合において、位相比較回路でＰＨＣＵＤ信号とＰＨＣＥＮ信号を生成するまでの各部の信号を示した波形図である。
【図５】図１における安定化フィルタ回路の構成を示したブロック図である。
【図６】従来のクロック乗換回路の構成を示したブロック図である。
【符号の説明】
１１…ＰＬＬ回路、１２…クロックバッファ、１３…位相比較回路、１４…安定化フィルタ回路、１５…第１ＸＯＲ回路、１６…第２ＸＯＲ回路、１７…ｄｅｌａｙ回路、１８…第３ＸＯＲ回路、１９…カウンタ、２０…第１ＯＲ回路、２１…第２ＯＲ回路、２２…第１アップ／ダウンカウンタ、２３…デコーダ、２４…第２アップ／ダウンカウンタ、２５…ＰＨＣＥＮ周期検出部。
【発明の属する技術分野】
本発明は、入力クロックを基準として、ＰＬＬ回路を用いて処理用クロックを生成し、入力データを入力クロックから処理用クロックに乗せ換える処理を行うクロック乗換回路に関し、詳しくは、入力クロックと処理用クロックの位相関係を自動的に最適に保つ機能を持たせたクロック乗換回路に関するものである。
【０００２】
【従来の技術】
映像信号処理において、入力される映像信号のフォーマットや伝送方式によって、入力されたクロック周波数の１倍、２倍、４倍等のクロック周波数で信号処理を行うことがある。このようなとき、入力クロック（以下、クロックＡ）を基準としてＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いて処理用クロック（以下、クロックＢ）を生成し、入力データをクロックＡからクロックＢに乗せ換える処理が必要となる。
【０００３】
ＰＬＬを用いたクロック乗換回路の基本的な構成として、図６に示すようなものがある。この図６に示すようなクロック乗換回路では、Ｄ型−フリップフロップ（以下、ＤＦＦ）のセットアップタイム、ホールドタイムを満足するように、クロックＡとクロックＢの位相関係を適正に設定する必要がある。しかし、ＰＬＬはクロックＡとクロックＢの位相を一定に保つように動作するとはいえ、クロック周波数によって異なる定常的な位相差が発生してしまう。また、クロックＢは信号処理に用いるため、ファンアウトの大きなバッファを使用するが、これにより信号の遅延が大きくなってしまう。位相差、遅延がクロック周期に対して無視できない量になった場合には、周波数毎にクロックの位相関係を調整する必要があるが、高い周波数では温度変化やデバイスのばらつきにより位相関係を適正に設定できなくなる。
【０００４】
そこで従来より、位相関係を調整する方法として、ＲＡＭを用いたクロック乗換回路があり、このＲＡＭを使用した回路によれば、ＲＡＭへクロック信号を書込むタイミングとＲＡＭからクロック信号を読出すタイミングとを制御することによって、位相関係を適正に設定することができる。
しかし、このＲＡＭを用いた構成では回路規模が大きくなり、コストも高くなってしまうという問題があったため、ＲＡＭを必要とせず、回路規模を小さくしてコストダウンを図ることのできるクロック乗換回路が提案されている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００２−２０４４４８号公報
【０００６】
【発明が解決しようとする課題】
上記特許文献１に記載のクロック乗換回路は、ＲＡＭを必要とせず、回路規模を小さくしてコストダウンを図ることが可能であるが、この方式は、クロックＢがクロックＡの２倍の周波数の場合のみ対応した回路であるため、例えば、クロックＢがクロックＡの１倍、４倍等の周波数を持つような周波数条件には対応できないという問題があった。
【０００７】
本発明は、上記問題点に鑑みなされたもので、ＲＡＭ等のメモリを使用せずに、クロックＢがクロックＡの１倍、２倍、４倍等のどのような周波数条件であっても、クロックＡとクロックＢの位相関係を自動的に最適化することのできるクロック乗換回路を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
本発明は、入力クロック（以下、クロックＡ）に対して整数倍の周波数を持った処理用クロック（以下、クロックＢ）を生成し、このクロックＡとクロックＢの位相を揃える機能を持ったＰＬＬ回路と、入力データを前記クロックＡの立上りでラッチするＤ型フリップフロップ（以下、ＦＦ）１と、ＦＦ１の出力を前記クロックＢの立下りでラッチするＦＦ２とを具備してなるクロック乗換回路において、入力されたクロックＡとクロックＢの立上りを比較してクロックＡの立上りに対してクロックＢの立上りが早い場合はハイレベルとなり遅い場合はローレベルとなるＰＨＣＵＤ信号と、このＰＨＣＵＤ信号のイネーブル信号としてのＰＨＣＥＮ信号とを生成して出力する位相比較回路と、前記ＰＨＣＥＮ信号がハイレベルのときにＰＨＣＵＤ信号のアップダウンをカウントして、そのカウント値がプラス又はマイナスの一定値に達したときにＰＨＡＳＥ信号を＋１又は−１してＰＬＬ回路に出力する安定化フィルタ回路とを設け、前記ＰＬＬ回路では、入力されたＰＨＡＳＥ信号に基づいてクロックＡとクロックＢの位相差が小さくなるように位相調整を行うようにしたことを特徴とするクロック乗換回路である。
【０００９】
このような構成とすることで、ＲＡＭ等のメモリを使用することなく、クロックＢがクロックＡの１倍、２倍、４倍等のどのような周波数条件であっても、ＰＨＣＵＤ信号とＰＨＣＥＮ信号とから生成されるＰＨＡＳＥ信号を用いて、ＰＬＬ回路においてクロックＡとクロックＢの位相関係を自動的に最適化することができる。
【００１０】
【発明の実施の形態】
本発明の実施の形態を図面に基づいて説明する。
図１に示すのは、本発明によるクロック乗換回路１０の構成を示したブロック図であり、このクロック乗換回路１０は、ＦＦ１、ＦＦ２、ＦＦ３、ＰＬＬ回路１１、クロックバッファ１２、位相比較回路１３、安定化フィルタ回路１４によって構成されている。
ＦＦ１、ＦＦ２、ＦＦ３は、Ｄ型−フリップフロップであり、Ｄ入力に入力されたデータをＣＫ入力に入力されたクロック信号の立上りで取り込んで（ラッチして）、Ｑ出力から出力するものである。以下、ＦＦ又はＤＦＦという場合は、Ｄ型−フリップフロップを指すものとする。
【００１１】
ＰＬＬ回路１１は、入力クロック（以下、クロックＡ）を基準として、クロック乗換処理に用いる処理用クロック（以下、クロックＢ）を生成するための回路であり、例えば、クロックＡの１倍、２倍、４倍等の周波数を持つクロックＢを生成することができる。また、クロックＡとクロックＢの位相関係を適正に保つように働くものでもある。
【００１２】
前記ＦＦ１、ＦＦ２、ＦＦ３、ＰＬＬ回路１１、及び、クロックバッファ１２で構成される部分については、図６に示す従来回路と略同様の構成であり、ＦＦ１のＤ入力に入力された入力データをクロックＡの立上りでラッチして、このＦＦ１の出力はＦＦ２のＤ入力に入力されてクロックＢの立下りでラッチされて出力される。なお、ＦＦ３は出力先との関係で設置されるもので、直接本発明に関わるものではない。ここで、クロックＡとクロックＢは、ＰＬＬ回路１１で位相関係が一定、具体的には、立上りのタイミングが揃うように調整されているため、クロックＡでラッチしたものをクロックＢで再度ラッチすることにより、クロックの乗せ換えが行われる。しかし、従来技術の記載で問題点として挙げたものと同様に、クロック周波数によって異なる定常的な位相差、及び、ＰＬＬ回路１１のクロックＢの出力側に設けたファンアウトの大きなクロックバッファ１２による信号の遅延という位相関係がずれる要因が存在するため、このままでは位相関係を適正に保つことができない。
【００１３】
そこで、本発明では、クロックＡとクロックＢの位相関係を比較する位相比較回路１３と、位相比較回路１３での比較結果から位相の調整を行うためにＰＬＬ回路１１の位相設定端子に対してＰＨＡＳＥ信号を出力する安定化フィルタ回路１４とを設けて、クロックＡとクロックＢの立上りが揃うように位相関係を調整する構成となっている。
【００１４】
前記位相比較回路１３は、クロックＡの立上りに対してクロックＢの立上りが早いときは“０”、遅いときは“１”となる比較結果としてのＰＨＣＵＤ信号と、このＰＨＣＵＤ信号のイネーブル信号としてのＰＨＣＥＮ信号を後段の安定化フィルタ回路１４に出力するための回路であり、その構成を図２に示す。
図２において、ＦＦ４は、クロックＡを２分周してデューティー比が略１：１のＣＫＡ２信号を生成して出力する。ＦＦ５は、ＦＦ４からのＣＫＡ２信号をクロックＢの立上りでラッチして出力する。ＦＦ６は、ＦＦ４からのＣＫＡ２信号をクロックＢの反転信号の立上り、つまり、クロックＢの立下りでラッチして出力する。ＦＦ７は、ＦＦ６の出力をクロックＢの立上りでラッチして出力する。第１ＸＯＲ回路１５は、ＦＦ５の出力とＦＦ６の出力のＸＯＲ（排他的論理和）をとって出力する。第２ＸＯＲ回路１６は、ＦＦ６の出力とＦＦ７の出力のＸＯＲをとって出力する。ＦＦ８は、第１ＸＯＲ回路１５の出力をクロックＢの立上りでラッチして、これをＰＨＣＵＤ信号として後段の安定化フィルタ回路１４に出力する。ＦＦ９は、第２ＸＯＲ回路１６の出力をクロックＢの立上りでラッチして、これをＰＨＣＥＮ信号として後段の安定化フィルタ回路１４に出力する。
【００１５】
図５は、安定化フィルタ回路１４の構成を示したブロック図である。この図５において、安定化フィルタ回路１４は、第１アップ／ダウンカウンタ２２と、デコーダ２３と、第２アップ／ダウンカウンタ２４と、ＰＨＣＥＮ周期検出部２５とからなるもので、この安定化フィルタ回路１４において、ＰＬＬ回路１１でクロックＡとクロックＢの位相差を調整するためのＰＨＡＳＥ信号を生成して出力する。
【００１６】
ＰＨＣＥＮ周期検出部２５は、ｄｅｌａｙ回路１７、第３ＸＯＲ回路１８、カウンタ１９、第１ＯＲ回路２０、及び、第２ＯＲ回路２１とから構成され、これは、クロックＡ立上りとクロックＢ立下りが略揃っているときに、ＰＨＣＵＤ信号とＰＨＣＥＮ信号を強制的に“１”にして、ＰＨＡＳＥ信号を＋１するためのものであり、詳しい説明については後述する。
【００１７】
前記第１アップ／ダウンカウンタ２２は、ＵＤ端子に位相比較回路１３からのＰＨＣＵＤ信号が第１ＯＲ回路２０を介して入力され、ＥＮ端子に位相比較回路１３からのＰＨＣＥＮ信号が第２ＯＲ回路２１を介して入力されて、ＰＨＣＥＮ信号がハイレベルのときにＰＨＣＵＤ信号を取込み、その取込んだＰＨＣＵＤ信号が“０”のときダウンカウントし“１”のときアップカウントする。この第１アップ／ダウンカウンタ２２でのカウント値は、後段のデコーダ２３に出力される。ここでのカウントは、デコーダ２３からの信号がＬＤ端子に入力されるとリセットされる。
【００１８】
前記デコーダ２３では、入力されたカウント値をフィルタ係数で設定された値と比較して、カウント値が設定値に達している場合に、後段の第２アップ／ダウンカウンタ２４をイネーブルにする信号をＥＮ端子に出力するとともに、第２アップ／ダウンカウンタ２４を１カウント分だけアップカウント又はダウンカウントさせる。ここで、フィルタ係数の設定値は正側と負側でそれぞれ設けられており、正側の設定値にカウント値が達した場合には１カウント分だけアップカウントするために“１”を第２アップ／ダウンカウンタ２４のＵＤ端子に出力し、負側の設定値にカウント値が達した場合には１カウント分だけダウンカウントするために“０”を第２アップ／ダウンカウンタ２４のＵＤ端子に出力する構成となっている。また、第２アップ／ダウンカウンタ２４をイネーブルにする信号は、第１アップ／ダウンカウンタ２２のＬＤ端子とカウンタ１９のＬＤ端子にも入力されて、それぞれのカウントをリセットする信号として用いられる。
【００１９】
前記第２アップ／ダウンカウンタ２４では、ＵＤ端子に入力された“１”又は“０”の信号に基づいてアップカウント又はダウンカウントを行い、このカウントに対応した＋１又は−１のＰＨＡＳＥ信号が前記ＰＬＬ回路１１の位相設定端子に入力される。このＰＨＡＳＥ信号がＰＬＬ回路１１の位相設定端子に入力されることによって、ＰＬＬ回路１１は、クロックＡとクロックＢの位相差を打ち消す方向にクロックＢの位相を変化させる。
【００２０】
次に、前記位相比較回路１３においてＰＨＣＵＤ信号とＰＨＣＥＮ信号を生成するまでの各波形の変化について、図２及び図３を用いて説明する。図３は、クロックＡに対するクロックＢの逓倍比が１倍の場合における位相比較回路１３の各部の出力波形を示したもので、クロックＡとクロックＢの位相関係を４つのパターンに分けて説明している。以下、それぞれのパターンごとに説明する。
【００２１】
［クロックＡ：クロックＢ＝１：１の場合］
（ａ）クロックＡ立上りとクロックＢ立上りが略揃っているとき
ＦＦ４においてクロックＡを２分周して生成されたＣＫＡ２信号は、それぞれＦＦ５とＦＦ６に入力されて、ＦＦ５ではクロックＢの立上りでラッチされ、ＦＦ６ではクロックＢの立下りでラッチされる。ここで、図３（ａ）に示すように、クロックＡの立上り、つまり、ＣＫＡ２の立上りとクロックＢの立上りは略揃っているが、正確にはＣＫＡ２の立上りに対してクロックＢの立上りが早かったり遅かったりしている状態である。このため、ＣＫＡ２は規則的にハイレベルとローレベルを繰り返している波形であるのに対して、ＦＦ５の波形ＤＦＦ５はハイレベルとローレベルが不規則に現れている。ＦＦ６の波形ＤＦＦ６は、クロックＢの立下りでラッチするのでＦＦ５と半周期ずれてラッチされた結果、規則的にハイレベルとローレベルを繰り返す波形となっている。このＦＦ５とＦＦ６の出力のＸＯＲをとったものをＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成される。このＰＨＣＵＤ信号は、クロックＡの立上りよりもクロックＢの立上りの方が早かった場所ではハイレベルとなり遅かった場所ではローレベルとなる信号で、その結果をクロックＢに対して１周期遅れて反映させている。また、ＦＦ７ではＦＦ６の出力をクロックＢでラッチして、このＦＦ７とＦＦ６のＸＯＲをとって出力したものをクロックＢでラッチすると、ＰＨＣＥＮ信号が生成される。ＰＨＣＥＮ信号は、後段の安定化フィルタ回路１４においてＰＨＣＵＤ信号を読み込むためのイネーブル信号であり、このようなクロックＡ立上りとクロックＢ立上りが略揃っている場合には、クロックＢの２周期目以降がハイレベルとなり、この間のＰＨＣＵＤ信号のアップダウンをカウントすると、アップが６でダウンが５となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は＋１だけアップカウントされることになる。
【００２２】
（ｂ）クロックＢが遅いとき
図３（ｂ）に示すように、クロックＡの立上り、つまり、ＣＫＡ２の立上りに対してクロックＢの立上りが常に遅い場合には、ＤＦＦ５とＤＦＦ６の波形は規則的に変化する波形となり、これらの信号を第１ＸＯＲ回路１５でＸＯＲをとったものはクロックＢと同一波形の信号となる。この第１ＸＯＲ回路１５の出力をＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成されるが、クロックＡの立上りよりもクロックＢの立上りの方が常に遅いため、このＰＨＣＵＤ信号は常にローレベルとなっている。また、クロックＡの立上りに対してクロックＢの立上りが常に遅い場合には、ＰＨＣＥＮ信号はクロックＢの２周期目以降がハイレベルとなり、この間のＰＨＣＵＤ信号のアップダウンをカウントすると、アップが０でダウンが６となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は−６だけダウンカウントされることになる。ここで、デコーダ２３のフィルタ係数の設定値が例えば−６になっていたとすると、カウント値が−６に達した時点で後段の第２アップ／ダウンカウンタ２４にイネーブル信号を出力するとともに、第２アップ／ダウンカウンタ２４を１カウント分だけダウンカウントさせる。このカウントの結果がＰＨＡＳＥ信号としてＰＬＬ回路１１の位相設定端子に入力されることによって、ＰＬＬ回路１１は、クロックＡとクロックＢの位相差を打ち消す方向にクロックＢの位相を変化させる。
【００２３】
（ｃ）クロックＡ立上りとクロックＢ立下りが略揃っているとき
図３（ｃ）に示すように、クロックＡの立上り、つまり、ＣＫＡ２の立上りとクロックＢの立下りが略揃っている場合には、ＦＦ５の波形ＤＦＦ５は、規則的にハイレベルとローレベルを繰り返す波形となっているのに対して、ＦＦ６の波形ＤＦＦ６は、ハイレベルとローレベルが不規則に現れている。これらの信号を第１ＸＯＲ回路１５でＸＯＲをとったものをＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成される。このＰＨＣＵＤ信号は、クロックＡの立上りよりもクロックＢの立下りの方が早かった場所ではローレベルとなり遅かった場所ではハイレベルとなる信号である。これは図３の（ａ）や（ｂ）の場合とハイレベルとローレベルの対応関係が逆であるが、立下りが遅い＝立上りが早い、という関係にあると言えるので問題はない。また、クロックＡの立上りとクロックＢの立下りが略揃っている場合には、図３（ｃ）に示すように、ＰＨＣＥＮ信号はハイレベルとローレベルが不規則に現れる波形となっている。このときのＰＨＣＵＤ信号のアップダウンをカウントすると、アップが３でダウンが４となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は−１だけダウンカウントされることになる。
【００２４】
上記図３（ｃ）に示すような、クロックＡの立上りとクロックＢの立下りが略揃っている場合には、クロックＡとクロックＢの立ち上がり同士が揃うように、早期に位相調整を行いたいが、ＰＨＣＵＤ信号及びＰＨＣＥＮ信号が共に、ハイレベルとローレベルが不規則に現れる波形であるため、第１アップ／ダウンカウンタ２２のカウントがなかなか設定値に達せず、ＰＬＬ回路１１に入力するＰＨＡＳＥ信号が適正値に達するのに時間がかかり過ぎるという問題があった。
【００２５】
この問題を解消するため、ＰＨＣＥＮ周期検出部２５でＰＨＣＥＮ信号の周期の乱れを検出する。図５に示す安定化フィルタ回路１４のＰＨＣＥＮ周期検出部２５において、第３ＸＯＲ回路１８は、ＰＨＣＥＮ信号とこのＰＨＣＥＮ信号にｄｅｌａｙ回路１７を介して一定周期分遅延させた信号とのＸＯＲをとって出力するためのもので、この出力はカウンタ１９のＥＮ端子に入力される。この第３ＸＯＲ回路１８では、遅延させた信号とのＸＯＲを演算することによって、遅延前と遅延後のＰＨＣＥＮ信号の変化を検出することができ、変化している場合のみ“１”を出力する。ここで、ｄｅｌａｙ回路１７における遅延量は、ＰＬＬ回路１１での逓倍比によって異なり、１倍のときは遅延量１、２倍のときは遅延量２、４倍のときは遅延量４となるようにする。カウンタ１９では、この第３ＸＯＲ回路１８で検出したＰＨＣＥＮ信号の変化をカウントし、このカウント値が一定回数以上になった場合に、第１アップ／ダウンカウンタ２２に入力されるＰＨＣＵＤ信号とＰＨＣＥＮ信号を強制的に“１”にするために、第１ＯＲ回路２０と第２ＯＲ回路２１にそれぞれ“１”を出力することによってＰＨＣＵＤ信号とＰＨＣＥＮ信号の内容に関わらず、第１アップ／ダウンカウンタ２２のＵＤ端子とＥＮ端子には必ず“１”が入力されることになる。このような構成とすることによって、ＰＨＣＵＤ信号及びＰＨＣＥＮ信号が共に、ハイレベルとローレベルが不規則に現れる状態であっても、ＰＨＡＳＥ信号を＋１してクロックＡの立上りとクロックＢの立下りが略揃っている状態から早期に抜け出すことができる。
【００２６】
（ｄ）クロックＢが早いとき
図３（ｄ）に示すように、クロックＡの立上り、つまり、ＣＫＡ２の立上りに対してクロックＢの立上りが常に早い場合には、ＤＦＦ５とＤＦＦ６の波形は規則的に変化する波形となり、これらの信号を第１ＸＯＲ回路１５でＸＯＲをとったものはクロックＢの反転信号と同一の波形となる。この第１ＸＯＲ回路１５の出力をＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成されるが、クロックＡの立上りよりもクロックＢの立上りの方が常に早いため、このＰＨＣＵＤ信号は２周期目以降が常にハイレベルとなっている。また、ＰＨＣＥＮ信号も同様に、クロックＢの２周期目以降がハイレベルとなり、この間のＰＨＣＵＤ信号のアップダウンをカウントすると、アップが６でダウンが０となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は＋６だけアップカウントされることになる。ここで、デコーダ２３のフィルタ係数の設定値が例えば＋６になっていたとすると、カウント値が＋６に達した時点で後段の第２アップ／ダウンカウンタ２４にイネーブル信号を出力するとともに、第２アップ／ダウンカウンタ２４を１カウント分だけアップカウントさせる。このカウントの結果がＰＨＡＳＥ信号としてＰＬＬ回路１１の位相設定端子に入力されることによって、ＰＬＬ回路１１は、クロックＡとクロックＢの位相差を打ち消す方向にクロックＢの位相を変化させる。
【００２７】
このように、本発明のクロック乗換回路は、位相比較回路１３において、クロックＡの立上りに対してクロックＢの立上りの方が早い場合はハイレベルとなり遅い場合はローレベルというように位相のずれが反映されたＰＨＣＵＤ信号と、ＰＨＣＵＤ信号をイネーブルするためのＰＨＣＥＮ信号を生成し、これらのＰＨＣＵＤ信号とＰＨＣＥＮ信号を用いて位相調整を行うためのＰＨＡＳＥ信号を生成して、このＰＨＡＳＥ信号が入力されるＰＬＬ回路１１において位相を調整するようにしている。よって、常にクロックＡとクロックＢの位相関係がフィードバックされることにより、位相差が打ち消されるように変化して行き、最終的にクロックＡの立上りをクロックＢの立上りが前後するような形で位相差は小さく維持される。
【００２８】
前記実施例では、クロックＡとクロックＢの周波数の比が１：１の場合を例として本発明のクロック乗換回路について説明してきたが、本発明はこれに限られるものではなく、周波数比が他の場合であっても対応できるものである。ここで、クロックＡとクロックＢの周波数の比が１：４である場合の位相比較回路１３の動作について、図４を用いて説明する。
【００２９】
［クロックＡ：クロックＢ＝１：４の場合］
（ａ）クロックＡ立上りとクロックＢ立上りが略揃っているとき
図４（ａ）は、クロックＡ：クロックＢ＝１：４の場合におけるクロックＡ立上りとクロックＢ立上りが略揃っているときの位相比較回路１３での各部の波形を示したもので、前記実施例の場合と同様に、ＦＦ４においてクロックＡを２分周して生成されたＣＫＡ２信号は、それぞれＦＦ５とＦＦ６に入力されて、ＦＦ５ではクロックＢの立上りでラッチされ、ＦＦ６ではクロックＢの立下りでラッチされる。クロックＡの立上りとクロックＢの立上りが略揃っている場合は、正確にはＣＫＡ２の立上りに対してクロックＢの立上りが早かったり遅かったりしている状態である。このため、ＣＫＡ２は規則的にハイレベルとローレベルを繰り返している波形であるのに対して、ＦＦ５の波形ＤＦＦ５はハイレベルとローレベルが不規則に現れている。ＦＦ６の波形ＤＦＦ６は、クロックＢの立下りでラッチするのでＦＦ５と半周期ずれてラッチされた結果、規則的にハイレベルとローレベルを繰り返す波形となっている。このＦＦ５とＦＦ６の出力のＸＯＲをとったものをＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成される。また、ＦＦ７ではＦＦ６の出力をクロックＢでラッチして、このＦＦ７とＦＦ６のＸＯＲをとって出力したものをクロックＢでラッチすると、ＰＨＣＥＮ信号が生成される。ＰＨＣＥＮ信号は、クロックＢの４周期に１回の間隔でハイレベルになる信号で、このハイレベルのときのＰＨＣＵＤ信号のアップダウンをカウントすると、アップが２でダウンが１となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は＋１だけアップカウントされることになる。
【００３０】
（ｂ）クロックＢが遅いとき
図４（ｂ）に示すように、クロックＡの立上りに対してクロックＢの立上りが常に遅い場合には、ＤＦＦ５とＤＦＦ６の波形は規則的に変化する波形となり、これらの信号を第１ＸＯＲ回路１５においてＸＯＲをとる。この第１ＸＯＲ回路１５の出力をＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成されるが、クロックＡの立上りよりもクロックＢの立上りの方が常に遅いため、このＰＨＣＵＤ信号は常にローレベルとなっている。また、クロックＡの立上りに対してクロックＢの立上りが常に遅い場合には、ＰＨＣＥＮ信号はクロックＢの４周期に１回の間隔でハイレベルとなる信号であり、このときのＰＨＣＵＤ信号のアップダウンをカウントすると、アップが０でダウンが２となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は−２だけダウンカウントされることになる。
【００３１】
（ｃ）クロックＡ立上りとクロックＢ立下りが略揃っているとき
図４（ｃ）に示すように、クロックＡの立上りとクロックＢの立下りが略揃っている場合には、ＦＦ５の波形ＤＦＦ５は、規則的にハイレベルとローレベルを繰り返す波形となっているのに対して、ＦＦ６の波形ＤＦＦ６は、ハイレベルとローレベルが不規則に現れている。これらの信号を第１ＸＯＲ回路１５でＸＯＲをとったものをＦＦ８においてクロックＢでラッチすると、ＰＨＣＵＤ信号が生成される。このＰＨＣＵＤ信号は、クロックＡの立上りよりもクロックＢの立下りの方が早かった場所ではローレベルとなり遅かった場所ではハイレベルとなる信号である。これは図４の（ａ）や（ｂ）の場合とハイレベルとローレベルの対応関係が逆であるが、立下りが遅い＝立上りが早い、という関係にあると言えるので問題はない。また、クロックＡの立上りとクロックＢの立下りが略揃っている場合には、図４（ｃ）に示すように、ＰＨＣＥＮ信号はハイレベルとローレベルの周期が不規則になっている。このときのＰＨＣＵＤ信号のアップダウンをカウントすると、アップが１でダウンが２となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は−１だけダウンカウントされることになる。
【００３２】
この図４（ｃ）に示すような、クロックＡの立上りとクロックＢの立下りが略揃っている場合には、クロックＡとクロックＢの立ち上がり同士が揃うように早期に位相調整を行うために、図３（ｃ）の場合と同様に、図５に示す安定化フィルタ回路１４のＰＨＣＥＮ周期検出部２５において、ＰＨＣＥＮ信号の周期の乱れを検出する。第３ＸＯＲ回路１８において、ＰＨＣＥＮ信号とこのＰＨＣＥＮ信号にｄｅｌａｙ回路１７を介して一定周期分遅延させた信号とのＸＯＲをとって出力し、この出力はカウンタ１９のＥＮ端子に入力される。この第３ＸＯＲ回路１８では、遅延させた信号とのＸＯＲを演算することによって、遅延前と遅延後のＰＨＣＥＮ信号の変化を検出することができ、変化している場合のみ“１”を出力する。ここで、ｄｅｌａｙ回路１７における遅延量は、ＰＬＬ回路１１での逓倍比によって異なり、図４の場合は逓倍比が４であるので遅延量は４となる。カウンタ１９では、この第３ＸＯＲ回路１８で検出したＰＨＣＥＮ信号の変化をカウントし、このカウント値が一定回数以上になった場合に、第１アップ／ダウンカウンタ２２に入力されるＰＨＣＵＤ信号とＰＨＣＥＮ信号を強制的に“１”にして出力するようになっている。このような構成とすることによって、ＰＨＣＵＤ信号及びＰＨＣＥＮ信号が共に、ハイレベルとローレベルが不規則に現れる状態であっても、ＰＨＡＳＥ信号を＋１してクロックＡの立上りとクロックＢの立下りが略揃っている状態から早期に抜け出すことができる。
【００３３】
（ｄ）クロックＢが早いとき
図４（ｄ）に示すように、クロックＡの立上りに対してクロックＢの立上りが常に早い場合には、ＤＦＦ５とＤＦＦ６の波形は規則的に変化する波形となり、これらの信号を第１ＸＯＲ回路１５でＸＯＲをとって出力する。この第１ＸＯＲ回路１５の出力をＦＦ８においてクロックＢでラッチすると、クロックＢの４周期に１回の間隔でハイレベルとなるＰＨＣＵＤ信号が生成される。また、同じタイミングでＰＨＣＥＮ信号もクロックＢの４周期に１回の間隔でハイレベルとなり、この間のＰＨＣＵＤ信号のアップダウンをカウントすると、アップが２でダウンが０となり、図示されている期間を経過した時点で、安定化フィルタ回路１４の第１アップ／ダウンカウンタ２２は＋２だけアップカウントされることになる。
【００３４】
上記実施例ではＰＬＬ回路１１の逓倍比が１の場合と４の場合を用いて説明を行ったが、クロックＡとクロックＢの周波数の比が整数倍であれば、本発明のクロック乗換回路における位相比較回路１３を用いることによって２つの信号の位相関係が反映されたＰＨＣＵＤ信号とＰＨＣＥＮ信号を生成することができる。このように、ＰＨＣＵＤ信号とＰＨＣＥＮ信号にクロックＡに対するクロックＢの位相が早い又は遅いという情報が正確に反映されるため、安定化フィルタ回路１４ではこのＰＨＣＵＤ信号とＰＨＣＥＮ信号からＰＨＡＳＥ信号を生成してＰＬＬ回路１１に出力するだけで、ＰＬＬ回路１１でクロックＡとクロックＢの位相差を小さく維持することができる。
【００３５】
【発明の効果】
請求項１記載の発明によれば、入力クロック（以下、クロックＡ）に対して整数倍の周波数を持った処理用クロック（以下、クロックＢ）を生成し、このクロックＡとクロックＢの位相を揃える機能を持ったＰＬＬ回路と、入力データを前記クロックＡの立上りでラッチするＤ型フリップフロップ（以下、ＦＦ）１と、ＦＦ１の出力を前記クロックＢの立下りでラッチするＦＦ２とを具備してなるクロック乗換回路において、入力されたクロックＡとクロックＢの立上りを比較してクロックＡの立上りに対してクロックＢの立上りが早い場合はハイレベルとなり遅い場合はローレベルとなるＰＨＣＵＤ信号と、このＰＨＣＵＤ信号のイネーブル信号としてのＰＨＣＥＮ信号とを生成して出力する位相比較回路と、前記ＰＨＣＥＮ信号がハイレベルのときにＰＨＣＵＤ信号のアップダウンをカウントして、そのカウント値がプラス又はマイナスの一定値に達したときにＰＨＡＳＥ信号を＋１又は−１してＰＬＬ回路に出力する安定化フィルタ回路とを設け、前記ＰＬＬ回路では、入力されたＰＨＡＳＥ信号に基づいてクロックＡとクロックＢの位相差が小さくなるように位相調整を行うようにしたので、ＲＡＭ等のメモリを使用することなく、クロックＢがクロックＡの１倍、２倍、４倍等のどのような周波数条件であっても、ＰＨＣＵＤ信号とＰＨＣＥＮ信号とから生成されるＰＨＡＳＥ信号を用いて、ＰＬＬ回路においてクロックＡとクロックＢの位相関係を自動的に最適化することができる。
【００３６】
請求項２記載の発明によれば、位相比較回路は、クロックＡを２分周してＣＫＡ２信号を生成するＦＦ４と、ＣＫＡ２信号をクロックＢの立上りでラッチするＦＦ５と、ＣＫＡ２信号をクロックＢの立下りでラッチするＦＦ６と、ＦＦ６の出力をクロックＢの立上りでラッチするＦＦ７と、ＦＦ５とＦＦ６の出力の排他的論理和を演算する第１ＸＯＲ回路と、ＦＦ６とＦＦ７の出力の排他的論理和を演算する第２ＸＯＲ回路と、第１ＸＯＲ回路の出力をクロックＢの立上りでラッチするＦＦ８と、第２ＸＯＲ回路の出力をクロックＢの立上りでラッチするＦＦ９とからなり、ＦＦ８の出力をＰＨＣＵＤ信号とし、ＦＦ９の出力をＰＨＣＥＮ信号として出力するようにしたので、クロックＡの立上りに対してクロックＢの立上りが早い場合はハイレベルとなり遅い場合はローレベルとなるＰＨＣＵＤ信号と、このＰＨＣＵＤ信号のイネーブル信号としてのＰＨＣＥＮ信号とを生成することができる。
【００３７】
請求項３記載の発明によれば、安定化フィルタ回路は、ＰＨＣＵＤ信号とＰＨＣＥＮ信号とが入力され、ＰＨＣＥＮ信号がハイレベルかつＰＨＣＵＤ信号がハイレベルのときアップカウントし、ＰＨＣＥＮ信号がハイレベルかつＰＨＣＵＤ信号がローレベルのときダウンカウントする第１アップ／ダウンカウンタと、第１アップ／ダウンカウンタのカウント値が予め設定されているフィルタ係数の値に達した場合に後段の第２アップ／ダウンカウンタに第１アップ／ダウンカウンタでのカウントの符号とイネーブル信号を出力するデコーダと、デコーダからのカウントの符号とイネーブル信号が入力されると、その符号が正の場合はアップカウント、負の場合はダウンカウントし、そのカウント値をＰＨＡＳＥ信号としてＰＬＬ回路に出力する第２アップ／ダウンカウンタと、ＰＨＣＥＮ信号の周期の乱れを検出したときにＰＨＣＵＤ信号とＰＨＣＥＮ信号を強制的にハイレベルにするＰＨＣＥＮ周期検出部とからなるようにしたので、ＰＬＬ回路において位相を最適化する際に用いるＰＨＡＳＥ信号をＰＨＣＵＤ信号とＰＨＣＥＮ信号とから生成することができる。
【００３８】
請求項４記載の発明によれば、ＰＨＣＥＮ周期検出部は、ＰＨＣＥＮ信号を一定周期遅延させるｄｅｌａｙ回路と、ＰＨＣＥＮ信号とｄｅｌａｙ回路との排他的論理和を演算する第３ＸＯＲ回路と、第３ＸＯＲ回路１８からの入力がハイレベルのときにカウントし、このカウント値が一定回数以上になった場合に第１アップ／ダウンカウンタ２２に入力されるＰＨＣＵＤ信号とＰＨＣＥＮ信号を強制的に“１”にして出力するカウンタとからなるようにしたので、クロックＡの立上りとクロックＢの立下りが略揃っている状態から早期に抜け出すことができる。
【図面の簡単な説明】
【図１】本発明によるクロック乗換回路の構成を示したブロック図である。
【図２】図１における位相比較回路の構成を示したブロック図である。
【図３】クロックＡとクロックＢの周波数の比が１：１である場合において、位相比較回路でＰＨＣＵＤ信号とＰＨＣＥＮ信号を生成するまでの各部の信号を示した波形図である。
【図４】クロックＡとクロックＢの周波数の比が１：４である場合において、位相比較回路でＰＨＣＵＤ信号とＰＨＣＥＮ信号を生成するまでの各部の信号を示した波形図である。
【図５】図１における安定化フィルタ回路の構成を示したブロック図である。
【図６】従来のクロック乗換回路の構成を示したブロック図である。
【符号の説明】
１１…ＰＬＬ回路、１２…クロックバッファ、１３…位相比較回路、１４…安定化フィルタ回路、１５…第１ＸＯＲ回路、１６…第２ＸＯＲ回路、１７…ｄｅｌａｙ回路、１８…第３ＸＯＲ回路、１９…カウンタ、２０…第１ＯＲ回路、２１…第２ＯＲ回路、２２…第１アップ／ダウンカウンタ、２３…デコーダ、２４…第２アップ／ダウンカウンタ、２５…ＰＨＣＥＮ周期検出部。
Claims (4)
- 入力クロック（以下、クロックＡ）に対して整数倍の周波数を持った処理用クロック（以下、クロックＢ）を生成し、このクロックＡとクロックＢの位相を揃える機能を持ったＰＬＬ回路と、入力データを前記クロックＡの立上りでラッチするＤ型フリップフロップ（以下、ＦＦ）１と、ＦＦ１の出力を前記クロックＢの立下りでラッチするＦＦ２とを具備してなるクロック乗換回路において、入力されたクロックＡとクロックＢの立上りを比較してクロックＡの立上りに対してクロックＢの立上りが早い場合はハイレベルとなり遅い場合はローレベルとなるＰＨＣＵＤ信号と、このＰＨＣＵＤ信号のイネーブル信号としてのＰＨＣＥＮ信号とを生成して出力する位相比較回路と、前記ＰＨＣＥＮ信号がハイレベルのときにＰＨＣＵＤ信号のアップダウンをカウントして、そのカウント値がプラス又はマイナスの一定値に達したときにＰＨＡＳＥ信号を＋１又は−１してＰＬＬ回路に出力する安定化フィルタ回路とを設け、前記ＰＬＬ回路では、入力されたＰＨＡＳＥ信号に基づいてクロックＡとクロックＢの位相差が小さくなるように位相調整を行うようにしたことを特徴とするクロック乗換回路。
- 位相比較回路は、クロックＡを２分周してＣＫＡ２信号を生成するＦＦ４と、ＣＫＡ２信号をクロックＢの立上りでラッチするＦＦ５と、ＣＫＡ２信号をクロックＢの立下りでラッチするＦＦ６と、ＦＦ６の出力をクロックＢの立上りでラッチするＦＦ７と、ＦＦ５とＦＦ６の出力の排他的論理和を演算する第１ＸＯＲ回路と、ＦＦ６とＦＦ７の出力の排他的論理和を演算する第２ＸＯＲ回路と、第１ＸＯＲ回路の出力をクロックＢの立上りでラッチするＦＦ８と、第２ＸＯＲ回路の出力をクロックＢの立上りでラッチするＦＦ９とからなり、ＦＦ８の出力をＰＨＣＵＤ信号とし、ＦＦ９の出力をＰＨＣＥＮ信号として出力することを特徴とする請求項１記載のクロック乗換回路。
- 安定化フィルタ回路は、ＰＨＣＵＤ信号とＰＨＣＥＮ信号とが入力され、ＰＨＣＥＮ信号がハイレベルかつＰＨＣＵＤ信号がハイレベルのときアップカウントし、ＰＨＣＥＮ信号がハイレベルかつＰＨＣＵＤ信号がローレベルのときダウンカウントする第１アップ／ダウンカウンタと、第１アップ／ダウンカウンタのカウント値が予め設定されているフィルタ係数の値に達した場合に後段の第２アップ／ダウンカウンタに第１アップ／ダウンカウンタでのカウントの符号とイネーブル信号を出力するデコーダと、デコーダからのカウントの符号とイネーブル信号が入力されると、その符号が正の場合はアップカウント、負の場合はダウンカウントし、そのカウント値をＰＨＡＳＥ信号としてＰＬＬ回路に出力する第２アップ／ダウンカウンタと、ＰＨＣＥＮ信号の周期の乱れを検出したときにＰＨＣＵＤ信号とＰＨＣＥＮ信号を強制的にハイレベルにするＰＨＣＥＮ周期検出部とからなることを特徴とする請求項１記載のクロック乗換回路。
- ＰＨＣＥＮ周期検出部は、ＰＨＣＥＮ信号を一定周期遅延させるｄｅｌａｙ回路と、ＰＨＣＥＮ信号とｄｅｌａｙ回路との排他的論理和を演算する第３ＸＯＲ回路と、第３ＸＯＲ回路１８からの入力がハイレベルのときにカウントし、このカウント値が一定回数以上になった場合に第１アップ／ダウンカウンタ２２に入力されるＰＨＣＵＤ信号とＰＨＣＥＮ信号を強制的に“１”にして出力するカウンタとからなることを特徴とする請求項３記載のクロック乗換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003090699A JP4181908B2 (ja) | 2003-03-28 | 2003-03-28 | クロック乗換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003090699A JP4181908B2 (ja) | 2003-03-28 | 2003-03-28 | クロック乗換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004297703A true JP2004297703A (ja) | 2004-10-21 |
| JP4181908B2 JP4181908B2 (ja) | 2008-11-19 |
Family
ID=33404252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003090699A Expired - Fee Related JP4181908B2 (ja) | 2003-03-28 | 2003-03-28 | クロック乗換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4181908B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010010603A1 (ja) * | 2008-07-25 | 2010-01-28 | 株式会社アドバンテスト | クロック乗せ換え回路およびそれを用いた試験装置 |
| KR100968225B1 (ko) | 2008-03-28 | 2010-07-06 | 주식회사 한영넉스 | 디 플립플롭을 이용한 카운터용 필터 |
| JP2020161983A (ja) * | 2019-03-26 | 2020-10-01 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
2003
- 2003-03-28 JP JP2003090699A patent/JP4181908B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100968225B1 (ko) | 2008-03-28 | 2010-07-06 | 주식회사 한영넉스 | 디 플립플롭을 이용한 카운터용 필터 |
| WO2010010603A1 (ja) * | 2008-07-25 | 2010-01-28 | 株式会社アドバンテスト | クロック乗せ換え回路およびそれを用いた試験装置 |
| JP4995325B2 (ja) * | 2008-07-25 | 2012-08-08 | 株式会社アドバンテスト | クロック乗せ換え回路およびそれを用いた試験装置 |
| US8451034B2 (en) | 2008-07-25 | 2013-05-28 | Advantest Corporation | Clock hand-off circuit |
| JP2020161983A (ja) * | 2019-03-26 | 2020-10-01 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| JP7393079B2 (ja) | 2019-03-26 | 2023-12-06 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4181908B2 (ja) | 2008-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI448081B (zh) | All-digital clock correction circuit and method thereof | |
| JP7277266B2 (ja) | Ｐｗｍ出力回路及びそれを有する画像形成装置 | |
| JP2010193493A (ja) | 遅延ロックループのための初期化回路 | |
| US6404363B1 (en) | Circuit for recovering digital clock signal and method thereof | |
| JP2006504303A (ja) | 所定のクロック信号特性を有するクロック信号を生成するための方法および装置 | |
| JP3639000B2 (ja) | 位相合わせ装置及び遅延制御回路 | |
| WO2006044123A1 (en) | Reducing metastable-induced errors from a frequency detector that is used in a phase-locked loop | |
| EP2153523A1 (en) | Frequency synchronization | |
| JP2004297703A (ja) | クロック乗換回路 | |
| JP4164357B2 (ja) | 周波数比較器 | |
| US7236556B2 (en) | Synchronising circuit | |
| US6573698B2 (en) | Clock synchronizing method and circuit varying a phase of a synchronous clock in one direction or the other according to a phase difference of the synchronous clock from a reference clock | |
| JP3357208B2 (ja) | 同期信号発生装置 | |
| JPS61127243A (ja) | ビツト位相同期回路 | |
| US7911909B2 (en) | Jitter counter and optical disc apparatus using same | |
| JPH08221150A (ja) | クロック異常検出装置 | |
| JP3154302B2 (ja) | 位相差検出回路 | |
| JP2008090774A (ja) | スペクトラム拡散クロック発生装置 | |
| US6519218B2 (en) | Receiving apparatus and method of same, recording apparatus and method of same, and data recording system | |
| US7242734B2 (en) | Frame boundary discriminator | |
| JPH06152567A (ja) | デジタルデータ処理装置 | |
| JP3060970B2 (ja) | パルス幅変調回路 | |
| JP2000138588A (ja) | パルス幅信号変換回路 | |
| JP3116600B2 (ja) | タイミングジェネレータ | |
| JP2936800B2 (ja) | 信号発生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060327 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080515 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080605 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080620 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080826 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080901 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |