JP2602339Y2 - 半導体試験装置用遅延量測定回路 - Google Patents

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】本考案は半導体試験装置に於い
て、被測定デバイスの端子でのタイミングの校正を行う
際の遅延量測定回路に関する。

【０００２】

【従来の技術】従来、半導体試験装置に於いては多数ピ
ンの被測定デバイスを測定する必要から、多数ピンのド
ライバピンが使用されている。正確な試験を行うために
は、これら各信号のタイミング精度が要求され、又、被
測定デバイス端子に於けるタイミングの一致が要求され
る。このため数百ピンについて、タイミングの校正が必
要である。

【０００３】通常、被測定デバイスの端子でのタイミン
グ校正方法の一つとして、ＴＤＲ法（Time Domain Refl
ection）が用いられる。すなわち、ドライバピンから、
パルス信号を被測定デバイスに向けて送出する。このと
き、被測定デバイス端子はオープンに設定しておくもの
とする。すると、このパルス波は電流ゼロで反射を生じ
る。電圧レベルはこの反射波が重畳して２倍の電圧とな
って、ドライバ点へ戻ってくる。この反射波は、反射の
往復時間（被測定デバイスまでの距離の２倍）に相当し
ており、従って、反射波の時間を測定することにより、
被測定デバイス端までの正確な長さを測定でき、又校正
が可能となる。

【０００４】従来のＴＤＲ法によるドライバ端から被測
定デバイス端までの遅延量測定回路のブロック図を図３
に示す。

【０００５】先ず、入力端子ＩＮから基準周波数を印加
する。ドライバ５１でパルス波を発生するが、このパル
ス幅は、ＲＳフリップフロップ４１でパルス形成を行
う。セット端のタイミングは、遅延素子３１の遅延量で
定まり、リセット端のタイミングは、遅延素子３２の遅
延量で定まる。なお、カウンタディレイ１１、１２、１
３、１４はスルーに設定しておく。また、ゲート信号Ｇ
１、Ｇ２は論理”１”に設定しておく。

【０００６】次に、ドライバ５１から送出されたパルス
波は、ケーブル６１を通過し、被測定デバイス２のピン
端子に達する。ここで、被測定デバイスのピン端子は、
オープン状態に設定しておく。すると、パルス波は、反
射を行い、このため、パルスの電圧値は２倍となって、
はね返る。なお、ドライバ５１はイネーブル状態（フリ
ップフロップ４２の出力はハイレベル）に設定してお
く。

【０００７】次に、この反射波の重畳したパルス波をコ
ンパレータ７２で捉える。このコンパレータ７２では、
比較電圧ＬＲＥＦを任意に設定することができる。ま
た、このコンパレータ出力は、任意のピンを選択するマ
ルチプレクサ７を通り、微分切換回路６で極性を定め、
ループイネーブル信号でゲート４されて、次回の基準周
波数信号とすることができる。これにより、ループ発振
を形成することができる。

【０００８】図４に従来の遅延量測定回路のタイミング
チャートを示す。先ず、基準周波数がＩＮに印加され
る。遅延素子３１では、遅延量の最小値を設定し、その
出力を取り出す。また、遅延素子３２では、遅延量の最
大値を設定し、その出力を取り出す。そして、フリップ
フロップ４１では、この両タイミング差に応じた幅のパ
ルスが形成される（パルス幅はＤ３２）。上記の遅延素
子の遅延量設定の理由は、ＴＤＲ法による印加パルス幅
は、反射点までの往復時間以上を必要とすることから、
ドライバの印加パルス幅を可能な限り最大幅に設定する
ためである。

【０００９】次に、ドライバ５１から、被測定デバイス
２までの距離に相当する時間をＴＤとすると、パルス出
力の後、２倍のＴＤ後に反射波が重畳した、図示の波形
がドライバ５１出力で観測される。

【００１０】次に、コンパレータ７２の比較レベルをＬ
ＲＥＦ１としたときの波形を図４（ａ）として示す。こ
の場合、コンパレータ７２の出力では、パルス幅（Ｄ３
２＋２ＴＤ）として出力する。微分回路５では、このパ
ルスの前縁を一定幅で取り出す。この微分回路５の出力
は、オア回路３により論理和され、再びＩＮ信号とし
て、印加信号となる。この印加信号のループは、ループ
発振を形成しており、発振周波数は、図示のＲＡＴＥ１
となる。

【００１１】次に、図４（ｂ）に、コンパレータ７２の
比較レベルをＬＲＥＦ２とした場合を示す。比較レベル
ＬＲＥＦ２は、ドライバ５１の出力レベルよりも高く設
定しておき、反射波を捉えるものである。この場合、コ
ンパレータ７２の出力パルス幅は、図示のように、（Ｄ
３２−２ＴＤ）となる。

【００１２】また、微分回路５では、このパルスの前縁
を一定幅で取り出す。この微分回路５の出力は、オア回
路３により論理和され、再びＩＮ信号として、印加信号
となる。この印加信号のループは、ループ発振を形成し
ており、発振周波数は、図示のＲＡＴＥ２となる。

【００１３】ここで、ＲＡＴＥ１とＲＡＴＥ２との関係
は、図示のように、 ＴＤ＝（ＲＡＴＥ２−ＲＡＴＥ１）／２ である。すなわち、ループ発振周波数を測定し、ＲＡＴ
Ｅ１及びＲＡＴＥ２を知ることにより、目的のドライバ
端と被測定デバイス端との距離時間ＴＤを求めることが
できる。

【００１４】

【考案が解決しようとする課題】従来の半導体試験装置
用遅延量測定回路は次のような欠点をもっていた。

【００１５】近年、被測定デバイスの発展に伴って、信
号が高速化しており、このため、基準周波数が高速化し
てきている。通常、上記例遅延素子３１、３２の遅延量
は、カウンタディレイの分解能を補うために設けられて
いるものである。従って、例えば基準周波数が２５０Ｍ
Ｈｚの場合には、その遅延素子のカバー範囲は、４ｎＳ
程度の遅延量である。しかし、ＴＤＲ法に於いては、反
射点までの往復時間以上のパルス幅をドライバより送出
しないと測定できない。従って、被測定デバイスの高速
化に対応した半導体試験装置では、従来の遅延量測定回
路がそのままでは使用できなくなる。

【００１６】本考案は、上述したような従来の技術が有
する問題点に鑑みてなされるものであって、半導体試験
装置の遅延量測定回路に於いて、基準周波数が高くなっ
た場合でも、ＴＤＲ法による遅延量の測定及び校正の可
能な、半導体試験装置用遅延量測定回路を提供するもの
である。

【００１７】

【課題を解決するための手段】この考案によれば、半導
体試験装置用遅延量測定回路であって、当該回路に於け
る反射波生成のためのパルスにおけるパルス後端部のタ
イミングを得る回路は、パルス後端部のタイミングを得
る第１遅延素子３２と、パルスドライバをエネーブルに
設定する経路のパルス後端部のタイミングを得る第２遅
延素子３４と、上記第１遅延素子と上記第２遅延素子を
多段接続するゲート手段（１０２、１０４、２４）と、
外部制御信号により、上記第１遅延素子出力と、上記ゲ
ート手段出力とを選択出力する選択手段（２２、１１
０、１０７）と、を具備する。このように多段遅延素子
の遅延量のパルス幅を生成して、半導体試験装置用遅延
量測定回路を構成する。

【００１８】

【作用】本考案では、従来の遅延量測定に用いるドライ
バのパルス幅の生成が、１遅延素子分の遅延量が最大で
あったものが、本考案によれば、多段遅延素子分の遅延
量まで拡大できた。従って、ＴＤＲ法に適用するパルス
幅を十分に確保することができる。

【００１９】

【実施例】本考案の実施例について図面を参照して説明
する。図１は本考案の１実施例を示すブロック図であ
る。

【００２０】図１に於いて示すように、カウンタディレ
イ１１に接続された遅延素子３１の後端にアンドゲート
１０１を設ける。アンドゲート１０１の他の端子には、
制御ゲート信号Ｇ１０５を供給する。当該アンドゲート
１０１の出力には、オアゲート１０３を設けて接続す
る。オアゲート１０３の他の端子には、カウンタディレ
イ１３の出力を接続する。当該オアゲート１０３の出力
は、遅延素子３３に接続する。そして、当該遅延素子３
３の出力は、アンドゲート２３に接続する。また、アン
ドゲート２３の他の端子には、制御ゲート信号Ｇ１０３
を供給する。

【００２１】次に、当該アンドゲート２３の出力は、ア
ンドゲート１０５を設けて接続する。アンドゲート１０
５の他の端子には、制御ゲート信号Ｇ１０７を供給す
る。当該アンドゲート１０５の出力は、オアゲート１０
９を設けて接続する。オアゲート１０９の他の端子に
は、アンドゲート２１の出力を接続する。なお、アンド
ゲート２１の１入力端子には、遅延素子３１の出力を接
続し、アンドゲート２１の他の入力端子には、制御ゲー
ト信号Ｇ１０１を供給する。当該オアゲート１０９の出
力は、ＳＲフリップフロップ４１のセット端子に接続す
る。

【００２２】次に、カウンタディレイ１２に接続された
遅延素子３２の後端にアンドゲート１０２を設ける。ア
ンドゲート１０２の他の端子には、制御ゲート信号Ｇ１
０６を供給する。当該アンドゲート１０２の出力には、
オアゲート１０４を設けて接続する。オアゲート１０４
の他の端子には、カウンタディレイ１４の出力を接続す
る。当該オアゲート１０４の出力は、遅延素子３４に接
続する。そして、当該遅延素子３４の出力は、アンドゲ
ート２４に接続する。また、アンドゲート２４の他の端
子には、制御ゲート信号Ｇ１０４を供給する。

【００２３】次に、当該アンドゲート２４の出力は、ア
ンドゲート１０７を設けて接続する。アンドゲート１０
７の他の端子には、制御ゲート信号Ｇ１０７を供給す
る。当該アンドゲート１０７の出力は、オアゲート１１
０を設けて接続する。オアゲート１１０の他の端子に
は、アンドゲート２２の出力を接続する。なお、アンド
ゲート２２の１入力端子には、遅延素子３２の出力を接
続し、アンドゲート２２の他の入力端子には、制御ゲー
ト信号Ｇ１０２を供給する。当該オアゲート１１０の出
力は、ＳＲフリップフロップ４１のリセット端子に接続
する。

【００２４】次に、ドライバ５１のイネーブル信号に関
しては、次のように構成する。先ず、オアゲート１０６
を設け、当該アンドゲート２３の出力を接続する。オア
ゲート１０６の他の端子には、制御ゲート信号Ｇ１０７
を接続する。当該オアゲート１０６の出力は、ＳＲフリ
ップフロップ４２のセット端子に接続する。

【００２５】次に、アンドゲート１０８を設ける。アン
ドゲート１０８の１入力端子には、当該アンドゲート２
４の出力を接続する。アンドゲート１０８の他の入力端
子には、制御ゲート信号Ｇ１０７を反転したものを供給
する。当該アンドゲート１０８の出力は、ＳＲフリップ
フロップ４２のリセット端子に接続する。以上のように
構成する。

【００２６】図２を用いて、動作例を説明する。ＳＲフ
リップフロップ４１では、ドライバ５１から印加するパ
ルス信号のパルス幅が定まる。先ず、ＳＲフリップフロ
ップ４１のセット端子に対しては、遅延素子３１、アン
ドゲート２１、オアゲート１０９の経路で信号が供給さ
れる。ここで、遅延素子３１の遅延量は最小の遅延量を
設定しておく。すなわち、最短の遅延量（０）でセット
がなされる。

【００２７】次に、ＳＲフリップフロップ４１のリセッ
ト端子に対しては、遅延素子３２、アンドゲート１０
２、オアゲート１０４、遅延素子３４、アンドゲート２
４、アンドゲート１０７、オアゲート１１０の経路で信
号が供給される。ここで、遅延素子３２及び遅延素子３
４の遅延量は各々最大の遅延量を設定しておく。すなわ
ち、合計で、（Ｄ３２＋Ｄ３４＝２×Ｄ３２）の遅延量
でリセットがなされる。なお、ＳＲフリップフロップ４
２については、オアゲート１０６で制御ゲート信号Ｇ１
０７が通過し、セットされる。このため、ドライバ５１
はイネーブル状態となっている。

【００２８】以上のように、従来の遅延量測定に用いる
ドライバのパルス幅の生成が、１遅延素子分の遅延量が
最大であったものが、本考案によれば、２遅延素子分の
遅延量まで拡大できた。従って、ＴＤＲ法に適用するパ
ルス幅を十分に確保することができる。なお、本実施例
では、遅延素子は２倍としたが、一般に多段として実現
できる。

【００２９】

【考案の効果】以上説明したように本考案は構成されて
いるので、次に記載する効果を奏する。

【００３０】半導体試験装置の遅延量測定回路に於い
て、従来の遅延量測定に用いるドライバのパルス幅の生
成が、１遅延素子分の遅延量が最大であったものが、本
考案によれば、多段の遅延素子分の遅延量まで拡大で
き、従って、パルス幅を十分に確保することにより、基
準周波数が高くなった場合でも、ＴＤＲ法による遅延量
の測定及び校正の可能な、半導体試験装置用遅延量測定
回路を提供できた。

【図面の簡単な説明】

【図１】本考案の構成を示すブロック図である。

【図２】本考案の動作を示すブロック図である。

【図３】従来の構成を示すブロック図である。

【図４】従来の動作を示すタイムチャートである。

【符号の説明】

２ 被測定デバイス ５ 微分回路 ７ マルチプレクサ １１、１２、１３、１４ カウンタディレイ ３１、３２、３３、３４ 遅延素子 ４１、４２ ＳＲフリップフロップ ５１ ドライバ ６１ ケーブル ７１、７２ コンパレータ ８１ 論理比較器

Claims (1)

(57)【実用新案登録請求の範囲】
1. 【請求項１】 半導体試験装置用遅延量測定回路であっ
   て、当該回路に於ける反射波生成のためのパルスにおけ
   るパルス後端部のタイミングを得る回路は、 パルス後端部のタイミングを得る第１遅延素子と、パルスドライバをエネーブルに設定する 経路のパルス後
   端部のタイミングを得る第２遅延素子と、 上記第１遅延素子と上記第２ 遅延素子を多段接続するゲ
   ート手段と、外部制御信号により、上記第１遅延素子出力と、上記ゲ
   ート手段出力とを 選択出力する選択手段と、 を具備することを特徴とする、半導体試験装置用遅延量
   測定回路。