JPH06148276A - 半導体試験装置及び試験方法 - Google Patents
半導体試験装置及び試験方法Info
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- JPH06148276A JPH06148276A JP4302046A JP30204692A JPH06148276A JP H06148276 A JPH06148276 A JP H06148276A JP 4302046 A JP4302046 A JP 4302046A JP 30204692 A JP30204692 A JP 30204692A JP H06148276 A JPH06148276 A JP H06148276A
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Abstract
(57)【要約】
【目的】本発明は、半導体試験装置の多重反射防止回路
を被試験素子の出力電圧で特性の最適化が行なえるよう
にすることで、短時間でかつ半導体試験装置自身による
最適化を可能とする。 【構成】多重反射防止回路７を抵抗８、ダイオード９、
定電圧源１０で構成する。多重反射防止回路７は、被試
験素子１２の出力電圧を測定し、多重反射防止回路７の
インピーダンスが低下する電圧を被試験素子１２の出力
電圧と等しくすることで特性の最適化を行う。
を被試験素子の出力電圧で特性の最適化が行なえるよう
にすることで、短時間でかつ半導体試験装置自身による
最適化を可能とする。 【構成】多重反射防止回路７を抵抗８、ダイオード９、
定電圧源１０で構成する。多重反射防止回路７は、被試
験素子１２の出力電圧を測定し、多重反射防止回路７の
インピーダンスが低下する電圧を被試験素子１２の出力
電圧と等しくすることで特性の最適化を行う。
Description
【０００１】
【産業上の利用分野】本発明は半導体試験装置に係わ
り、特にＴＴＬ，ＣＭＯＳ，ＮＭＯＳ，ＰＭＯＳ，ＢＩ
−ＣＭＯＳ等の非終端を原則としたデバイスの試験に好
適な半導体試験装置に関する。
り、特にＴＴＬ，ＣＭＯＳ，ＮＭＯＳ，ＰＭＯＳ，ＢＩ
−ＣＭＯＳ等の非終端を原則としたデバイスの試験に好
適な半導体試験装置に関する。
【０００２】
【従来の技術】従来の半導体試験装置は電子通信学会技
術研究報告第１８９巻、第３８４号、ＩＣＤ８９−１７
０（１９８９年）の第５１頁から第５８頁に記載されて
いるように、伝送線を駆動しないことを前提にして設計
された終端抵抗を用いないＴＴＬやＣＭＯＳデバイスと
ピンエレクトロニクス間の波形特性すなわち被試験素子
からの応答波形の多重反射によるリンギング波形を試験
装置に標準装置されているダイナミックロードから電流
注入して取り除き、これによりリンギング波形による誤
判定を防止していた。
術研究報告第１８９巻、第３８４号、ＩＣＤ８９−１７
０（１９８９年）の第５１頁から第５８頁に記載されて
いるように、伝送線を駆動しないことを前提にして設計
された終端抵抗を用いないＴＴＬやＣＭＯＳデバイスと
ピンエレクトロニクス間の波形特性すなわち被試験素子
からの応答波形の多重反射によるリンギング波形を試験
装置に標準装置されているダイナミックロードから電流
注入して取り除き、これによりリンギング波形による誤
判定を防止していた。
【０００３】
【発明が解決しようとする課題】かかる従来の方法にお
いては、次のような課題がある。
いては、次のような課題がある。
【０００４】すなわち、ダイナミックロードの電流値は
被試験素子の出力波形、出力抵抗、パッケージ容量、ア
ナログコンパレータの入力容量、治具・伝送線路の浮遊
容量から算出する必要があるが、これらの値は半導体試
験装置自身では測定不可能であり、時間もかかる。
被試験素子の出力波形、出力抵抗、パッケージ容量、ア
ナログコンパレータの入力容量、治具・伝送線路の浮遊
容量から算出する必要があるが、これらの値は半導体試
験装置自身では測定不可能であり、時間もかかる。
【０００５】このように従来の方法では試験コストの上
昇という課題があった。
昇という課題があった。
【０００６】本発明の目的は試験時間に影響を与えるこ
となく特性の最適化が可能な多重反射防止回路を備えた
半導体試験装置および方法を提供することにある。
となく特性の最適化が可能な多重反射防止回路を備えた
半導体試験装置および方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、半導体試験装
置の多重反射防止回路を被試験素子の出力電圧で特性の
最適化が行なえるようにすることで、短時間でかつ半導
体試験装置自身による最適化を可能としたものである。
置の多重反射防止回路を被試験素子の出力電圧で特性の
最適化が行なえるようにすることで、短時間でかつ半導
体試験装置自身による最適化を可能としたものである。
【０００８】また多重反射防止回路を抵抗とダイオード
と可変電圧源、またはダイオードと可変電圧源で構成す
ることで、多重反射防止回路のインピーダンスが低下す
る電圧と被試験素子の出力電圧を一致したときに反射波
の吸収が最大となるようにしたものである。
と可変電圧源、またはダイオードと可変電圧源で構成す
ることで、多重反射防止回路のインピーダンスが低下す
る電圧と被試験素子の出力電圧を一致したときに反射波
の吸収が最大となるようにしたものである。
【０００９】
【作用】多重反射防止回路の最適化を短時間でかつ半導
体試験装置自身により行なうことができたため、試験素
子毎に多重反射防止回路を最適化することが可能とな
り、多重反射による誤判定を防ぐことができる。
体試験装置自身により行なうことができたため、試験素
子毎に多重反射防止回路を最適化することが可能とな
り、多重反射による誤判定を防ぐことができる。
【００１０】
【実施例】図１は本発明による半導体試験装置の一実施
例を示すブロック図である。
例を示すブロック図である。
【００１１】図１において、半導体試験装置はタイミン
グ発生器１と、パターン発生器２と、波形フォーマッタ
３と、ディジタルコンパレータ４と、ドライバ６と、ア
ナログコンパレータ５と、被試験素子１２を電気的に接
続する伝送線１１と、アナログコンパレータ５の入力端
近傍に設けられる抵抗８とダイオード９と定電圧源１０
を直列に接続して構成した多重反射防止回路７から成
る。
グ発生器１と、パターン発生器２と、波形フォーマッタ
３と、ディジタルコンパレータ４と、ドライバ６と、ア
ナログコンパレータ５と、被試験素子１２を電気的に接
続する伝送線１１と、アナログコンパレータ５の入力端
近傍に設けられる抵抗８とダイオード９と定電圧源１０
を直列に接続して構成した多重反射防止回路７から成
る。
【００１２】上記構成で、タイミング発生器１で作成さ
れたタイミング信号１ａとパターン発生器２で作成され
たテストパターン２ａとは波形フォーマッタ３で合成さ
れ、その出力はドライバ６を介して試験波形６ａとなっ
て伝送線１１により被試験素子１２に与えられる。
れたタイミング信号１ａとパターン発生器２で作成され
たテストパターン２ａとは波形フォーマッタ３で合成さ
れ、その出力はドライバ６を介して試験波形６ａとなっ
て伝送線１１により被試験素子１２に与えられる。
【００１３】この試験波形６ａの応答としての被試験素
子１２からの出力信号１２ａをアナログコンパレータ５
で電圧変換して”０”，”１”のディジタル値に変換し
た後に、ディジタルコンパレータ４によりパターン発生
器２で作成した良品素子の応答である期待値２ｂとの間
でタイミング信号１ｂの示す時刻に比較試験を行なう。
子１２からの出力信号１２ａをアナログコンパレータ５
で電圧変換して”０”，”１”のディジタル値に変換し
た後に、ディジタルコンパレータ４によりパターン発生
器２で作成した良品素子の応答である期待値２ｂとの間
でタイミング信号１ｂの示す時刻に比較試験を行なう。
【００１４】このような試験を行なうＬＳＩテスタでは
論理が正しく動作するか否かを確認すると共に、規定さ
れた時間内に論理回路が応答するか否かを確認する。後
者の試験の時間精度を向上するためにアナログコンパレ
ータ５の入力端近傍に抵抗８とダイオード９と定電圧源
１０からなる多重反射防止回路７を設けている。
論理が正しく動作するか否かを確認すると共に、規定さ
れた時間内に論理回路が応答するか否かを確認する。後
者の試験の時間精度を向上するためにアナログコンパレ
ータ５の入力端近傍に抵抗８とダイオード９と定電圧源
１０からなる多重反射防止回路７を設けている。
【００１５】図２は図１の半導体試験装置の被試験素子
から受け取る応答波形図である。図２のＡは反射ダイア
グラムで横軸は電流を縦軸は電圧を示し、図２のＢは被
試験素子１２の応答波形を示す。多重反射防止回路の特
性１３はａ’点で折れ曲がり、インピーダンスが低くな
る。ａ点の電圧は定電圧源１０の出力電圧により定ま
る。抵抗８とダイオード９の内部抵抗の和が伝送線の特
性インピーダンスＺ０に等しく、ａ’点の電圧が被試験
素子のハイレベルの出力特性１４が電流０となる点ａ点
より高い場合について、多重反射防止回路の動作を次に
説明する。
から受け取る応答波形図である。図２のＡは反射ダイア
グラムで横軸は電流を縦軸は電圧を示し、図２のＢは被
試験素子１２の応答波形を示す。多重反射防止回路の特
性１３はａ’点で折れ曲がり、インピーダンスが低くな
る。ａ点の電圧は定電圧源１０の出力電圧により定ま
る。抵抗８とダイオード９の内部抵抗の和が伝送線の特
性インピーダンスＺ０に等しく、ａ’点の電圧が被試験
素子のハイレベルの出力特性１４が電流０となる点ａ点
より高い場合について、多重反射防止回路の動作を次に
説明する。
【００１６】図２のＢに示すように時刻ｔ０で被試験素
子１２の出力信号１２ａがローレベルからハイレベルに
変化すると、被試験素子端での出力波形１２ａの電位は
次のようになる。図２のＡの反射ダイアグラムにおいて
被試験素子１２のローレベルの出力特性１５上の電流が
零の点ｂから伝送線１１の特性インピーダンスＺ０の傾
きを持つ直線１６と被試験素子１２のハイレベルの出力
特性１４との交点ｃの電位まで上昇する。したがって図
２のＢの点線で示すように被試験素子端での出力波形１
２ａは時刻ｔ０において電圧Ｖ１まで上昇する。この波
形１２ａが電気長τ秒の伝送線１１を伝播していき多重
反射防止回路７に到達すると、図２のＡのｃ点から傾き
−Ｚ０を持つ直線１７と多重反射防止回路７の特性１３
との交点ｄ点まで多重反射防止回路７端での電位Ｖが上
昇する。これを多重反射防止回路７端で観測すると図２
のＢの実線で示すように時刻ｔ＋τにおいて電位Ｖ２ま
で上昇する。この波形１２ｂが反射されて被試験素子端
に到達すると、図２のＡではｄ点から傾きＺ０を持った
直線１８と被試験素子１１のハイレベルの出力特性１４
の交点であるｅ点に移動する。この波形が再度反射さ
れ、時刻ｔ０＋３τにおいて多重反射防止回路７端での
電位ＶはＶ４となる。このように多重反射を繰り返し、
伝送線１１のあらゆる所の電位がＶ０Ｈに等しくなるま
で多重反射が続く。
子１２の出力信号１２ａがローレベルからハイレベルに
変化すると、被試験素子端での出力波形１２ａの電位は
次のようになる。図２のＡの反射ダイアグラムにおいて
被試験素子１２のローレベルの出力特性１５上の電流が
零の点ｂから伝送線１１の特性インピーダンスＺ０の傾
きを持つ直線１６と被試験素子１２のハイレベルの出力
特性１４との交点ｃの電位まで上昇する。したがって図
２のＢの点線で示すように被試験素子端での出力波形１
２ａは時刻ｔ０において電圧Ｖ１まで上昇する。この波
形１２ａが電気長τ秒の伝送線１１を伝播していき多重
反射防止回路７に到達すると、図２のＡのｃ点から傾き
−Ｚ０を持つ直線１７と多重反射防止回路７の特性１３
との交点ｄ点まで多重反射防止回路７端での電位Ｖが上
昇する。これを多重反射防止回路７端で観測すると図２
のＢの実線で示すように時刻ｔ＋τにおいて電位Ｖ２ま
で上昇する。この波形１２ｂが反射されて被試験素子端
に到達すると、図２のＡではｄ点から傾きＺ０を持った
直線１８と被試験素子１１のハイレベルの出力特性１４
の交点であるｅ点に移動する。この波形が再度反射さ
れ、時刻ｔ０＋３τにおいて多重反射防止回路７端での
電位ＶはＶ４となる。このように多重反射を繰り返し、
伝送線１１のあらゆる所の電位がＶ０Ｈに等しくなるま
で多重反射が続く。
【００１７】次に多重反射防止回路の特性が折れ曲がる
点ａ’点を被試験素子のハイレベルの出力特性１４が電
流０となる点ａ点に合わせた場合について、図３により
説明する。
点ａ’点を被試験素子のハイレベルの出力特性１４が電
流０となる点ａ点に合わせた場合について、図３により
説明する。
【００１８】図３のＢに示すように時刻ｔ０で被試験素
子１２の出力信号１２ａがローレベルからハイレベルに
変化すると、被試験素子端での出力波形１２ａの電位は
次のようになる。図２のＡの反射ダイアグラムにおいて
被試験素子１２のローレベルの出力特性１５上の電流が
零の点ｂから伝送線１１の特性インピーダンスＺ０の傾
きを持つ直線１６と被試験素子１２のハイレベルの出力
特性１４との交点ｃの電位まで上昇する。したがって図
２のＢの点線で示すように被試験素子端での出力波形１
２ａは時刻ｔ０において電圧Ｖ１まで上昇する。この波
形１２ａが電気長τ秒の伝送線１１を伝播していき多重
反射防止回路７に到達すると、図２のＡのｃ点から傾き
−Ｚ０を持つ直線１７と多重反射防止回路７の特性１３
との交点ｄ点まで多重反射防止回路７端での電位Ｖが上
昇する。これを多重反射防止回路７端で観測すると図２
のＢの実線で示すように時刻ｔ＋τにおいて電位Ｖ２ま
で上昇する。この波形１２ｂが反射されて被試験素子端
に到達すると、図２のＡではｄ点から傾きＺ０を持った
直線１８と被試験素子１１のハイレベルの出力特性１４
の交点であるａ点に移動する。したがって被試験素子出
力端での被試験素子１２の出力波形１２ａは時刻ｔ０＋
２τにおいて無負荷時の出力電圧Ｖ０Ｈとなる。この波
形が再度反射され、時刻ｔ０＋３τにおいて多重反射防
止回路７端での被試験素子１２の出力波形１２ｂも無負
荷時の出力電圧Ｖ０Ｈとなる。このとき伝送線１１のあ
らゆる所の電位がＶ０Ｈに等しくなるため、時刻ｔ０＋
３τ以後には反射現象が起こらず電位は一定となる。よ
って多重反射防止回路７の近傍に配置されたアナログコ
ンパレータ５の入力端子での波形も図２のＢに示した多
重反射防止回路での被試験素子１２の出力波形１２ｂと
等しくなり、したがって被試験素子１２からの出力波形
を電圧比較するアナログコンパレータ５の入力端では、
被試験素子１２のハイレベル以下となる箇所が発生せ
ず、立ち上がりの正確なタイミング測定ができる。
子１２の出力信号１２ａがローレベルからハイレベルに
変化すると、被試験素子端での出力波形１２ａの電位は
次のようになる。図２のＡの反射ダイアグラムにおいて
被試験素子１２のローレベルの出力特性１５上の電流が
零の点ｂから伝送線１１の特性インピーダンスＺ０の傾
きを持つ直線１６と被試験素子１２のハイレベルの出力
特性１４との交点ｃの電位まで上昇する。したがって図
２のＢの点線で示すように被試験素子端での出力波形１
２ａは時刻ｔ０において電圧Ｖ１まで上昇する。この波
形１２ａが電気長τ秒の伝送線１１を伝播していき多重
反射防止回路７に到達すると、図２のＡのｃ点から傾き
−Ｚ０を持つ直線１７と多重反射防止回路７の特性１３
との交点ｄ点まで多重反射防止回路７端での電位Ｖが上
昇する。これを多重反射防止回路７端で観測すると図２
のＢの実線で示すように時刻ｔ＋τにおいて電位Ｖ２ま
で上昇する。この波形１２ｂが反射されて被試験素子端
に到達すると、図２のＡではｄ点から傾きＺ０を持った
直線１８と被試験素子１１のハイレベルの出力特性１４
の交点であるａ点に移動する。したがって被試験素子出
力端での被試験素子１２の出力波形１２ａは時刻ｔ０＋
２τにおいて無負荷時の出力電圧Ｖ０Ｈとなる。この波
形が再度反射され、時刻ｔ０＋３τにおいて多重反射防
止回路７端での被試験素子１２の出力波形１２ｂも無負
荷時の出力電圧Ｖ０Ｈとなる。このとき伝送線１１のあ
らゆる所の電位がＶ０Ｈに等しくなるため、時刻ｔ０＋
３τ以後には反射現象が起こらず電位は一定となる。よ
って多重反射防止回路７の近傍に配置されたアナログコ
ンパレータ５の入力端子での波形も図２のＢに示した多
重反射防止回路での被試験素子１２の出力波形１２ｂと
等しくなり、したがって被試験素子１２からの出力波形
を電圧比較するアナログコンパレータ５の入力端では、
被試験素子１２のハイレベル以下となる箇所が発生せ
ず、立ち上がりの正確なタイミング測定ができる。
【００１９】この実施例によれば、多重反射防止回路７
は被試験素子の出力電圧と多重反射回路のインピーダン
スが低下する電圧を合わせることでその特性を最適化す
ることができる。最適化に要するパラメータは被試験素
子の出力電圧１つであり、かつ測定の容易なものである
ことから多重反射防止回路を用いた場合のテスト時間を
短縮することができる。
は被試験素子の出力電圧と多重反射回路のインピーダン
スが低下する電圧を合わせることでその特性を最適化す
ることができる。最適化に要するパラメータは被試験素
子の出力電圧１つであり、かつ測定の容易なものである
ことから多重反射防止回路を用いた場合のテスト時間を
短縮することができる。
【００２０】図４は本発明による半導体試験装置の他の
実施例を示すブロック図である。図４において、半導体
試験装置はタイミング発生器１と、パターン発生器２
と、波形フォーマッタ３と、ディジタルコンパレータ４
と、ドライバ６と、アナルグコンパレータ５と、被試験
素子１２を電気的に接続する伝送線１１と、アナログコ
ンパレータ５の入力近傍に設けられる抵抗８とダイオー
ド９と定電圧源１０を直列に接続して構成した多重反射
防止回路７と、定電圧源１０およびアナログコンパレー
タ５のリファレンス電圧を設定するディジタル・アナル
グコンパレータ１９とから成る。定電圧源１０はスイッ
チ２０がオンしている時はディジタル・アナルグコンパ
レータ１９の出力電圧からダイオード９のオン電圧を引
いた電圧を出力し、スイッチ２０がオフしている時は被
試験素子の出力電圧よりも高い電圧を出力するとする。
実施例を示すブロック図である。図４において、半導体
試験装置はタイミング発生器１と、パターン発生器２
と、波形フォーマッタ３と、ディジタルコンパレータ４
と、ドライバ６と、アナルグコンパレータ５と、被試験
素子１２を電気的に接続する伝送線１１と、アナログコ
ンパレータ５の入力近傍に設けられる抵抗８とダイオー
ド９と定電圧源１０を直列に接続して構成した多重反射
防止回路７と、定電圧源１０およびアナログコンパレー
タ５のリファレンス電圧を設定するディジタル・アナル
グコンパレータ１９とから成る。定電圧源１０はスイッ
チ２０がオンしている時はディジタル・アナルグコンパ
レータ１９の出力電圧からダイオード９のオン電圧を引
いた電圧を出力し、スイッチ２０がオフしている時は被
試験素子の出力電圧よりも高い電圧を出力するとする。
【００２１】上記構成で、スイッチ２０をオフし、被試
験素子１２にハイレベルを出力させる。図５は半導体試
験装置の被試験素子から受け取る応答波形１２ｂとアナ
ログコンパレータ５のリファレンス電圧５ｂの関係を示
す図である。被試験素子の応答波形１２ｂがハイレベル
を出力している間にディジタル・アナルグコンパレータ
１９の出力電圧を連続的に変化させる。アナログコンパ
レータのリファレンス電圧５ｂが被試験素子のハイレベ
ルよりも低くなるとアナログコンパレータの出力５ａは
反転する。アナログコンパレータの出力反転を受けてデ
ィジタル・アナルグコンパレータ１９の出力電圧の変化
を止め、スイッチ２０をオンする。ディジタル・アナル
グコンパレータ１９の出力電圧の変化は、素子の出力電
圧よりも低い電圧から上げていく、素子の出力電圧より
も高い電圧から下げていくのどちらでもよい。
験素子１２にハイレベルを出力させる。図５は半導体試
験装置の被試験素子から受け取る応答波形１２ｂとアナ
ログコンパレータ５のリファレンス電圧５ｂの関係を示
す図である。被試験素子の応答波形１２ｂがハイレベル
を出力している間にディジタル・アナルグコンパレータ
１９の出力電圧を連続的に変化させる。アナログコンパ
レータのリファレンス電圧５ｂが被試験素子のハイレベ
ルよりも低くなるとアナログコンパレータの出力５ａは
反転する。アナログコンパレータの出力反転を受けてデ
ィジタル・アナルグコンパレータ１９の出力電圧の変化
を止め、スイッチ２０をオンする。ディジタル・アナル
グコンパレータ１９の出力電圧の変化は、素子の出力電
圧よりも低い電圧から上げていく、素子の出力電圧より
も高い電圧から下げていくのどちらでもよい。
【００２２】この実施例によれば試験装置自身で被試験
素子の出力電圧を測定するとともに多重反射防止回路の
最適化を行なうことができ、多重反射防止回路を用いた
場合のテスト時間を短縮することができる。
素子の出力電圧を測定するとともに多重反射防止回路の
最適化を行なうことができ、多重反射防止回路を用いた
場合のテスト時間を短縮することができる。
【００２３】図６は図４の半導体試験装置を用いた試験
方法のさらに他の実施例を示すものである。
方法のさらに他の実施例を示すものである。
【００２４】図４の構成で、スイッチ２０をオフし、被
試験素子１２にハイレベルを出力させる。図６は半導体
試験装置の被試験素子から受け取る応答波形１２ｂとア
ナログコンパレータ５のリファレンス電圧５ｂの関係を
示す図である。被試験素子の応答波形１２ｂがハイレベ
ルを出力している間にディジタル・アナルグコンパレー
タ１９の出力電圧をある間隔の電圧で変化させる。アナ
ログコンパレータのリファレンス電圧５ｂが被試験素子
のハイレベルよりも低くなるとアナログコンパレータの
出力５ａは反転する。アナログコンパレータの出力反転
を受けてディジタル・アナルグコンパレータ１９の出力
電圧の変化を止め、スイッチ２０をオンする。スイッチ
２０をオンする時のディジタル・アナルグコンパレータ
１９の出力電圧はアナログコンパレータが反転したとき
の電圧、反転する一つ前の電圧、およびそれら２つの電
圧の間のいずれでもよい。ディジタル・アナルグコンパ
レータ１９の出力電圧の変化の間隔は、素子の試験にお
いて多重反射防止回路のインピーダンスが低下する電圧
と被試験素子の出力電圧が合っていないことによる多重
反射の影響を無視することができる範囲に設定する。デ
ィジタル・アナルグコンパレータ１９の出力電圧の変化
は、素子の出力電圧よりも低い電圧から上げていく、素
子の出力電圧よりも高い電圧から下げていくのどちらで
もよい。
試験素子１２にハイレベルを出力させる。図６は半導体
試験装置の被試験素子から受け取る応答波形１２ｂとア
ナログコンパレータ５のリファレンス電圧５ｂの関係を
示す図である。被試験素子の応答波形１２ｂがハイレベ
ルを出力している間にディジタル・アナルグコンパレー
タ１９の出力電圧をある間隔の電圧で変化させる。アナ
ログコンパレータのリファレンス電圧５ｂが被試験素子
のハイレベルよりも低くなるとアナログコンパレータの
出力５ａは反転する。アナログコンパレータの出力反転
を受けてディジタル・アナルグコンパレータ１９の出力
電圧の変化を止め、スイッチ２０をオンする。スイッチ
２０をオンする時のディジタル・アナルグコンパレータ
１９の出力電圧はアナログコンパレータが反転したとき
の電圧、反転する一つ前の電圧、およびそれら２つの電
圧の間のいずれでもよい。ディジタル・アナルグコンパ
レータ１９の出力電圧の変化の間隔は、素子の試験にお
いて多重反射防止回路のインピーダンスが低下する電圧
と被試験素子の出力電圧が合っていないことによる多重
反射の影響を無視することができる範囲に設定する。デ
ィジタル・アナルグコンパレータ１９の出力電圧の変化
は、素子の出力電圧よりも低い電圧から上げていく、素
子の出力電圧よりも高い電圧から下げていくのどちらで
もよい。
【００２５】この実施例によれば被試験素子の出力電圧
の測定を簡略化するため、多重反射防止回路を用いた場
合のテスト時間を短縮することができる。
の測定を簡略化するため、多重反射防止回路を用いた場
合のテスト時間を短縮することができる。
【００２６】図７は本発明による半導体試験装置の他の
実施例を示すブロック図である。図７において、半導体
試験装置はタイミング発生器１と、パターン発生器２
と、波形フォーマッタ３と、ディジタルコンパレータ４
と、ドライバ６と、アナルグコンパレータ５と、被試験
素子１２を電気的に接続する伝送線１１と、アナログコ
ンパレータ５の入力近傍に設けられる抵抗８とダイオー
ド９と定電圧源１０を直列に接続して構成した多重反射
防止回路７と、定電圧源１０の出力電圧を設定するディ
ジタル・アナルグコンパレータ１９と、電圧発生回路、
電流発生回路、電圧測定回路、電流測定回路で構成する
直流測定ユニット２１から成る。定電圧源１０はスイッ
チ２０がオンしている時はディジタル・アナルグコンパ
レータ１９の出力電圧からダイオード９のオン電圧を引
いた電圧を出力し、スイッチ２０がオフしている時は被
試験素子の出力電圧よりも高い電圧を出力するとする。
実施例を示すブロック図である。図７において、半導体
試験装置はタイミング発生器１と、パターン発生器２
と、波形フォーマッタ３と、ディジタルコンパレータ４
と、ドライバ６と、アナルグコンパレータ５と、被試験
素子１２を電気的に接続する伝送線１１と、アナログコ
ンパレータ５の入力近傍に設けられる抵抗８とダイオー
ド９と定電圧源１０を直列に接続して構成した多重反射
防止回路７と、定電圧源１０の出力電圧を設定するディ
ジタル・アナルグコンパレータ１９と、電圧発生回路、
電流発生回路、電圧測定回路、電流測定回路で構成する
直流測定ユニット２１から成る。定電圧源１０はスイッ
チ２０がオンしている時はディジタル・アナルグコンパ
レータ１９の出力電圧からダイオード９のオン電圧を引
いた電圧を出力し、スイッチ２０がオフしている時は被
試験素子の出力電圧よりも高い電圧を出力するとする。
【００２７】上記構成で、スイッチ２０をオフし、スイ
ッチ２２をオンし、被試験素子１２にハイレベルを出力
させる。被試験素子がハイレベルを出力している間に直
流測定ユニット２１の電圧測定回路を用いて被試験素子
の出力電圧を測定し、ディジタル・アナログコンパレー
タに電圧値を送り、ディジタル・アナログコンパレータ
の出力電圧を被試験素子の出力電圧と合わせる。素子の
試験時にはスイッチ２０をオンし、スイッチ２２をオフ
する。
ッチ２２をオンし、被試験素子１２にハイレベルを出力
させる。被試験素子がハイレベルを出力している間に直
流測定ユニット２１の電圧測定回路を用いて被試験素子
の出力電圧を測定し、ディジタル・アナログコンパレー
タに電圧値を送り、ディジタル・アナログコンパレータ
の出力電圧を被試験素子の出力電圧と合わせる。素子の
試験時にはスイッチ２０をオンし、スイッチ２２をオフ
する。
【００２８】この実施例によれば既存のテスタでの多重
反射防止回路の適用を最小限の改造で行うことができ
る。
反射防止回路の適用を最小限の改造で行うことができ
る。
【００２９】以上の例は素子のハイレベルの時のみにつ
いて説明したが、多重反射防止回路のダイオードの向き
を逆にすることで素子のローレベルの時にも適応するこ
とができる。さらにハイレベル用、ローレベル用２つの
多重反射防止回路を用意してもよい。
いて説明したが、多重反射防止回路のダイオードの向き
を逆にすることで素子のローレベルの時にも適応するこ
とができる。さらにハイレベル用、ローレベル用２つの
多重反射防止回路を用意してもよい。
【００３０】
【発明の効果】以上述べたように、本発明によれば多重
反射防止回路の最適化を被試験素子の出力電圧を知るこ
とにより行なうことができる。また、試験装置のアナロ
グコンパレータまたは直流測定ユニットの電圧測定回路
を用いることにより、半導体試験装置自身で多重反射防
止回路の最適化を行なうことができる。このため素子の
試験時間の短縮できる。さらに素子毎に多重反射防止回
路の最適化を行なうことが可能となり、多重反射による
誤判定を防ぐことができる。
反射防止回路の最適化を被試験素子の出力電圧を知るこ
とにより行なうことができる。また、試験装置のアナロ
グコンパレータまたは直流測定ユニットの電圧測定回路
を用いることにより、半導体試験装置自身で多重反射防
止回路の最適化を行なうことができる。このため素子の
試験時間の短縮できる。さらに素子毎に多重反射防止回
路の最適化を行なうことが可能となり、多重反射による
誤判定を防ぐことができる。
【図１】本発明の半導体試験装置の一実施例を示すブロ
ック図である。
ック図である。
【図２】半導体試験装置における被試験素子の応答波形
図である。
図である。
【図３】半導体試験装置における被試験素子の応答波形
図である。
図である。
【図４】他の実施例による半導体試験装置のブロック図
である。
である。
【図５】図４における半導体試験装置における被試験素
子の応答波形図とアナログコンパレータのリファレンス
電圧の関係図である。
子の応答波形図とアナログコンパレータのリファレンス
電圧の関係図である。
【図６】図４における半導体試験装置における被試験素
子の応答波形図とアナログコンパレータのリファレンス
電圧の関係図である。
子の応答波形図とアナログコンパレータのリファレンス
電圧の関係図である。
【図７】他の実施例による半導体試験装置のブロック図
である。
である。
１…タイミング発生器、 ２…パターン発生器、 ３…波形フォーマッタ、 ４…ディジタルコンパレータ、 ５…アナログコンパレータ、 ６…ドライバ、 ７…多重反射防止回路、 ８…抵抗、 ９…ダイオード、 １０…定電圧源、 １１…伝送線、 １２…被試験素子。
Claims (5)
- 【請求項１】タイミング発生器と、パターン発生器と、
タイミング発生器で作成されたタイミング信号とパター
ン発生器で作成されたテストパターンを合成する波形フ
ォーマッタと、波形フォーマッタの出力波形を被試験素
子に入力するドライバと、ドライバ出力の試験波形を被
試験素子へ与える伝送線と、試験波形の応答としての被
試験素子からの出力信号を伝送線を通し入力して電圧比
較するアナログコンパレータと、アナログコンパレータ
の入力近傍に設けた多重反射防止回路と、アナログコン
パレータの出力とパターン発生器で作成された期待値を
タイミング発生器からの信号の示す時刻に論理比較試験
するディジタルコンパレータとからなる半導体試験装置
において、多重反射防止回路が被試験素子の出力電圧の
値で最適な特性を決定できることを特徴とする半導体試
験装置。 - 【請求項２】請求項１記載の半導体試験装置において、
多重反射防止回路を抵抗とダイオードと定電圧源、また
はダイオードと定電圧源で構成したことを特徴とする半
導体試験装置。 - 【請求項３】請求項２記載の半導体試験装置において、
アナログコンパレータのリファレンス電圧を被試験素子
の出力がハイレベル、またはローレベルの電圧を保って
いる間に連続的に変化させ、アナログコンパレータの出
力が反転した時点のリファレンス電圧と多重反射防止回
路のインピーダンスが低下する電圧を一致させることを
特徴とする半導体試験方法。 - 【請求項４】請求項２記載の半導体試験装置において、
アナログコンパレータのリファレンス電圧を被試験素子
の出力がハイレベル、またはローレベルの電圧を出力し
ている時に、ある間隔の電圧をもって１回以上変化さ
せ、アナログコンパレータの出力が反転した時のリファ
レンス電圧、または反転する１つ前のリファレンス電
圧、または反転した時のリファレンス電圧と反転する１
つ前のリファレンス電圧の間の電圧と多重反射防止回路
のインピーダンスが低下する電圧を一致させることを特
徴とする半導体試験方法。 - 【請求項５】請求項２記載の半導体試験装置において、
電圧発生回路、電流発生回路、電圧測定回路、電流測定
回路で構成する直流測定ユニットの電圧測定回路を用い
て、被試験素子のハイレベル、ローレベルの出力電圧を
測定し、その電圧と多重反射防止回路のインピーダンス
が低下する電圧を一致させることを特徴とする半導体試
験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302046A JPH06148276A (ja) | 1992-11-12 | 1992-11-12 | 半導体試験装置及び試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302046A JPH06148276A (ja) | 1992-11-12 | 1992-11-12 | 半導体試験装置及び試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06148276A true JPH06148276A (ja) | 1994-05-27 |
Family
ID=17904261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4302046A Pending JPH06148276A (ja) | 1992-11-12 | 1992-11-12 | 半導体試験装置及び試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06148276A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113753522A (zh) * | 2021-07-23 | 2021-12-07 | 阳春新钢铁有限责任公司 | 一种盘卷轨道运输防撞的控制系统及方法 |
| CN115047307A (zh) * | 2022-08-17 | 2022-09-13 | 浙江杭可仪器有限公司 | 一种半导体器件老化测试箱 |
-
1992
- 1992-11-12 JP JP4302046A patent/JPH06148276A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113753522A (zh) * | 2021-07-23 | 2021-12-07 | 阳春新钢铁有限责任公司 | 一种盘卷轨道运输防撞的控制系统及方法 |
| CN113753522B (zh) * | 2021-07-23 | 2022-11-04 | 阳春新钢铁有限责任公司 | 一种盘卷轨道运输防撞的控制系统及方法 |
| CN115047307A (zh) * | 2022-08-17 | 2022-09-13 | 浙江杭可仪器有限公司 | 一种半导体器件老化测试箱 |
| CN115047307B (zh) * | 2022-08-17 | 2022-11-25 | 浙江杭可仪器有限公司 | 一种半导体器件老化测试箱 |
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