JP3152652B2 - 半導体試験装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、半導体試験装置に係
り、特にＴＴＬ，ＣＭＯＳ，ＮＭＯＳ，ＰＭＯＳ，ＢＩ
−ＣＭＯＳ等の非終端を原則としたデバイスの試験に好
適な半導体試験装置に関する。
り、特にＴＴＬ，ＣＭＯＳ，ＮＭＯＳ，ＰＭＯＳ，ＢＩ
−ＣＭＯＳ等の非終端を原則としたデバイスの試験に好
適な半導体試験装置に関する。
【０００２】
【従来の技術】従来技術に係る半導体試験装置として
は、電子情報通信学会技術研究報告第189巻、第348号、
ＩＣＤ89-170（1989年）の第51頁から第58頁に記載され
ているように、伝送線を駆動しないことを前提にして設
計された終端抵抗を用いないＴＴＬやＣＭＯＳデバイス
とピンエレクトロニクス間の波形特性、即ち、被試験素
子からの応答波形の多重反射によるリンギング波形を試
験装置に標準装備されているダイナミックロードから電
流注入して取り除き、これによりリンギング波形による
誤判定を防止していた。
は、電子情報通信学会技術研究報告第189巻、第348号、
ＩＣＤ89-170（1989年）の第51頁から第58頁に記載され
ているように、伝送線を駆動しないことを前提にして設
計された終端抵抗を用いないＴＴＬやＣＭＯＳデバイス
とピンエレクトロニクス間の波形特性、即ち、被試験素
子からの応答波形の多重反射によるリンギング波形を試
験装置に標準装備されているダイナミックロードから電
流注入して取り除き、これによりリンギング波形による
誤判定を防止していた。
【０００３】
【発明が解決しようとする課題】上記従来技術では、ダ
イオードブリッジと定電流源で構成されたダイナミック
ロードを用いているため、電流注入していない期間に
は、ダイナミックロード内部で電流を消費することにな
る。しかし、標準的なテスタでは被試験素子とピンエレ
クトロニクス間の伝送線の特性インピーダンスが50Ωで
あり、被試験素子の出力振幅が５Ｖで出力インピーダン
スが10Ωとすると、リンギング波形の最初のアンダーシ
ュートの大きさが４Ｖとなるが、これを打ち消すために
は、特性インピーダンスが50Ωであるので、80mＡの電
流を注入する必要がある。そのため、近年の多ピンテス
タでは、ダイナミックロードの消費電力の増大とそれに
伴う温度上昇を抑えるための冷却装置の強化が必要とな
ることから、テスタの価格が高価となる問題があった。
イオードブリッジと定電流源で構成されたダイナミック
ロードを用いているため、電流注入していない期間に
は、ダイナミックロード内部で電流を消費することにな
る。しかし、標準的なテスタでは被試験素子とピンエレ
クトロニクス間の伝送線の特性インピーダンスが50Ωで
あり、被試験素子の出力振幅が５Ｖで出力インピーダン
スが10Ωとすると、リンギング波形の最初のアンダーシ
ュートの大きさが４Ｖとなるが、これを打ち消すために
は、特性インピーダンスが50Ωであるので、80mＡの電
流を注入する必要がある。そのため、近年の多ピンテス
タでは、ダイナミックロードの消費電力の増大とそれに
伴う温度上昇を抑えるための冷却装置の強化が必要とな
ることから、テスタの価格が高価となる問題があった。
【０００４】本発明の目的は、被試験素子とピンエレク
トロニクス間の伝送線で被試験素子からの応答波形が多
重反射して試験精度を劣化させるのを防止する半導体試
験装置を提供することにある。
トロニクス間の伝送線で被試験素子からの応答波形が多
重反射して試験精度を劣化させるのを防止する半導体試
験装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するために、伝送線を介して入力される被試験素子から
の出力信号を電圧比較するコンパレータの入力端側に、
被試験素子からのハイレベルの出力電圧が所定値VOH以
上の場合において正の傾きを有するＶ−Ｉ特性を有しか
つ被試験素子からのローレベルの出力電圧が所定値VOL
以下の場合において正の傾きを有するＶ−Ｉ特性を有す
る回路を配置した半導体試験装置であって、該所定値V
OHの電圧値および該所定値VOLの電圧値を調整できる調
整手段を備えたものである。また、前記回路が前記被試
験素子からの出力電圧がVOL〜VOHの間において電流がほ
ぼ流れないように構成されたものである。また、前記回
路を前記所定値VOHの電圧を供給する電圧供給手段と該
電圧供給手段と接続するダイオードとを用いて構成した
ものである。また、前記回路を前記所定値VOLの電圧を
供給する電圧供給手段と該電圧供給手段と接続するダイ
オードとを用いて構成したものである。また、伝送線を
介して入力される被試験素子からの出力信号を電圧比較
するコンパレータの入力端側に、被試験素子からのハイ
レベルの出力電圧が所定値VOH以上の場合において正の
傾きを有するＶ−Ｉ特性を有する回路を配置し、該所定
値VOHの電圧値を調整できるように構成したものであ
る。また、伝送線を介して入力される被試験素子からの
出力信号を電圧比較するコンパレータの入力端側に、被
試験素子からのローレベルの出力電圧が所定値VOL以下
の場合において正の傾きを有するＶ−Ｉ特性を有する回
路を配置し、該所定値VOLの電圧値を調整できるように
構成したものである。また、前記回路を前記所定値VOH
の電圧を供給する電圧供給手段と該電圧供給手段と接続
するダイオードとを用いて構成したものである。また、
前記回路を前記所定値VOLの電圧を供給する電圧供給手
段と該電圧供給手段と接続するダイオードとを用いて構
成したものである。また、伝送線を介して入力される被
試験素子からの出力信号を電圧比較するコンパレータの
入力端側に、電圧を供給する電圧供給手段と該電圧供給
手段と接続するダイオードとを用いて構成した回路を配
置した半導体試験装置であって、該電圧供給手段から供
給される電圧値を調整できる調整手段を備えたものであ
る。
するために、伝送線を介して入力される被試験素子から
の出力信号を電圧比較するコンパレータの入力端側に、
被試験素子からのハイレベルの出力電圧が所定値VOH以
上の場合において正の傾きを有するＶ−Ｉ特性を有しか
つ被試験素子からのローレベルの出力電圧が所定値VOL
以下の場合において正の傾きを有するＶ−Ｉ特性を有す
る回路を配置した半導体試験装置であって、該所定値V
OHの電圧値および該所定値VOLの電圧値を調整できる調
整手段を備えたものである。また、前記回路が前記被試
験素子からの出力電圧がVOL〜VOHの間において電流がほ
ぼ流れないように構成されたものである。また、前記回
路を前記所定値VOHの電圧を供給する電圧供給手段と該
電圧供給手段と接続するダイオードとを用いて構成した
ものである。また、前記回路を前記所定値VOLの電圧を
供給する電圧供給手段と該電圧供給手段と接続するダイ
オードとを用いて構成したものである。また、伝送線を
介して入力される被試験素子からの出力信号を電圧比較
するコンパレータの入力端側に、被試験素子からのハイ
レベルの出力電圧が所定値VOH以上の場合において正の
傾きを有するＶ−Ｉ特性を有する回路を配置し、該所定
値VOHの電圧値を調整できるように構成したものであ
る。また、伝送線を介して入力される被試験素子からの
出力信号を電圧比較するコンパレータの入力端側に、被
試験素子からのローレベルの出力電圧が所定値VOL以下
の場合において正の傾きを有するＶ−Ｉ特性を有する回
路を配置し、該所定値VOLの電圧値を調整できるように
構成したものである。また、前記回路を前記所定値VOH
の電圧を供給する電圧供給手段と該電圧供給手段と接続
するダイオードとを用いて構成したものである。また、
前記回路を前記所定値VOLの電圧を供給する電圧供給手
段と該電圧供給手段と接続するダイオードとを用いて構
成したものである。また、伝送線を介して入力される被
試験素子からの出力信号を電圧比較するコンパレータの
入力端側に、電圧を供給する電圧供給手段と該電圧供給
手段と接続するダイオードとを用いて構成した回路を配
置した半導体試験装置であって、該電圧供給手段から供
給される電圧値を調整できる調整手段を備えたものであ
る。
【０００６】
【作用】これにより被試験素子からの出力波形の正確な
タイミング測定が可能となる。
タイミング測定が可能となる。
【０００７】
【実施例】以下に本発明の実施例を図１から図６により
説明する。
説明する。
【０００８】図１は本発明による半導体試験装置の一実
施例を示すブロック図である。図１において、半導体試
験装置はタイミング発生器10と、パターン発生器11と、
波形フォーマッタ12と、ディジタルコンパレータ13と、
ドライバ14と、アナログコンパレータ15と、ドライバ14
およびアナログコンパレータ15と被試験素子17を電気的
に接続する伝送線16と、アナログコンパレータ15の近傍
に設けられる抵抗18とダイオード19と定電圧源20を直列
に接続して構成した多重反射防止回路21とから成る。
施例を示すブロック図である。図１において、半導体試
験装置はタイミング発生器10と、パターン発生器11と、
波形フォーマッタ12と、ディジタルコンパレータ13と、
ドライバ14と、アナログコンパレータ15と、ドライバ14
およびアナログコンパレータ15と被試験素子17を電気的
に接続する伝送線16と、アナログコンパレータ15の近傍
に設けられる抵抗18とダイオード19と定電圧源20を直列
に接続して構成した多重反射防止回路21とから成る。
【０００９】上記構成で、タイミング発生器10で作成さ
れたタイミング信号10aとパターン発生器11で作成され
たテストパターン11aとは波形フォーマッタ12で合成さ
れ、その出力はドライバ14を介して試験波形14aとなっ
て伝送線16により被試験素子17に与えられる。この試験
波形14aの応答としての被試験素子17からの出力信号17a
をアナログコンパレータ15で電圧比較して“０”,
“１”のディジタル値に変換した後に、ディジタルコン
パレータ13によりパターン発生器11で作成した良品素子
の応答である期待値11bとの間でタイミング信号10bの示
す時刻に比較試験を行う。このような試験を行うＬＳＩ
テスタでは論理が正しく動作するか否かを確認する試験
とともに、規定された時間内に論理回路が応答するか否
かを確認する。後者の試験の時間精度を向上するために
アナログコンパレータ15の入力端近傍に抵抗18とダイオ
ード19と定電圧源20から成る多重反射防止回路21を設け
ている。
れたタイミング信号10aとパターン発生器11で作成され
たテストパターン11aとは波形フォーマッタ12で合成さ
れ、その出力はドライバ14を介して試験波形14aとなっ
て伝送線16により被試験素子17に与えられる。この試験
波形14aの応答としての被試験素子17からの出力信号17a
をアナログコンパレータ15で電圧比較して“０”,
“１”のディジタル値に変換した後に、ディジタルコン
パレータ13によりパターン発生器11で作成した良品素子
の応答である期待値11bとの間でタイミング信号10bの示
す時刻に比較試験を行う。このような試験を行うＬＳＩ
テスタでは論理が正しく動作するか否かを確認する試験
とともに、規定された時間内に論理回路が応答するか否
かを確認する。後者の試験の時間精度を向上するために
アナログコンパレータ15の入力端近傍に抵抗18とダイオ
ード19と定電圧源20から成る多重反射防止回路21を設け
ている。
【００１０】図２は図１の半導体試験装置の被試験素子
から受け取る応答波形図である。図２のＡは反射ダイア
グラムで横軸は電流Ｉで縦軸は電圧Ｖを示し、図２のＢ
は被試験素子17の応答波形を示す。図１の多重反射防止
回路21の抵抗18とダイオード19のオン抵抗の合成値が伝
送線16の特性インピーダンスＺo に等しくなるように抵
抗18の抵抗値が選ばれている場合について、図２により
多重反射防止回路21の動作を次に説明する。
から受け取る応答波形図である。図２のＡは反射ダイア
グラムで横軸は電流Ｉで縦軸は電圧Ｖを示し、図２のＢ
は被試験素子17の応答波形を示す。図１の多重反射防止
回路21の抵抗18とダイオード19のオン抵抗の合成値が伝
送線16の特性インピーダンスＺo に等しくなるように抵
抗18の抵抗値が選ばれている場合について、図２により
多重反射防止回路21の動作を次に説明する。
【００１１】図２において、図２のＡに示すように多重
反射防止回路21の電圧電流特性101は被試験素子17のハ
イレベルの出力特性で電流Ｉが零の時の点ｃで折れ曲が
った特性をもつように、予め定電圧源20の出力電圧値が
調整されている。したがって、多重反射防止回路21の特
性は電圧値Ｖが被試験素子17の電流零の電圧値未満の場
合には電流Ｉが零であり、それ以上の電圧値に対しては
傾きがＺo の直線上を移動するため電流Ｉが流れること
になる。ここで、図２のＢに示すように、時刻ｔo で被
試験素子17の出力信号17aがローレベルからハイレベル
に変化すると、被試験素子端での出力波形17aの電位Ｖ
は次のようになる。
反射防止回路21の電圧電流特性101は被試験素子17のハ
イレベルの出力特性で電流Ｉが零の時の点ｃで折れ曲が
った特性をもつように、予め定電圧源20の出力電圧値が
調整されている。したがって、多重反射防止回路21の特
性は電圧値Ｖが被試験素子17の電流零の電圧値未満の場
合には電流Ｉが零であり、それ以上の電圧値に対しては
傾きがＺo の直線上を移動するため電流Ｉが流れること
になる。ここで、図２のＢに示すように、時刻ｔo で被
試験素子17の出力信号17aがローレベルからハイレベル
に変化すると、被試験素子端での出力波形17aの電位Ｖ
は次のようになる。
【００１２】図２のＡの反射ダイアグラムにおいて、被
試験素子17のローレベルの値である電圧・電流ともに零
の点から伝送線16の特性インピーダンスＺo の傾きをも
つ直線102と被試験素子17のハイレベルの出力特性100と
の交点ａの電位まで上昇する。したがって、図２のＢの
点線で示すように、被試験素子端での出力波形17aは時
刻ｔo において電圧Ｖ１まで上昇する。この波形17aが
電気長τ秒の伝送線16を伝播していき多重反射防止回路
21に到達すると、図２のＡのａ点から傾き−Ｚo をもつ
直線103と多重反射防止回路21の特性101との交点である
ｂ点まで多重反射防止回路21端での電位Ｖが上昇する。
これを多重反射防止回路21端で観測すると、図２のＢの
実線で示すように、時刻ｔo ＋τにおいて電圧Ｖ２まで
上昇する。この波形17bが反射されて被試験素子端に到
達すると、図２のＡではｂ点から傾きＺo をもった直線
101と被試験素子17のハイレベルの出力特性100の交点で
あるｃ点に移動する。したがって、被試験素子端での被
試験素子17の出力波形17aは時刻ｔo ＋２τにおいて無
負荷時の出力 電圧ＶOHとなる。この波形17aが再度反射
され 、時刻ｔo ＋３τにおいて多重反射防止回路21端
での被試験素子17の出力波形17bも無負荷時の出力電圧
ＶOHとなる。このとき伝送線16のあらゆる所の電位がＶ
OHに等しくなるため、時刻ｔo ＋３τ以後には反射現象
が起こらず電位は一定となる。よって、多重反射防止回
路21の近傍に配置されたアナログコンパレータ15の入力
端子での波形も図２のＢに示した多重反射防止回路端で
の被試験素子17の出力波形17bと等しくなり、したがっ
て、被試験素子17からの出力波形を電圧比較するアナロ
グコンパレータ15の入力端では、被試験素子17のハイレ
ベル以下となる箇所が発生せず、立ち上がり波形の正確
なタイミング測定ができる。
試験素子17のローレベルの値である電圧・電流ともに零
の点から伝送線16の特性インピーダンスＺo の傾きをも
つ直線102と被試験素子17のハイレベルの出力特性100と
の交点ａの電位まで上昇する。したがって、図２のＢの
点線で示すように、被試験素子端での出力波形17aは時
刻ｔo において電圧Ｖ１まで上昇する。この波形17aが
電気長τ秒の伝送線16を伝播していき多重反射防止回路
21に到達すると、図２のＡのａ点から傾き−Ｚo をもつ
直線103と多重反射防止回路21の特性101との交点である
ｂ点まで多重反射防止回路21端での電位Ｖが上昇する。
これを多重反射防止回路21端で観測すると、図２のＢの
実線で示すように、時刻ｔo ＋τにおいて電圧Ｖ２まで
上昇する。この波形17bが反射されて被試験素子端に到
達すると、図２のＡではｂ点から傾きＺo をもった直線
101と被試験素子17のハイレベルの出力特性100の交点で
あるｃ点に移動する。したがって、被試験素子端での被
試験素子17の出力波形17aは時刻ｔo ＋２τにおいて無
負荷時の出力 電圧ＶOHとなる。この波形17aが再度反射
され 、時刻ｔo ＋３τにおいて多重反射防止回路21端
での被試験素子17の出力波形17bも無負荷時の出力電圧
ＶOHとなる。このとき伝送線16のあらゆる所の電位がＶ
OHに等しくなるため、時刻ｔo ＋３τ以後には反射現象
が起こらず電位は一定となる。よって、多重反射防止回
路21の近傍に配置されたアナログコンパレータ15の入力
端子での波形も図２のＢに示した多重反射防止回路端で
の被試験素子17の出力波形17bと等しくなり、したがっ
て、被試験素子17からの出力波形を電圧比較するアナロ
グコンパレータ15の入力端では、被試験素子17のハイレ
ベル以下となる箇所が発生せず、立ち上がり波形の正確
なタイミング測定ができる。
【００１３】図３は本発明による半導体試験装置の他の
実施例を示すブロック図である。図３において、図１と
同一符号は相当部分を示すものとし、図３の多重反射防
止回路22を構成するダイオード19の接続の極性が図１の
多重反射防止回路21を構成するダイオード19の接続の極
性と逆になっている例を示し、その他の構成は図１と同
様である。
実施例を示すブロック図である。図３において、図１と
同一符号は相当部分を示すものとし、図３の多重反射防
止回路22を構成するダイオード19の接続の極性が図１の
多重反射防止回路21を構成するダイオード19の接続の極
性と逆になっている例を示し、その他の構成は図１と同
様である。
【００１４】図４は図３の半導体試験装置の被試験素子
から受け取る応答波形図である。図４のＡは反射ダイア
グラムで横軸は電流Ｉで縦軸は電圧Ｖを示し、図４のＢ
は被試験素子17の応答波形を示す。図３の多重反射防止
回路22の抵抗18とダイオード19のオン抵抗の合成値が伝
送線16の特性インピーダンスＺo に等しくなるように抵
抗18の抵抗値が選ばれている場合について、図４により
多重反射防止回路22の動作を次に説明する。
から受け取る応答波形図である。図４のＡは反射ダイア
グラムで横軸は電流Ｉで縦軸は電圧Ｖを示し、図４のＢ
は被試験素子17の応答波形を示す。図３の多重反射防止
回路22の抵抗18とダイオード19のオン抵抗の合成値が伝
送線16の特性インピーダンスＺo に等しくなるように抵
抗18の抵抗値が選ばれている場合について、図４により
多重反射防止回路22の動作を次に説明する。
【００１５】図４において、図４のＡに示すように、多
重反射防止回路22の電圧電流特性104は被試験素子17の
ローレベルの出力特性の電流Ｉが零の点ｇで折れ曲がっ
た特性を持つように、予め定電圧源20の出力電圧値が調
整されている。したがって、多重反射防止回路22の特性
は電圧値Ｖが被試験素子17の電流零の電圧値以上の場合
には電流Ｉが零であり、それ未満の電圧値に対しては傾
きがＺo の直線上を移動するため電流Ｉが流れることに
なる。ここで、図４のＢに示すように、時刻ｔo で被試
験素子17の出力信号17aがハイレベルからローレベルに
変化すると、被試験素子端での出力波形17aの電位Ｖは
次のようになる。
重反射防止回路22の電圧電流特性104は被試験素子17の
ローレベルの出力特性の電流Ｉが零の点ｇで折れ曲がっ
た特性を持つように、予め定電圧源20の出力電圧値が調
整されている。したがって、多重反射防止回路22の特性
は電圧値Ｖが被試験素子17の電流零の電圧値以上の場合
には電流Ｉが零であり、それ未満の電圧値に対しては傾
きがＺo の直線上を移動するため電流Ｉが流れることに
なる。ここで、図４のＢに示すように、時刻ｔo で被試
験素子17の出力信号17aがハイレベルからローレベルに
変化すると、被試験素子端での出力波形17aの電位Ｖは
次のようになる。
【００１６】図４のＡの反射ダイアグラムにおいて、被
試験素子17のハイレベルの値である電圧・電流の点ｄか
ら伝送線16の特性インピーダンスＺo の傾きをもつ直線
106と被試験素子17のローレベルの出力特性104との交点
ｅの電位まで下降する。したがって、図４のＢの点線で
示すように、被試験素子端での出力波形17aは時刻ｔo
において電圧Ｖ３まで下降する。この波形17aが電気長
τ秒の伝送線16を伝播していき多重反射防止回路22に到
達すると、図４のＡのｅ点から傾き−Ｚo をもつ直線10
7と多重反射防止回路22の特性105との交点であるｆ点ま
で多重反射防止回路22端での電位Ｖが下降する。これを
多重反射防止回路22端で観測すると、図４のＢの実線で
示すように、時刻ｔo ＋τにおいて電圧Ｖ４まで下降す
る。この波形17bが反射されて被試験素子端に到達する
と、図４のＡではｆ点から傾きＺo をもった直線105と
被試験素子17のローレベルの出力特性104の交点ｇに移
動する。したがって、被試験素子端での被試験素子17の
出力波形17aは時刻ｔo ＋２τにおいて無負荷時の出力
電圧ＶOLと なる。この波形17aが再度反射され、時刻ｔ
o ＋ ３τにおいて多重反射防止回路22端での被試験素
子17の出力波形17bも無負荷時の出力電圧ＶOLとなる。
このとき、伝送線16のあらゆるの電位がＶOLに等しくな
るため、時刻ｔo ＋３τ以後には反射現象が起こらず電
位は一定となる。よって、多重反射防止回路22の近傍に
配置されたアナログコンパレータ15の入力端での波形も
図４のＢに示した多重反射防止回路端での被試験素子17
の出力波形17bと等しくなり、したがって、被試験素子1
7からの出力波形を電圧比較するアナログコンパレータ1
5の入力端では、被試験素子17のローレベル以上となる
箇所が発生せず、立ち下がり波形の正確なタイミング測
定ができる。
試験素子17のハイレベルの値である電圧・電流の点ｄか
ら伝送線16の特性インピーダンスＺo の傾きをもつ直線
106と被試験素子17のローレベルの出力特性104との交点
ｅの電位まで下降する。したがって、図４のＢの点線で
示すように、被試験素子端での出力波形17aは時刻ｔo
において電圧Ｖ３まで下降する。この波形17aが電気長
τ秒の伝送線16を伝播していき多重反射防止回路22に到
達すると、図４のＡのｅ点から傾き−Ｚo をもつ直線10
7と多重反射防止回路22の特性105との交点であるｆ点ま
で多重反射防止回路22端での電位Ｖが下降する。これを
多重反射防止回路22端で観測すると、図４のＢの実線で
示すように、時刻ｔo ＋τにおいて電圧Ｖ４まで下降す
る。この波形17bが反射されて被試験素子端に到達する
と、図４のＡではｆ点から傾きＺo をもった直線105と
被試験素子17のローレベルの出力特性104の交点ｇに移
動する。したがって、被試験素子端での被試験素子17の
出力波形17aは時刻ｔo ＋２τにおいて無負荷時の出力
電圧ＶOLと なる。この波形17aが再度反射され、時刻ｔ
o ＋ ３τにおいて多重反射防止回路22端での被試験素
子17の出力波形17bも無負荷時の出力電圧ＶOLとなる。
このとき、伝送線16のあらゆるの電位がＶOLに等しくな
るため、時刻ｔo ＋３τ以後には反射現象が起こらず電
位は一定となる。よって、多重反射防止回路22の近傍に
配置されたアナログコンパレータ15の入力端での波形も
図４のＢに示した多重反射防止回路端での被試験素子17
の出力波形17bと等しくなり、したがって、被試験素子1
7からの出力波形を電圧比較するアナログコンパレータ1
5の入力端では、被試験素子17のローレベル以上となる
箇所が発生せず、立ち下がり波形の正確なタイミング測
定ができる。
【００１７】図５は本発明による半導体試験装置の更に
他の実施例を示すブロック図である。図５において、図
１と同一符号は相当部分を示すものとし、図５の多重反
射防止回路23が図１の多重反射防止回路21と図３の多重
反射防止回路22を並列に設けたものである例を示し、そ
の構成は図１および図３と同様である。図５の多重反射
防止回路23の抵抗18aとダイオード19aと定電圧源20aを
直列に接続したものは図１の多重反射防止回路21に相当
し、抵抗18bとダイオード19bと定電圧源20bを直列に接
続したものは図３の多重反射防止回路22に相当してい
る。本実施例の半導体試験装置においては、アナログコ
ンパレータ15の近傍に設けた多重反射防止回路23の動作
により、被試験素子17の立ち上がり波形部分および立ち
下がり部分の両者に対して、多重反射が発生せず正確な
タイミング測定ができる。
他の実施例を示すブロック図である。図５において、図
１と同一符号は相当部分を示すものとし、図５の多重反
射防止回路23が図１の多重反射防止回路21と図３の多重
反射防止回路22を並列に設けたものである例を示し、そ
の構成は図１および図３と同様である。図５の多重反射
防止回路23の抵抗18aとダイオード19aと定電圧源20aを
直列に接続したものは図１の多重反射防止回路21に相当
し、抵抗18bとダイオード19bと定電圧源20bを直列に接
続したものは図３の多重反射防止回路22に相当してい
る。本実施例の半導体試験装置においては、アナログコ
ンパレータ15の近傍に設けた多重反射防止回路23の動作
により、被試験素子17の立ち上がり波形部分および立ち
下がり部分の両者に対して、多重反射が発生せず正確な
タイミング測定ができる。
【００１８】図６は図１の半導体試験装置の被試験素子
から受け取る他の応答波形図である。上記の図１から図
５の実施例においては、多重反射防止回路22の抵抗18と
ダイオード19のオン抵抗の合成値が伝送線16の特性イン
ピーダンスＺo に等しい場合について多重反射防止回路
21〜23の動作を説明してきたが、多重反射防止回路21〜
23の抵抗18とダイオード19のオン抵抗の合成値が伝送線
16の特性インピーダンスＺo に等しくない場合にもリン
ギング波形の振幅を低減する機能があるので、図１の実
施例において、多重反射防止回路21の抵抗18とダイオー
ド19のオン抵抗の合成値が伝送線16の特性インピーダン
スＺo の半分のＺo ／２に等しい例の場合について、図
６により多重反射防止回路21の動作を次に説明する。
から受け取る他の応答波形図である。上記の図１から図
５の実施例においては、多重反射防止回路22の抵抗18と
ダイオード19のオン抵抗の合成値が伝送線16の特性イン
ピーダンスＺo に等しい場合について多重反射防止回路
21〜23の動作を説明してきたが、多重反射防止回路21〜
23の抵抗18とダイオード19のオン抵抗の合成値が伝送線
16の特性インピーダンスＺo に等しくない場合にもリン
ギング波形の振幅を低減する機能があるので、図１の実
施例において、多重反射防止回路21の抵抗18とダイオー
ド19のオン抵抗の合成値が伝送線16の特性インピーダン
スＺo の半分のＺo ／２に等しい例の場合について、図
６により多重反射防止回路21の動作を次に説明する。
【００１９】図６において、図２の場合と同様に、図６
のＢの時刻ｔo で被試験素子17の出力信号17aがローレ
ベルからハイレベルに変化すると、被試験素子端での出
力波形17aの電位は次のようになる。図６のＡの反射ダ
イアグラムにおいて、被試験素子17のローレベルの値で
ある電圧・電流ともに零の点ｈから伝送線16の特性イン
ピーダンスＺo の傾きをもつ直線109と被試験素子17の
ハイレベルの出力特性100との交点ｉの電位まで上昇す
る。したがって、図６のＢの点線で示すように、被試験
素子端での出力波形17aは時刻ｔo において電圧 Ｖ５ま
で上昇する。この波形17aが電気長τ秒の伝送線16を伝
播していき、多重反射防止回路21に到達すると、図６の
Ａのｉ点から傾き−Ｚo をもつ直線110と多重反射防止
回路21の特性108との交点であるｊ点まで多重反射防止
回路21端での電位が上昇する。これを多重反射防止回路
21端で観測すると、図６のＢの実線で示すように、時刻
ｔo＋τにおいて電圧Ｖ まで上昇する。この波形17bが
反射されて被試験素子端に到達すると、図６のＡではｊ
点から傾きＺo をもった直線111と被試験素子17のハイ
レベルの出力特性100の交点であるｋ点に移動する。し
たがって、被試験素子端での被試験素子21の出力波形17
aの電位は時刻ｔo ＋２τにおいてＶ７となる。この波
形17aが再度反射されて被試験素子端に到達すると、図
６のＡではｋ点から傾き−Ｚo を持つ直線112と多重反
射防止回路21の特性108との交点であるｌ点まで多重反
射防止回路21端での電位が上昇する。これを多重反射防
止回路21端で観測すると、図６のＢの実線で示すよう
に、時刻ｔo ＋３τにおいて多重反射防止回路21端での
被試験素子17の出力波形17bの電位はＶ８となり、以後
には被試験素子17と多重反射防止回路21間で反射波が往
復する毎に被試験素子端での被試験素子17の出力17aと
多重反射防止回路21端での被試験素子17の出力波形17b
も無負荷時の電位ＶOHに漸近していく。よって、多重反
射防止回路21の近傍に配置されたアナログコンパレータ
15の入力端の波形も、図６のＢに示した多重反射防止回
路端での被試験素子17の出力波形17bと等しくなり、し
たがって、被試験素子17からの出力波形を電圧比較する
アナログコンパレータ15の入力端では被試験素子17のハ
イレベル以下となる箇所が発生せず、立ち上がり波形の
正確なタイミング測定ができる。
のＢの時刻ｔo で被試験素子17の出力信号17aがローレ
ベルからハイレベルに変化すると、被試験素子端での出
力波形17aの電位は次のようになる。図６のＡの反射ダ
イアグラムにおいて、被試験素子17のローレベルの値で
ある電圧・電流ともに零の点ｈから伝送線16の特性イン
ピーダンスＺo の傾きをもつ直線109と被試験素子17の
ハイレベルの出力特性100との交点ｉの電位まで上昇す
る。したがって、図６のＢの点線で示すように、被試験
素子端での出力波形17aは時刻ｔo において電圧 Ｖ５ま
で上昇する。この波形17aが電気長τ秒の伝送線16を伝
播していき、多重反射防止回路21に到達すると、図６の
Ａのｉ点から傾き−Ｚo をもつ直線110と多重反射防止
回路21の特性108との交点であるｊ点まで多重反射防止
回路21端での電位が上昇する。これを多重反射防止回路
21端で観測すると、図６のＢの実線で示すように、時刻
ｔo＋τにおいて電圧Ｖ まで上昇する。この波形17bが
反射されて被試験素子端に到達すると、図６のＡではｊ
点から傾きＺo をもった直線111と被試験素子17のハイ
レベルの出力特性100の交点であるｋ点に移動する。し
たがって、被試験素子端での被試験素子21の出力波形17
aの電位は時刻ｔo ＋２τにおいてＶ７となる。この波
形17aが再度反射されて被試験素子端に到達すると、図
６のＡではｋ点から傾き−Ｚo を持つ直線112と多重反
射防止回路21の特性108との交点であるｌ点まで多重反
射防止回路21端での電位が上昇する。これを多重反射防
止回路21端で観測すると、図６のＢの実線で示すよう
に、時刻ｔo ＋３τにおいて多重反射防止回路21端での
被試験素子17の出力波形17bの電位はＶ８となり、以後
には被試験素子17と多重反射防止回路21間で反射波が往
復する毎に被試験素子端での被試験素子17の出力17aと
多重反射防止回路21端での被試験素子17の出力波形17b
も無負荷時の電位ＶOHに漸近していく。よって、多重反
射防止回路21の近傍に配置されたアナログコンパレータ
15の入力端の波形も、図６のＢに示した多重反射防止回
路端での被試験素子17の出力波形17bと等しくなり、し
たがって、被試験素子17からの出力波形を電圧比較する
アナログコンパレータ15の入力端では被試験素子17のハ
イレベル以下となる箇所が発生せず、立ち上がり波形の
正確なタイミング測定ができる。
【００２０】上記説明では多重反射防止回路21の抵抗18
とダイオード19のオン抵抗の合成値がＺo ／２に等しい
例の場合を示したが、同合成値が０からＺo の間の場合
でも同様の効果がある。また、図１の実施例について説
明したが、図３および図５の実施例についても同様の効
果がある。
とダイオード19のオン抵抗の合成値がＺo ／２に等しい
例の場合を示したが、同合成値が０からＺo の間の場合
でも同様の効果がある。また、図１の実施例について説
明したが、図３および図５の実施例についても同様の効
果がある。
【００２１】上記図１から図６の実施例では、被試験素
子17の１ピンについてのみ説明されているが、本発明の
半導体試験装置は被試験素子のピン数により制限される
ものではない。また、多重反射防止回路は抵抗とダイオ
ードと定電圧源の順で接続した例で説明したが、これは
ダイオードと抵抗と定電圧源の順に接続しても同様の効
果が得られ、その接続順序によって本発明が制限される
ものではない。
子17の１ピンについてのみ説明されているが、本発明の
半導体試験装置は被試験素子のピン数により制限される
ものではない。また、多重反射防止回路は抵抗とダイオ
ードと定電圧源の順で接続した例で説明したが、これは
ダイオードと抵抗と定電圧源の順に接続しても同様の効
果が得られ、その接続順序によって本発明が制限される
ものではない。
【００２２】
【００２３】
【発明の効果】本発明によれば、被試験素子からの応答
波形に発生する反射を抑制できるため正確なタイミング
測定ができる。
波形に発生する反射を抑制できるため正確なタイミング
測定ができる。
【図１】図１は、本発明による半導体試験装置の一実施
例を示すブロック図
例を示すブロック図
【図２】図２は、図１の半導体試験装置の被試験素子か
ら受け取る応答波形図
ら受け取る応答波形図
【図３】図３は、本発明による半導体試験装置の他の実
施例を示すブロック図
施例を示すブロック図
【図４】図４は、図３の半導体試験装置の被試験素子か
ら受け取る応答波形図
ら受け取る応答波形図
【図５】図５は、本発明による半導体試験装置の更に他
の実施例を示すブロック図
の実施例を示すブロック図
【図６】図６は、図１の半導体試験装置の被試験素子か
ら受け取る他の応答波形図
ら受け取る他の応答波形図
10…タイミング発生器、11…パターン発生器、12…波形
フォーマッタ、13…ディジタルコンパレータ、14…ドラ
イバ、15…アナログコンパレータ、16…伝送線、17…被
試験素子、18，18a，18b…抵抗、19，19a，19b…ダイオ
ード、20，20a，20b…定電圧源、21〜23…多重反射防止
回路。
フォーマッタ、13…ディジタルコンパレータ、14…ドラ
イバ、15…アナログコンパレータ、16…伝送線、17…被
試験素子、18，18a，18b…抵抗、19，19a，19b…ダイオ
ード、20，20a，20b…定電圧源、21〜23…多重反射防止
回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28
Claims (9)
- 【請求項１】伝送線を介して入力される被試験素子から
の出力信号を電圧比較するコンパレータの入力端側に、
被試験素子からのハイレベルの出力電圧が所定値VOH以
上の場合において正の傾きを有するＶ−Ｉ特性を有しか
つ被試験素子からのローレベルの出力電圧が所定値VOL
以下の場合において正の傾きを有するＶ−Ｉ特性を有す
る回路を配置した半導体試験装置であって、該所定値V
OHの電圧値および該所定値VOLの電圧値を調整できる調
整手段を備えたことを特徴とする半導体試験装置。 - 【請求項２】前記回路が前記被試験素子からの出力電圧
がVOL〜VOHの間において電流がほぼ流れないように構成
されたことを特徴とする請求項１記載の半導体試験装
置。 - 【請求項３】前記回路を前記所定値VOHの電圧を供給す
る電圧供給手段と該電圧供給手段と接続するダイオード
とを用いて構成したことを特徴とする請求項１または２
記載の半導体試験装置。 - 【請求項４】前記回路を前記所定値VOLの電圧を供給す
る電圧供給手段と該電圧供給手段と接続するダイオード
とを用いて構成したことを特徴とする請求項１から３の
いずれかに記載の半導体試験装置。 - 【請求項５】伝送線を介して入力される被試験素子から
の出力信号を電圧比較するコンパレータの入力端側に、
被試験素子からのハイレベルの出力電圧が所定値VOH以
上の場合において正の傾きを有するＶ−Ｉ特性を有する
回路を配置し、該所定値VOHの電圧値を調整できるよう
に構成したことを特徴とする半導体試験装置。 - 【請求項６】伝送線を介して入力される被試験素子から
の出力信号を電圧比較するコンパレータの入力端側に、
被試験素子からのローレベルの出力電圧が所定値VOL以
下の場合において正の傾きを有するＶ−Ｉ特性を有する
回路を配置し、該所定値VOLの電圧値を調整できるよう
に構成したことを特徴とする半導体試験装置。 - 【請求項７】前記回路を前記所定値VOHの電圧を供給す
る電圧供給手段と該電圧供給手段と接続するダイオード
とを用いて構成したことを特徴とする請求項５記載の半
導体試験装置。 - 【請求項８】前記回路を前記所定値VOLの電圧を供給す
る電圧供給手段と該電圧供給手段と接続するダイオード
とを用いて構成したことを特徴とする請求項６記載の半
導体試験装置。 - 【請求項９】伝送線を介して入力される被試験素子から
の出力信号を電圧比較するコンパレータの入力端側に、
電圧を供給する電圧供給手段と該電圧供給手段と接続す
るダイオードとを用いて構成した回路を配置した半導体
試験装置であって、該電圧供給手段から供給される電圧
値を調整できる調整手段を備えたことを特徴とする半導
体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000111861A JP3152652B2 (ja) | 1990-05-31 | 2000-04-07 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000111861A JP3152652B2 (ja) | 1990-05-31 | 2000-04-07 | 半導体試験装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33309598A Division JP3179761B2 (ja) | 1990-05-31 | 1998-11-24 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000321338A JP2000321338A (ja) | 2000-11-24 |
| JP3152652B2 true JP3152652B2 (ja) | 2001-04-03 |
Family
ID=18624127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000111861A Expired - Fee Related JP3152652B2 (ja) | 1990-05-31 | 2000-04-07 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3152652B2 (ja) |
-
2000
- 2000-04-07 JP JP2000111861A patent/JP3152652B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000321338A (ja) | 2000-11-24 |
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