JP2002009594A - 遅延時間安定化回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の課題は、ＣＭＯＳ回路で微細タイミ
ング発生回路を作成しても入力信号の周波数変動に関わ
らずタイミング精度を劣化させない遅延時間安定化回路
を提供することである。 【解決手段】 本発明の遅延時間安定化回路１におい
て、回路の動作周波数変動を小さくするために、遅延さ
せたい着目信号と着目信号との間に、着目信号とパルス
幅の異なるダミーパルス信号を挿入するためのダミーパ
ルス生成手段３０及びパルス混合手段５０を、従来の回
路のフリップフロップ２０とバーニア１０との間に設
け、更にバーニア１０の出力の後に、着目信号とダミー
パルス信号をパルス幅の違いによって区別し、着目信号
のみを抽出する信号抽出手段４０を設けることにより、
着目信号の通過の増減に関わらずバーニア１０の動作周
波数変動を小さくし、バーニア１０の消費電力変動を小
さくすることで、遅延時間の安定化を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩテスタの微
細タイミング発生回路に係り、詳細には、ＣＭＯＳで回
路を構成した場合の遅延時間安定化回路に関する。

【０００２】

【従来の技術】従来、タイミング発生回路はＥＣＬによ
り構成されている。ＥＣＬは、定電流回路で構成される
ため、回路の動作周波数によらず消費電力が一定してい
る。このため、波形の通過不通過に関わらず回路の温度
変動が少なく、入力信号の遅延時間変動が少ないという
特性を持っている。以下、従来のＥＣＬによって構成さ
れているＬＳＩテスタの微細タイミング発生回路につい
て、図６及び図７に基づいて説明する。

【０００３】図６は、従来のＥＣＬによって構成されて
いるタイミング発生回路の一例を示す回路図である。図
６に示すように、タイミング発生回路６は、カウンタ１
００と、微細タイミング発生回路であるフリップフロッ
プ２０及びバーニア１０とから構成される。

【０００４】カウンタ１００は、入力された基準信号Ｒ
ＣＬＫを、図示しないカウント開始信号から予め設定し
てある所望の遅延時間分の周期を計数して遅延させた信
号ＴＭ１として出力する。フリップフロップ２０は、カ
ウンタ１００から入力された信号ＴＭ１を、基準信号Ｒ
ＣＬＫでリタイミングした信号ＴＭ２として出力する。
バーニア１０は、フリップフロップ２０から入力された
信号ＴＭ２を、基準信号ＲＣＬＫの周期Ｔ以下の分解能
で予め設定されている所望の遅延量だけ遅延させた信号
ＴＯＵＴとして出力する。

【０００５】図７は、図６のタイミング発生回路６にお
ける各信号の状態を示すタイミングチャートである。な
お、回路自身の信号遅延は簡略化のため省略する。

【０００６】基準信号ＲＣＬＫは、一定周期Ｔで回路に
与えられる基準信号である。信号ＴＭ１は、カウンタ１
００に対する図示しないカウント開始信号からカウンタ
の設定値により基準信号ＲＣＬＫの周期Ｔの整数倍で遅
延した信号である。なお、カウンタの設定値は任意に変
更できるためパルスとパルスの間隔は一定ではない。信
号ＴＭ２は、フリップフロップ２０により信号ＴＭ１を
基準信号ＲＣＬＫでリタイミングして１段シフトした波
形である。信号ＴＯＵＴは、バーニア１０によりＴＭ２
を基準信号ＲＣＬＫの周期Ｔ以下の分解能で遅延させた
波形である。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の微細タイミング発生回路にあっては、ＥＣＬ
に比べてＣＭＯＳの方が高集積、低消費電力、低コスト
であることから、近年では、高タイミング精度を必要と
する微細タイミング発生回路においても、ＣＭＯＳで回
路を構成する要求が高まっている。

【０００８】ところが、高タイミング精度の要求に対し
て、ＣＭＯＳはタイミング精度を劣化させる好ましくな
い特性を持っており、具体的には、回路が静止状態であ
ればほとんど電力を消費しないが、回路の動作周波数の
増加に伴って消費電力が増加してしまうという問題があ
った。このため、回路の動作周波数が変化すると回路自
身の発熱量が変化し、回路の温度は変化してしまう。そ
して、回路の温度の変化によって負荷駆動能力がかわ
り、遅延時間が変動してしまうという問題があった。

【０００９】ここで、図６の従来のＥＣＬで構成してい
た微細タイミング発生回路をＣＭＯＳに置き換えて説明
する。図７において、バーニア１０に入力される信号Ｔ
Ｍ２は、時間当たりのパルス通過数が一定ではない。そ
こで、前述のＣＭＯＳの特性により、バーニア１０の消
費電力が一定とならないため、温度が安定せず、結果と
して設定した遅延時間に対して実際の遅延量が安定しな
いという事態が発生する。

【００１０】バーニア１０は、基準信号以下の可変分解
能で遅延時間を得る回路であるが、最大遅延設定時には
バーニアの固定遅延を含めて少なくとも基準信号の周期
以上の遅延時間を持つため、他の論理ゲートに比べて温
度変動に対する遅延時間変動が大きくなってしまうので
ある。

【００１１】本発明の課題は、ＣＭＯＳ回路で微細タイ
ミング発生回路を作成しても入力パルス信号の周波数変
動に関わらずタイミング精度を劣化させない遅延時間安
定化回路を提供することである。

【００１２】

【課題を解決するための手段】請求項１記載の発明は、
一定周波数の基準信号の周期以下の遅延分解能でタイミ
ング信号を出力する遅延時間安定化回路において、入力
された一定周波数の基準信号をクロックパルス信号と
し、前記基準信号の１周期をパルス幅として前記基準信
号の周期の分解能で任意時間に入力パルス信号を生成す
る入力パルス生成手段（例えば、図１に示すカウンタ１
００）と、前記入力パルス信号を前記基準信号の前エッ
ジで保持しながら出力する第１のパルス保持手段（例え
ば、図１に示すフリップフロップ２０）と、前記入力パ
ルス信号もしくは前記基準信号に基づいて、該基準信号
の周期と異なるパルス幅のダミーパルス信号を生成する
ダミーパルス生成手段（例えば、図１に示すダミーパル
ス生成回路３０）と、前記第１のパルス保持手段から出
力された第１の保持パルス信号と前記ダミーパルス生成
手段から出力されたダミーパルス信号とを論理和演算し
て混合パルス信号を出力する第１の論理和手段（例え
ば、図１に示すＯＲゲート５０）と、前記第１の論理和
手段から出力された混合パルス信号を前記基準信号の周
期以下の遅延分解能で予め設定された時間を遅延させて
第１の遅延パルス信号を出力する第１のパルス遅延手段
（例えば、図１に示すバーニア１０）と、前記入力パル
ス信号とダミーパルス信号のパルス幅の違いにより、前
記第１のパルス遅延手段から出力された第１の遅延パル
ス信号からダミーパルス信号を取り除いて、前記入力パ
ルス信号の遅延パルス信号のみを抽出して出力する信号
パルス抽出手段（例えば、図１に示す信号パルス抽出回
路４０）と、を備えることを特徴とする。

【００１３】この請求項１記載の発明によれば、一定周
波数の基準信号の周期以下の遅延分解能でタイミング信
号を出力する遅延時間安定化回路において、入力パルス
生成手段は、入力された一定周波数の基準信号をクロッ
クパルス信号とし、基準信号の１周期をパルス幅として
基準信号の周期の分解能で任意時間に入力するパルス信
号を生成し、第１のパルス保持手段により、入力パルス
信号を基準信号の前エッジで保持しながら出力し、ダミ
ーパルス生成手段は、入力パルス信号もしくは基準信号
に基づいて、基準信号の周期と異なるパルス幅のダミー
パルス信号を生成し、第１の論理和手段は、第１のパル
ス保持手段から出力された第１の保持パルス信号とダミ
ーパルス生成手段から出力されたダミーパルス信号とを
論理和演算して混合パルス信号を出力し、第１のパルス
遅延手段は、第１の論理和手段から出力された混合パル
ス信号を基準信号の周期以下の遅延分解能で予め設定さ
れた時間を遅延させて第１の遅延パルス信号を出力し、
信号パルス抽出手段は、入力パルス信号とダミーパルス
信号のパルス幅の違いにより、第１のパルス遅延手段か
ら出力された第１の遅延パルス信号からダミーパルス信
号を取り除いて、入力パルス信号の遅延パルス信号のみ
を抽出して出力するので、入力パルス信号の増減に関わ
らずバーニア１０の動作周波数変動を小さくできる。こ
れにより、バーニア１０の消費電力変動が小さくなるた
め、温度変動が小さくなり、よって遅延時間を安定化で
きる。

【００１４】請求項２記載の発明は、請求項１記載の発
明において、ダミーパルス生成手段は、前記第１のパル
ス保持手段のクロックパルス信号の入力から第１の保持
パルス信号の出力までの遅延時間より大きく、かつ前記
基準信号の周期と該基準信号のパルス幅との差分の時間
以内で、前記基準信号を遅延させてダミーパルス信号を
生成して出力する第２のパルス遅延手段（例えば、図１
に示す遅延回路３２）を更に備えることを特徴とする。

【００１５】この請求項２記載の発明によれば、請求項
１記載の発明において、ダミーパルス生成手段は、第２
のパルス遅延手段により、第１のパルス保持手段のクロ
ックパルス信号の入力から第１の保持パルス信号の出力
までの遅延時間より大きく、かつ基準信号の周期と基準
信号のパルス幅との差分の時間以内で、基準信号を遅延
させてダミーパルス信号を生成して出力するので、遅延
させたい入力パルス信号と入力パルス信号との間にパル
ス幅の異なる基準信号を遅延させたダミーパルス信号を
挿入でき、回路の動作周波数変動を小さくできる。

【００１６】請求項３記載の発明は、請求項１または２
記載の発明において、前記信号パルス抽出手段は、前記
第１のパルス遅延手段から出力される前記第１の遅延パ
ルス信号に含まれるダミーパルス信号のパルス幅より大
きく、かつ前記基準信号の入力からダミーパルス信号出
力までの前記ダミーパルス生成回路の遅延時間と前記基
準信号の周期との差分以内で、前記第１の遅延パルス信
号を遅延させて第３の遅延パルス信号を出力する第３の
パルス遅延手段（例えば、図１に示す遅延回路４２）
と、前記第３のパルス遅延手段から出力された第３の遅
延パルス信号をクロックパルス信号として、該クロック
パルス信号の前エッジで前記第１の遅延パルス信号を保
持し、前記第１の遅延パルス信号に含まれるダミーパル
ス信号の遅延パルス信号を取り除いて前記入力パルス信
号の遅延パルス信号を抽出する第２のパルス保持手段
（例えば、図１に示すフリップフロップ４１）と、前記
第２のパルス保持手段から出力した第２の保持パルス信
号を、予め設定されたパルス幅となるように前記第２の
保持パルス信号を遅延させて前記第２のパルス保持手段
をリセットする第４のパルス遅延手段（例えば、図１に
示す遅延回路４３）と、を更に備えることを特徴とする

【００１７】請求項３記載の発明によれば、請求項１ま
たは２記載の発明において、信号パルス抽出手段は、第
３のパルス遅延手段により、第１のパルス遅延手段から
出力される第１の遅延パルス信号に含まれるダミーパル
ス信号のパルス幅より大きく、かつ基準信号の入力から
ダミーパルス信号出力までのダミーパルス生成回路の遅
延時間と基準信号の周期との差分以内で、第１の遅延パ
ルス信号を遅延させて第３の遅延パルス信号を出力し、
第２のパルス保持手段により、第３のパルス遅延手段か
ら出力された第３の遅延パルス信号をクロックパルス信
号として、クロックパルス信号の前エッジで第１の遅延
パルス信号を保持し、第１の遅延パルス信号に含まれる
ダミーパルス信号の遅延パルス信号を取り除いて入力パ
ルス信号の遅延パルス信号を抽出し、第４のパルス遅延
手段により、第２のパルス保持手段から出力した第２の
保持パルス信号を、予め設定されたパルス幅となるよう
に第２の保持パルス信号を遅延させて第２のパルス保持
手段をリセットするので、入力パルス信号とダミーパル
ス信号をパルス幅の違いによって区別し、入力パルス信
号の遅延パルス信号のみを抽出できるので、従来のタイ
ミング発生回路と同様な動作を行う遅延時間安定化回路
を構成できる。

【００１８】請求項４記載の発明によれば、請求項１記
載の発明において、前記ダミーパルス生成手段は、前記
第１のパルス保持手段から出力された第１の保持パルス
信号と、後述する第３のパルス保持手段（例えば、図３
に示すフリップフロップ３４）から出力された第３の保
持パルス信号の反転信号とを論理和演算して第１のマス
ク信号を出力する第２の論理和手段（例えば、図３に示
すＯＲゲート３３）と、前記基準信号をクロックパルス
信号として、その前エッジで前記第２の論理和手段から
出力された第１のマスク信号を保持する前記第３のパル
ス保持手段と、前記第３のパルス保持手段から出力され
た第３の保持パルス信号の反転信号と、前記入力パルス
信号とを論理積演算してトグルイネーブル信号を出力す
る第１の論理積手段（例えば、図３に示すＡＮＤゲート
３０１）と、前記第１の論理積手段から出力されたトル
グイネーブル信号と、後述する第４のパルス保持手段
（例えば、図３に示すフリップフロップ３０３）から出
力された第４の保持パルス信号とを排他的論理和演算し
て第２のマスク信号を出力する排他的論理和手段（例え
ば、図３に示すＥＸＯＲゲート３０２）と、前記基準信
号をクロックパルス信号として、その前エッジで前記排
他的論理和手段から出力された第２のマスク信号を保持
する前記第４のパルス保持手段と、前記第４のパルス保
持手段から出力された第４の保持パルス信号と前記入力
パルス信号とを論理積後論理反転演算して反転マスク信
号を出力する論理積後論理反転手段（例えば、図３に示
すＮＡＮＤゲート３０４）と、前記第４のパルス保持手
段の遅延時間と、前記論理積後論理反転手段の遅延時間
とを加算した時間を上回り、かつ前記基準信号の周期と
そのパルス幅の差分の時間以内で前記基準信号を遅延さ
せて第２の遅延パルスを出力する第２のパルス遅延手段
（例えば、図３に示す遅延回路３２’）と、前記第３の
パルス保持手段から出力される第３の保持パルス信号の
反転信号と、前記論理積後論理反転手段から出力される
反転マスク信号と、前記第２のパルス遅延手段から出力
される第２の遅延パルス信号とを理論積演算してダミー
パルス信号を生成して出力する第２の論理積手段（例え
ば、図３に示すＡＮＤゲート３５）と、を更に備えるこ
とを特徴とする。

【００１９】請求項４記載の発明によれば、請求項１記
載の発明において、ダミーパルス生成手段は、第２の論
理和手段により、第１のパルス保持手段から出力された
第１の保持パルス信号と、後述する第３のパルス保持手
段から出力された第３の保持パルス信号の反転信号とを
論理和演算して第１のマスク信号を出力し、第３のパル
ス保持手段により、基準信号をクロックパルス信号とし
て、その前エッジで第２の論理和手段から出力された第
１のマスク信号を保持し、第１の論理積手段により、第
３のパルス保持手段から出力された第３の保持パルス信
号の反転信号と、入力パルス信号とを論理積演算してト
グルイネーブル信号を出力し、排他的論理和手段によ
り、第１の論理積手段から出力されたトルグイネーブル
信号と、後述する第４のパルス保持手段から出力された
第４の保持パルス信号とを排他的論理和演算して第２の
マスク信号を出力し、第４のパルス保持手段により、基
準信号をクロックパルス信号として、その前エッジで排
他的論理和手段から出力された第２のマスク信号を保持
し、論理積後論理反転手段により、第４のパルス保持手
段から出力された第４の保持パルス信号と入力パルス信
号とを論理積後論理反転して反転マスク信号を出力し、
第２のパルス遅延手段により、第４のパルス保持手段の
遅延時間と、論理積後論理反転手段の遅延時間とを加算
した時間を上回り、かつ基準信号の周期とそのパルス幅
の差分の時間以内で基準信号を遅延させて第２の遅延パ
ルスを出力し、第２の論理積手段により、第３のパルス
保持手段から出力される第３の保持パルス信号の反転信
号と、論理積後論理反転手段から出力される反転マスク
信号と、第２のパルス遅延手段から出力される第２の遅
延パルス信号とを論理積演算してダミーパルス信号を生
成して出力するので、ダミーパルス信号の挿入数を減ら
すことができる。これにより、消費電力をあまり増加さ
せることなく、入力パルス信号の通過の増減に関わらず
回路の動作周波数変動を小さくでき、遅延時間を安定化
できる。

【００２０】

【発明の実施の形態】以下、図を参照して本発明の実施
の形態を詳細に説明する。 ［第１の実施の形態］図１及び２は、本発明を適用した
第１の実施の形態における遅延時間安定化回路を示す図
である。

【００２１】まず、構成を説明する。図１は、本第１の
実施の形態における遅延時間安定化回路１を示す回路図
であり、遅延時間安定化回路１は、カウンタ１００、フ
リップフロップ２０、ダミーパルス生成回路３０、パル
ス混合回路であるＯＲゲート５０、バーニア１０、信号
抽出回路４０から構成される。また、ダミーパルス生成
回路３０は、遅延回路３２から構成され、信号抽出回路
４０は、フリップフロップ４１と、遅延回路４２、４３
から構成される。

【００２２】カウンタ１００は、入力した基準信号ＲＣ
ＬＫを図示しないカウント開始信号から、予め設定され
ている所望の遅延時間分の周期を計数して遅延させて信
号ＴＭ１として出力する。

【００２３】フリップフロップ２０は、カウンタ１００
から入力された信号ＴＭ１をデータ入力とし、一定周期
Ｔである基準信号ＲＣＬＫをクロックパルス信号とし
て、その立ち上がりエッジで信号ＴＭ１を保持した信号
ＴＭ２をＯＲゲート５０に出力する。

【００２４】遅延回路３２は、入力された基準信号ＲＣ
ＬＫを、フリップフロップ２０の遅延時間より大きく、
かつ基準信号ＲＣＬＫの周期Ｔとそのパルス幅の差分の
時間以内で遅延させ、ダミーパルス信号として遅延クロ
ック信号ＤＣＬＫをＯＲゲート５０に出力する。

【００２５】ＯＲゲート５０は、フリップフロップ２０
から入力された信号ＴＭ２と、遅延回路３２から入力さ
れた遅延クロック信号ＤＣＬＫを論理和演算して、混合
信号ＴＤ３としてバーニア１０に出力する。

【００２６】バーニア１０は、ＯＲゲート５０から入力
された混合信号ＴＤ３を、基準信号ＲＣＬＫの周期Ｔ以
下の時間分解能で設定値に従って遅延させ、遅延パルス
信号ＴＤ４として遅延回路４２及びフリップフロップ４
１に出力する。

【００２７】遅延回路４２は、バーニア１０から入力さ
れた遅延パルス信号ＴＤ４を、遅延パルス信号ＴＤ４に
含まれるダミーパルス信号のパルス幅より大きく、かつ
基準信号ＲＣＬＫの周期Ｔと遅延回路３２の遅延時間と
の差分以内で遅延させ、遅延パルス信号ＴＤ５としてフ
リップフロップ４１に出力する。

【００２８】フリップフロップ４１は、バーニア１０か
らの遅延パルス信号ＴＤ４をデータ入力とし、遅延回路
４２からの遅延パルス信号ＴＤ５をクロックパルス信号
として、その立ち上がりエッジで遅延パルス信号ＴＤ４
を保持した信号ＴＯＵＴを出力する。

【００２９】遅延回路４３は、フリップフロップ４１か
ら入力された信号ＴＯＵＴを、信号ＴＯＵＴのパルス幅
を予め設定された時間で遅延させ、信号ＴＭ６として出
力する。出力された信号ＴＭ６は、フリップフロップ４
１のリセット端子に入力される。

【００３０】図２は、図１の遅延時間安定化回路１にお
ける各信号の状態を示すタイミングチャートである。な
お、回路の信号遅延は簡略化のため省略してある。

【００３１】図２において、基準信号ＲＣＬＫは、一定
周期Ｔで回路に与えられる基準信号である。信号ＴＭ１
は、パルス幅が時間Ｔで、基準信号ＲＣＬＫの周期Ｔの
分解能で任意の時間を入力する信号である。信号ＴＭ２
は、フリップフロップ２０により、信号ＴＭ１を基準信
号ＲＣＬＫの立ち上がりエッジで１段シフトした波形で
ある。遅延クロック信号ＤＣＬＫは、遅延回路３２によ
り、基準信号ＲＣＬＫをＴ／４遅延させた波形である。

【００３２】混合信号ＴＤ３は、ＯＲゲート５０によ
り、信号ＴＭ２と遅延クロック信号ＤＣＬＫを論理和演
算した波形である。信号ＴＭ２と遅延クロック信号ＤＣ
ＬＫが同時に存在する場合は、信号ＴＭ２のパルス幅が
遅延クロック信号ＤＣＬＫのパルス幅よりも広いため、
信号ＴＭ２が遅延クロック信号ＤＣＬＫを包含した波形
となる。

【００３３】遅延パルス信号ＴＤ４は、バーニア１０に
より、混合信号ＴＤ３を固定遅延を含めてＴ×３／４遅
延させた波形である。遅延パルス信号ＴＤ５は、遅延回
路４２により、遅延パルス信号ＴＤ４をＴ×３／４遅延
させた波形である。

【００３４】信号ＴＯＵＴは、フリップフロップ４１に
より、遅延パルス信号ＴＤ４を遅延パルス信号ＴＤ５の
立ち上がりのタイミングで保持した波形である。信号Ｔ
ＯＵＴが“Ｈｉ”レベルの場合は、遅延回路４３の遅延
時間後フリップフロップ４１はリセットされる。信号Ｔ
Ｍ６は、遅延回路４３により、信号ＴＯＵＴをＴ／２遅
延させた波形である。

【００３５】ここで、図６の従来回路と、図１の本発明
の回路例で、入力信号の周波数変動を起因とする出力信
号の遅延時間の変動量を比較する。

【００３６】ＣＭＯＳにおいて、一般的に次式（１）〜
（３）が成り立つ。 Ｐ＝Ｃ×Ｖ×Ｖ×ｆ …（１） Ｔｊ＝Ｔａ＋θ×Ｐ …（２） ｔｄ＝（Ａ＋Ｂ×Ｔｊ）×ｔｄｔａ …（３）

【００３７】ただし、Ｐは回路の消費電力、Ｃは回路の
負荷容量、Ｖは回路の電源電圧、ｆは回路の動作周波
数、Ｔａは室温、Ｔｊは回路の温度、θは回路と室温間
の熱抵抗、ｔｄｔａは室温における回路の遅延時間、ｔ
ｄは温度Ｔｊにおける回路の遅延時間、Ａ、Ｂはそれぞ
れ温度に関わらない遅延係数と温度に関わる遅延係数で
あり、Ａ＋Ｂ×Ｔａ＝１が成り立つ。

【００３８】まず、回路の消費電力を比較する。なお、
以下の消費電力計算において、バーニア１０と遅延回路
以外は、回路規模が小さいため消費電力に含めないこと
にする。

【００３９】図６の従来回路例の消費電力は、バーニア
１０に入力する信号ＴＭ２の周波数が０から最大１／
（２×Ｔ）まで変化するので、式（１）より の範囲となる。

【００４０】次に、図１の本発明の回路例の消費電力を
求める。バーニア１０、遅延回路３２、４２それぞれの
入力信号ＴＤ３、ＲＣＬＫ、ＴＤ４は周波数１／Ｔで一
定であり、遅延回路４３の入力信号ＴＯＵＴの周波数は
０〜１／（２×Ｔ）まで変化する。

【００４１】ここで、同一遅延時間であれば遅延回路は
バーニアの半分の回路規模で実現でき、回路規模と回路
の負荷容量は比例すると仮定して消費電力を求める。基
準として、バーニア１０の最大遅延＝固定遅延＋最大可
変遅延＝Ｔ／２＋Ｔ＝３／２×Ｔでの負荷容量をＣとす
る。

【００４２】遅延回路３２、４２、４３のそれぞれの遅
延時間がＴ／４、Ｔ×３／４、Ｔ／２なので、仮定に基
づき負荷容量は、Ｃ／１２、Ｃ×３／１２、Ｃ／６とな
る。よって、消費電力は式（１）より Ｐ＝（Ｃ／１２＋Ｃ＋Ｃ×３／１２）×Ｖ×Ｖ／Ｔ＋Ｃ／６×Ｖ×Ｖ×０ 〜（Ｃ／１２＋Ｃ＋Ｃ×３／１２）×Ｖ×Ｖ／Ｔ＋Ｃ／６×Ｖ×Ｖ／（２× Ｔ） ＝４／３×Ｃ×Ｖ×Ｖ／Ｔ 〜 １７／１２×Ｃ×Ｖ×Ｖ／Ｔ の範囲となる。

【００４３】式（２）と、式（３）の差分より、電力変
動量ΔＰと遅延変動量Δｔｄの関係は、 Δｔｄ＝Ｂ×θ×ΔＰ×ｔｄｔａ …（４） となる。

【００４４】図６の従来回路例でタイミング精度に関わ
るのはバーニア１０であり、その遅延量はｔｄｔａ＝３
／２×Ｔとなるので、遅延変動量は式（４）より Δｔｄ＝Ｂ×θ×（１／２×Ｃ×Ｖ×Ｖ／Ｔ−０）×３／２×Ｔ ＝０．７５×Ｂ×θ×Ｃ×Ｖ×Ｖ となる。

【００４５】図１の本発明の回路例でタイミング精度に
関わるのはバーニア１０と遅延回路４２であり、その遅
延量はｔｄｔａ＝３／２×Ｔ＋３／４×Ｔ＝９／４×Ｔ
となるので、遅延変動量は式（４）より となる。

【００４６】図１の本発明の回路と図６の従来方式をＣ
ＭＯＳで構成した回路の場合を比較すると、最大消費電
力は約２．８倍に増えているが、消費電力変動量は１／
６に減少し、遅延変動量は１／４に減少する。

【００４７】［第２の実施の形態］図３及び４は、本発
明を適用した第２の実施の形態における遅延時間安定化
回路３を示す図である。この遅延時間安定回路３は、図
１に示す遅延時間安定回路１に比べて、ダミーパルスの
挿入数を減らすことにより消費電力を低減させる。

【００４８】まず、構成を説明する。図３に示すよう
に、遅延時間安定化回路３は、カウンタ１００、フリッ
プフロップ２０、ダミーパルス生成回路３０、パルス混
合回路であるＯＲゲート５０から構成され、ダミーパル
ス生成回路３０は、ＯＲゲート３３、ＡＮＤゲート３
５、遅延回路３２’、フリップフロップ３４、及びダミ
ーパルス平均化回路３００から構成され、ダミーパルス
平均化回路３００は、ＡＮＤゲート３０１、ＥＸＯＲゲ
ート３０２、フリップフロップ３０３、ＮＡＮＤゲート
３０４から構成される。なお、ＯＲゲート５０より後の
回路構成については、上記第１の実施の形態の図１に示
す回路と同様の構成よってなるものであり、その構成に
ついては図示及び説明は省略する。

【００４９】図３において、カウンタ１００は、入力し
た基準信号ＲＣＬＫを図示しないカウント開始信号から
予め設定された所望の遅延時間分の周期を計数して遅延
させた信号ＴＭ１として出力する。

【００５０】フリップフロップ２０は、信号ＴＭ１をデ
ータ入力とし、一定周期Ｔである基準信号ＲＣＬＫをク
ロックパルス信号として、その立ち上がりエッジで信号
ＴＭ１を保持した信号ＴＭ２をＯＲゲート５０、３３に
出力する。

【００５１】ＯＲゲート３３は、フリップフロップ２０
から入力された信号ＴＭ２とフリップフロップ３４の反
転出力信号ＭＡＳＫ１Ｂを論理和演算して信号ＭＡＳＫ
１をフリップフロップ３４に出力する。

【００５２】フリップフロップ３４は、ＯＲゲート３３
から入力された信号ＭＡＳＫ１をデータ入力とし、基準
信号ＲＣＬＫをクロックパルス信号として、その立ち上
がりエッジで信号ＭＡＳＫ１の論理反転を保持した反転
出力信号ＭＡＳＫ１ＢをＯＲゲート３３、ＡＮＤゲート
３５、及びＡＮＤゲート３０１に出力する。

【００５３】遅延回路３２’は、入力された基準信号Ｒ
ＣＬＫを、フリップフロップ３０３とＮＡＮＤゲート３
０４の遅延時間の合計を上回り、かつ基準信号ＲＣＬＫ
の周期Ｔとそのパルス幅の差分以内の時間を遅延させた
遅延クロック信号ＤＣＬＫをＡＮＤゲート３５に出力す
る。

【００５４】ＡＮＤゲート３５は、フリップフロップ３
４から入力された信号ＭＡＳＫ１Ｂと、ダミーパルス平
均化回路３００から入力された信号ＭＡＳＫ２Ｂと、遅
延回路３２’から入力された遅延クロック信号ＤＣＬＫ
を論理積演算したダミーパルス信号ＨＣＬＫをＯＲゲー
ト５０に出力する。

【００５５】ＯＲゲート５０は、信号ＴＭ２とダミーパ
ルス信号ＨＣＬＫを論理和演算した混合信号ＴＤ３を出
力する。混合信号ＴＤ３以降の回路構成については、図
１に示す回路構成と同様の構成となるので図示及び説明
を省略する。

【００５６】ダミーパルス平均化回路３００の構成を以
下に説明する。ＡＮＤゲート３０１は、信号ＴＭ１と、
フリップフロップ３４から入力された信号ＭＡＳＫ１Ｂ
とを論理積演算した信号ＴＯＧＬをＥＸＯＲゲート３０
２に出力する。

【００５７】ＥＸＯＲゲート３０２は、ＡＮＤゲート３
０１から入力された信号ＴＯＧＬと、フリップフロップ
３０３から入力された信号ＭＡＳＫ２１を排他的理論和
演算した信号ＭＡＳＫ２０をフリップフロップ３０３に
出力する。

【００５８】フリップフロップ３０３は、ＥＸＯＲゲー
ト３０２から入力された信号ＭＡＳＫ２０をデータ入力
とし、基準信号ＲＣＬＫをクロックパルス信号としてそ
の立ち上がりエッジで信号ＭＡＳＫ２０を保持した信号
ＭＡＳＫ２１をＥＸＯＲゲート３０２及びＮＡＮＤゲー
ト３０４に出力する。

【００５９】ＮＡＮＤゲート３０４は、信号ＴＭ１と、
フリップフロップ３０３から入力された信号ＭＡＳＫ２
１とを論理積演算して反転した信号ＭＡＳＫ２ＢをＡＮ
Ｄゲート３５に出力する。

【００６０】図４は、図３の遅延時間安定化回路３にお
ける各信号の状態を示すタイミングチャートである。な
お、回路の信号遅延は簡略化のため省略してある。

【００６１】図４において、基準信号ＲＣＬＫは、一定
周期Ｔで回路に与えられる基準信号である。信号ＴＭ１
は、パルス幅が時間Ｔで、基準信号ＲＣＬＫの周期Ｔの
分解能で任意の時間を入力する信号である。信号ＴＭ２
は、フリップフロップ２０により、信号ＴＭ１を基準信
号ＲＣＬＫの立ち上がりエッジで１段シフトした波形で
ある。

【００６２】遅延クロック信号ＤＣＬＫは、遅延回路３
２’により、基準信号ＲＣＬＫをＴ／４遅延させた波形
である。信号ＭＡＳＫ１は、ＯＲゲート３３により、信
号ＴＭ２と信号ＭＡＳＫ１Ｂを論理和演算した波形であ
る。

【００６３】信号ＭＡＳＫ１Ｂは、フリップフロップ３
４により、信号ＭＡＳＫ１を基準信号ＲＣＬＫの立ち上
がりエッジで１段シフトし、更に論理反転した波形であ
る。すなわち、フリップフロップ３４の反転出力は、基
準信号ＲＣＬＫの立ち上がりエッジのタイミングで、信
号ＴＭ２が“Ｈｉ”レベルであれば“Ｌｏ”レベルで初
期化し、信号ＴＭ２が“Ｌｏ”レベルであれば“Ｈｉ”
レベルと“Ｌｏ”レベルを交互に繰り返す。

【００６４】信号ＴＯＧＬは、ＡＮＤゲート３０１によ
り、信号ＴＭ１と信号ＭＡＳＫ１Ｂを論理積演算した波
形である。信号ＭＡＳＫ２０は，ＥＸＯＲゲート３０２
により、信号ＴＯＧＬと信号ＭＡＳＫ２１を排他的論理
和演算した波形である。信号ＭＡＳＫ２１は、フリップ
フロップ３０３により、信号ＭＡＳＫ２０を基準信号Ｒ
ＣＬＫの立ち上がりのタイミングで１段シフトした波形
である。

【００６５】信号ＭＡＳＫ２Ｂは、ＮＡＮＤゲート３０
４により、信号ＭＡＳＫ２１と信号ＴＭ１を論理積演算
して、論理反転した波形である。ダミーパルスＨＣＬＫ
は、ＡＮＤゲート３５により、信号ＭＡＳＫ１ＢとＭＡ
ＳＫ２Ｂと遅延クロック信号ＤＣＬＫをを論理積演算し
た波形である。

【００６６】よって、信号ＭＡＳＫ１Ｂにより、ダミー
パルス信号ＨＣＬＫは、信号ＴＭ２が“Ｈｉ”レベルの
場合、次の基準信号ＲＣＬＫの周期では出力されず、信
号ＴＭ２が“Ｌｏ”レベルの場合は基準信号ＲＣＬＫの
２周期に一回出力される。

【００６７】また、信号ＭＡＳＫ２Ｂによりダミーパル
ス信号ＨＣＬＫは、基準信号ＲＣＬＫの奇数周期毎に信
号ＴＭ１が入力された場合、その２回に１回は信号ＴＭ
２の直前に挿入されるダミーパルス信号の挿入を阻止し
て動作周波数を平均化する。

【００６８】混合信号ＴＤ３は、ＯＲゲート５０によ
り、信号ＴＭ２とダミーパルス信号ＨＣＬＫとを論理和
演算した波形であり、信号ＴＭ２とダミーパルス信号Ｈ
ＣＬＫが同時に存在する場合は、信号ＴＭ２のパルス幅
がダミーパルス信号ＨＣＬＫの幅より広いため、信号Ｔ
Ｍ２がダミーパルス信号ＨＣＬＫを包含した波形とな
る。

【００６９】ＴＤ３以降の波形は、ダミーパルス信号挿
入数が異なる以外は、回路構成が図２と同一であるため
説明を省略する。

【００７０】次にダミーパルス平均化回路３００の動作
を説明する。基準信号ＲＣＬＫの周期が奇数個毎に、信
号ＴＭ１がＡＮＤゲート３０１に入力されると、ＡＮＤ
ゲート３０１の出力信号ＴＯＧＬは“Ｈｉ”レベルとな
る。そして、ＡＮＤゲート３０１から信号ＴＯＧＬを入
力されたＥＸＯＲゲート３０２により、フリップフロッ
プ３０３の出力信号ＭＡＳＫ２１を論理反転した信号Ｍ
ＡＳＫ２０をフリップフロップ３０３自身へデータ入力
するので、上記条件が成立する度に信号ＭＡＳＫ２１は
“Ｈｉ”レベルと“Ｌｏ”レベルを交互に繰り返す。

【００７１】また、ＮＡＮＤゲート３０４は、信号ＴＭ
２が“Ｈｉ”レベルとなる１周期前、すなわち信号ＴＭ
１が“Ｈｉ”レベルの時に、信号ＭＡＳＫ２１が“Ｈ
ｉ”レベルの場合はＭＡＳＫ２Ｂを“Ｌｏ”レベルとし
て、ＡＮＤゲート３５にてダミーパルス信号の挿入を阻
止する。

【００７２】一方、ＮＡＮＤゲート３０４は、信号ＴＭ
１が入力しない場合、もしくは信号ＭＡＳＫ２１が“Ｌ
ｏ”レベルの場合は、ＡＮＤゲート３５にてダミーパル
ス信号を挿入する。よって、基準信号ＲＣＬＫの奇数周
期毎に信号ＴＭ１が入力されても、その２回に１回は信
号ＴＭ２の直前に挿入されるダミーパルス信号が阻止さ
れ、信号ＴＤ３の平均の周波数は信号ＴＭ１の入力頻度
に関わらず１／（２×Ｔ）に平均化する。

【００７３】次に、図３の本発明の回路例の消費電力を
求める。遅延回路３２’の入力信号ＲＣＬＫは周波数１
／Ｔで一定であり、バーニア１０、遅延回路４２の入力
信号ＴＤ３、ＴＤ４の平均の周波数は１／（２×Ｔ）で
一定であり、遅延回路４３の入力信号ＴＯＵＴの周波数
は０〜１／（２×Ｔ）まで変化する。遅延回路３２’、
４２、４３のそれぞれの遅延時間がＴ／４、Ｔ×３／
４、Ｔ／２なので、仮定に基づき負荷容量は、Ｃ／１
２、Ｃ×３／１２、Ｃ／６となる。よって、消費電力は
式（１）より Ｐ＝Ｃ／１２×Ｖ×Ｖ／Ｔ＋（Ｃ＋Ｃ×３／１２）×Ｖ×Ｖ／（２×Ｔ） ＋Ｃ／６×Ｖ×Ｖ×０ 〜Ｃ／１２×Ｖ×Ｖ／Ｔ＋（Ｃ＋Ｃ×３／１２）×Ｖ×Ｖ／（２×Ｔ） ＋Ｃ／６×Ｖ×Ｖ／（２×Ｔ） ＝１７／２４×Ｃ×Ｖ×Ｖ／Ｔ〜１９／２４×Ｃ×Ｖ×Ｖ／Ｔ の範囲となる。

【００７４】次に、遅延変動量を計算する。図４の本発
明の回路例での遅延変動量は、タイミング精度に関わる
のはバーニア１０と遅延回路４２であり、その遅延量は
ｔｄｔａ＝３／２×Ｔ＋３／４×Ｔ＝９／４×Ｔとなる
ので、式（４）より遅延変動量は、 Δｔｄ＝Ｂ×θ×（１９／２４×Ｃ×Ｖ×Ｖ／Ｔ −１７／２４×Ｃ×Ｖ×Ｖ／Ｔ）×９／４×Ｔ ＝０．１９×Ｂ×θ×Ｃ×Ｖ×Ｖ となる。

【００７５】図３の本発明と図６の従来方式をＣＭＯＳ
で構成した場合を比較すると、最大消費電力は約１．６
倍に増えているが、消費電力変動量は１／６に減少し、
遅延変動量は１／４に減少する。

【００７６】以上の結果をまとめて、図５に遅延変動量
と消費電力のグラフを示す。図５（ａ）のグラフは、入
力信号ＴＭ１の周波数を０〜１／（２×Ｔ）まで変えた
時の出力信号ＴＯＵＴの遅延変動量を、図５（ｂ）のグ
ラフは同消費電力を示したグラフで、従来回路をＣＭＯ
Ｓで構成した場合を基準として本発明の２つの回路例を
相対比較した。

【００７７】図５のグラフより、本発明の２つの回路例
はいずれも従来回路例より消費電力が大きいが、消費電
力の変動量を小さくすることができるので、遅延変動量
を従来回路例より小さくすることが可能となっている。

【００７８】通常、ＩＣの中にはこのような微細タイミ
ング発生回路が複数個搭載される。例えば２０個の微細
タイミング発生回路が搭載されている場合、最悪の条件
での消費電力の変動量は２０倍に拡大され、よって遅延
変動量も２０倍に拡大される。いま、１つの微細タイミ
ング発生回路で５０ｐｓの遅延変動があったとすると、
その変動量は最大２０倍の１０００ｐｓに拡大される。

【００７９】一方、本発明を微細タイミング発生回路に
適用することで、遅延変動量を１／４の２５０ｐｓ程度
に縮小することができ、ＬＳＩテスタとして見た場合、
この効果は大である。

【００８０】全ての実施例は正論理で説明したが、負論
理でも構成できる。バーニア及び遅延回路の遅延量は固
定した値で説明したが、回路が動作する範囲で変更する
こともできる。ＣＭＯＳで回路を説明したが、温度によ
って遅延時間が変動するのは少なからず半導体の性質で
あるので、ＣＭＯＳ以外の回路についても本回路方式が
適用可能である。

【００８１】

【発明の効果】請求項１記載の発明の遅延時間安定化回
路によれば、着目信号の通過の増減に関わらずバーニア
１０の動作周波数変動を小さくできる。これにより、バ
ーニア１０の消費電力変動が小さくなるため、温度変動
が小さくなり、遅延時間を安定化できる。

【００８２】請求項２記載の発明の遅延時間安定化回路
によれば、バーニアに入力する遅延させたい着目信号と
着目信号との間にパルス幅の異なるダミーパルスを挿入
でき、回路の動作周波数変動を小さくできる。

【００８３】請求項３記載の発明の遅延時間安定化回路
によれば、着目信号とダミーパルスをパルス幅の違いに
よって区別し、着目信号のみを抽出できるので、従来回
路と同様な動作を行う遅延時間安定化回路を構成でき
る。

【００８４】請求項４記載の発明の遅延時間安定化回路
によれば、ダミーパルス信号の挿入数を減らすことがで
きる。これにより、消費電力を大きく増加させることな
く、着目信号の通過の増減に関わらず回路の動作周波数
変動を小さくでき、遅延時間を安定化できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における遅延時間安
定化回路１の構成を示す図。

【図２】図１に示す遅延時間安定化回路１の各信号の状
態を示すタイミングチャート。

【図３】本発明の第２の実施の形態における遅延時間安
定化回路３の構成を示す図。

【図４】図３に示す遅延時間安定化回路３の各信号の状
態を示すタイミングチャート。

【図５】図１、３、及び６に示す微細タイミング発生回
路の入力信号に対する遅延変動量と消費電力のグラフ。

【図６】従来の微細タイミング発生回路６の構成を示す
図。

【図７】図６に示す微細タイミング発生回路６の各信号
の状態を示すタイミングチャート。

【符号の説明】

１０ バーニア ２０、３４、４１、３０３ フリップフロップ ３０ ダミーパルス生成回路 ４０ 信号パルス抽出回路 ３２、３２’、４２、４３ 遅延回路 ５０、３３ ＯＲゲート ３５、３０１ ＡＮＤゲート ３００ ダミーパルス平均化回路 ３０４ ＮＡＮＤゲート ３０２ ＥＸＯＲゲート １００ カウンタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】一定周波数の基準信号の周期以下の遅延分
   解能でタイミング信号を出力する遅延時間安定化回路に
   おいて、 入力された一定周波数の基準信号をクロックパルス信号
   とし、前記基準信号の１周期をパルス幅として前記基準
   信号の周期の分解能で任意時間に入力パルス信号を生成
   する入力パルス生成手段と、 前記入力パルス信号を前記基準信号の前エッジで保持し
   ながら出力する第１のパルス保持手段と、 前記入力パルス信号もしくは前記基準信号に基づいて、
   該基準信号の周期と異なるパルス幅のダミーパルス信号
   を生成するダミーパルス生成手段と、 前記第１のパルス保持手段から出力された第１の保持パ
   ルス信号と前記ダミーパルス生成手段から出力されたダ
   ミーパルス信号とを論理和演算して混合パルス信号を出
   力する第１の論理和手段と、 前記第１の論理和手段から出力された混合パルス信号を
   前記基準信号の周期以下の遅延分解能で予め設定された
   時間を遅延させて第１の遅延パルス信号を出力する第１
   のパルス遅延手段と、 前記入力パルス信号とダミーパルス信号のパルス幅の違
   いにより、前記第１のパルス遅延手段から出力された第
   １の遅延パルス信号からダミーパルス信号を取り除い
   て、前記入力パルス信号の遅延パルス信号のみを抽出し
   て出力する信号パルス抽出手段と、 を備えることを特徴とする遅延時間安定化回路。
2. 【請求項２】前記ダミーパルス生成手段は、前記第１の
   パルス保持手段のクロックパルス信号の入力から第１の
   保持パルス信号の出力までの遅延時間より大きく、かつ
   前記基準信号の周期と該基準信号のパルス幅との差分の
   時間以内で、前記基準信号を遅延させてダミーパルス信
   号を生成して出力する第２のパルス遅延手段を更に備え
   ることを特徴とする請求項１記載の遅延時間安定化回
   路。
3. 【請求項３】前記信号パルス抽出手段は、 前記第１のパルス遅延手段から出力される前記第１の遅
   延パルス信号に含まれるダミーパルス信号のパルス幅よ
   り大きく、かつ前記基準信号の入力からダミーパルス信
   号出力までの前記ダミーパルス生成回路の遅延時間と前
   記基準信号の周期との差分以内で、前記第１の遅延パル
   ス信号を遅延させて第３の遅延パルス信号を出力する第
   ３のパルス遅延手段と、 前記第３のパルス遅延手段から出力された第３の遅延パ
   ルス信号をクロックパルス信号として、該クロックパル
   ス信号の前エッジで前記第１の遅延パルス信号を保持
   し、前記第１の遅延パルス信号に含まれるダミーパルス
   信号の遅延パルス信号を取り除いて前記入力信号の遅延
   パルス信号を抽出する第２のパルス保持手段と、 前記第２のパルス保持手段から出力した第２の保持パル
   ス信号を、予め設定されたパルス幅となるように前記第
   ２の保持パルス信号を遅延させて前記第２のパルス保持
   手段をリセットする第４のパルス遅延手段と、 を更に備えることを特徴とする請求項１または２記載の
   遅延時間安定化回路。
4. 【請求項４】前記ダミーパルス生成手段は、 前記第１のパルス保持手段から出力された第１の保持パ
   ルス信号と、後述する第３のパルス保持手段から出力さ
   れた第３の保持パルス信号の反転信号とを論理和演算し
   て第１のマスク信号を出力する第２の論理和手段と、 前記基準信号をクロックパルス信号として、その前エッ
   ジで前記第２の論理和手段から出力された第１のマスク
   信号を保持する前記第３のパルス保持手段と、 前記第３のパルス保持手段から出力された第３の保持パ
   ルス信号の反転信号と、前記入力パルス信号とを論理積
   演算してトグルイネーブル信号を出力する第１の論理積
   手段と、 前記第１の論理積手段から出力されたトルグイネーブル
   信号と、後述する第４のパルス保持手段から出力された
   第４の保持パルス信号とを排他的論理和演算して第２の
   マスク信号を出力する排他的論理和手段と、 前記基準信号をクロックパルス信号として、その前エッ
   ジで前記排他的論理和手段から出力された第２のマスク
   信号を保持する前記第４のパルス保持手段と、 前記第４のパルス保持手段から出力された第４の保持パ
   ルス信号と前記入力パルス信号とを論理積後論理反転演
   算して反転マスク信号を出力する論理積後論理反転手段
   と、 前記第４のパルス保持手段の遅延時間と、前記論理積後
   論理反転手段の遅延時間とを加算した時間を上回り、か
   つ前記基準信号の周期とそのパルス幅の差分の時間以内
   で前記基準信号を遅延させて第２の遅延パルスを出力す
   る第２のパルス遅延手段と、 前記第３のパルス保持手段から出力される第３の保持パ
   ルス信号の反転信号と、前記論理積後論理反転手段から
   出力される反転マスク信号と、前記第２のパルス遅延手
   段から出力される第２の遅延パルス信号とを理論積演算
   してダミーパルス信号を生成して出力する第２の論理積
   手段と、 を更に備えることを特徴とする請求項１記載の遅延時間
   安定化回路。