JP2967520B2 - 最大周期列信号発生回路 - Google Patents
最大周期列信号発生回路Info
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- JP2967520B2 JP2967520B2 JP1116442A JP11644289A JP2967520B2 JP 2967520 B2 JP2967520 B2 JP 2967520B2 JP 1116442 A JP1116442 A JP 1116442A JP 11644289 A JP11644289 A JP 11644289A JP 2967520 B2 JP2967520 B2 JP 2967520B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は通信やレーダなどの耐妨害性や秘匿性を向
上させ得る最大周期列信号の発生回路に関するものであ
る。
上させ得る最大周期列信号の発生回路に関するものであ
る。
従来，様々な不規則信号が，通信やレーダなどの耐妨
害性能等の向上のため用いられており，その代表的なも
のとして最大周期列信号がある。
害性能等の向上のため用いられており，その代表的なも
のとして最大周期列信号がある。
第５図は従来のｎ次の最大周期列信号発生回路を示す
図であり，図において（１）はｎ段シフトレジスタ，
（２）は排他的論理和回路，（３）はリセツト信号発生
部，（４）はクロツクパルス発生部である。
図であり，図において（１）はｎ段シフトレジスタ，
（２）は排他的論理和回路，（３）はリセツト信号発生
部，（４）はクロツクパルス発生部である。
この回路では,n段シフトレジスタ（１）のｎ段目と，
その中間のｍ段目の出力とを排他的論理和回路（２）で
排他的論理和をとり，その出力を,n段シフトレジスタ
（１）の１段目の入力にフイードバツクすると共に，ク
ロツクパルス発生部（４）で発生した周期Ｔのクロツク
パルスをｎ段シフトレジスタ（１）に加えれば,0と１と
を組合せたｎ次の最大周期列信号を発生できる。この場
合,n段シフトレジスタ（１）の全段のレジスタの初期状
態が０でないこと及びフイードバツクのための中間の段
数ｍは有限体GF（２）上の原始多項式の係数に対応して
いることが必要であり，シフトレジスタの段数ｎに対応
したｍの値は例えば「符号理論」（宮川，岩垂，今井共
著，昭晃堂,1973）および「スペクトル拡散通信システ
ム（昭和63年５月20日発行，科学技術出版社）,423頁表
6.6に示されているものが知られている。
その中間のｍ段目の出力とを排他的論理和回路（２）で
排他的論理和をとり，その出力を,n段シフトレジスタ
（１）の１段目の入力にフイードバツクすると共に，ク
ロツクパルス発生部（４）で発生した周期Ｔのクロツク
パルスをｎ段シフトレジスタ（１）に加えれば,0と１と
を組合せたｎ次の最大周期列信号を発生できる。この場
合,n段シフトレジスタ（１）の全段のレジスタの初期状
態が０でないこと及びフイードバツクのための中間の段
数ｍは有限体GF（２）上の原始多項式の係数に対応して
いることが必要であり，シフトレジスタの段数ｎに対応
したｍの値は例えば「符号理論」（宮川，岩垂，今井共
著，昭晃堂,1973）および「スペクトル拡散通信システ
ム（昭和63年５月20日発行，科学技術出版社）,423頁表
6.6に示されているものが知られている。
上記のような従来の最大周期列信号発生回路における
初期値設定は，リセツト信号発生部（３）においてフリ
ツプフロツプをリセツト信号でプリセツトし,n段シフト
レジスタ（１）の１段目だけに１を入れる初期値（1,0,
0,…０）が用いられていた。このためシフトレジスタの
段数ｎが大きくなると第６図（ｂ）に示すように初期の
当分の期間０が続き不規則度が低い信号となるという問
題点があつた。また，レーダ等に適用する場合，レーダ
のパルス変調の周期と最大周期列信号の周期が非同期で
はスプリアスが発生するため互いに同期をとる必要があ
る。しかしｎ次の最大周期列信号の周期は（2n−１）Ｔ
であり，レーダの距離性能，ドツプラ検出性能などによ
り決定されるパルス幅，パルス繰返し周期と同期をとる
ことが困難であるという問題点があつた。更に，秘匿性
向上のために，時間的に最大周期列信号の周期や信号の
符号（０と１との組合せ）を変化させる場合，シフトレ
ジスタの段数ｎやフイードバツクのための中間段数ｍの
位置を変えるために複数個の最大周期列信号発生回路を
備える必要があり装置が大型化するという問題があつ
た。
初期値設定は，リセツト信号発生部（３）においてフリ
ツプフロツプをリセツト信号でプリセツトし,n段シフト
レジスタ（１）の１段目だけに１を入れる初期値（1,0,
0,…０）が用いられていた。このためシフトレジスタの
段数ｎが大きくなると第６図（ｂ）に示すように初期の
当分の期間０が続き不規則度が低い信号となるという問
題点があつた。また，レーダ等に適用する場合，レーダ
のパルス変調の周期と最大周期列信号の周期が非同期で
はスプリアスが発生するため互いに同期をとる必要があ
る。しかしｎ次の最大周期列信号の周期は（2n−１）Ｔ
であり，レーダの距離性能，ドツプラ検出性能などによ
り決定されるパルス幅，パルス繰返し周期と同期をとる
ことが困難であるという問題点があつた。更に，秘匿性
向上のために，時間的に最大周期列信号の周期や信号の
符号（０と１との組合せ）を変化させる場合，シフトレ
ジスタの段数ｎやフイードバツクのための中間段数ｍの
位置を変えるために複数個の最大周期列信号発生回路を
備える必要があり装置が大型化するという問題があつ
た。
この発明は上記のような課題を解決するためになされ
たもので，最初から不規則度が高く信号の周期や符号が
可変である最大周期列信号の発生回路を得ることを目的
とする。
たもので，最初から不規則度が高く信号の周期や符号が
可変である最大周期列信号の発生回路を得ることを目的
とする。
この発明に係る最大周期列信号発生回路は，シフトレ
ジスタの段数ｎ及びフイードバツクのための中間段数ｍ
を切換えるためのスイツチ回路，レーダ等のパルス変調
周期と同期をとるためのＫ進カウンタ回路と任意の初期
値設定のためのプリセツト回路を設けたものである。
ジスタの段数ｎ及びフイードバツクのための中間段数ｍ
を切換えるためのスイツチ回路，レーダ等のパルス変調
周期と同期をとるためのＫ進カウンタ回路と任意の初期
値設定のためのプリセツト回路を設けたものである。
この発明における最大周期列信号発生回路は，プリセ
ツト回路で初期値を任意に設定できるため最初から信号
の不規則度が高く，更に，シフトレジスタの段数ｎと中
間段数ｍの値が変化できると共にＫ進カウンタで強制的
に符号長や周期を変えることにより，装置を大型化する
ことなく耐妨害性や秘匿性を向上できる最大周期列信号
を発生する。
ツト回路で初期値を任意に設定できるため最初から信号
の不規則度が高く，更に，シフトレジスタの段数ｎと中
間段数ｍの値が変化できると共にＫ進カウンタで強制的
に符号長や周期を変えることにより，装置を大型化する
ことなく耐妨害性や秘匿性を向上できる最大周期列信号
を発生する。
第１図はこの発明の一実施例を示す図であり，（１）
はｎ段シフトレジスタ，（２）は排他的論理和回路，
（３）はプリセット信号発生部，（４）はクロツクパル
ス発生部，（５）はシフトレジスタの段数を切換えるた
めのスイツチ回路，（６）はフイードバツクのためのタ
ツプ位置を切換えるためのスイツチ回路，（７）はＫ進
カウンタ，（８）は制御部である。
はｎ段シフトレジスタ，（２）は排他的論理和回路，
（３）はプリセット信号発生部，（４）はクロツクパル
ス発生部，（５）はシフトレジスタの段数を切換えるた
めのスイツチ回路，（６）はフイードバツクのためのタ
ツプ位置を切換えるためのスイツチ回路，（７）はＫ進
カウンタ，（８）は制御部である。
制御部（８）は第２図に示すように,CPU（81），メモ
リ（82），第１の専用演算器（83），第２の専用演算器
（84）及びI/O（入出力）コントローラ（85）で構成さ
れバス（86）により互いに接続されている。
リ（82），第１の専用演算器（83），第２の専用演算器
（84）及びI/O（入出力）コントローラ（85）で構成さ
れバス（86）により互いに接続されている。
この制御部（８）の動作フローは第３図のフローチヤ
ートに示す通りであり，通信やレーダの諸元に適合した
最大周期列信号の形式，すなわち，信号の周期や符号の
組合せを決定するための演算並びにその周期や符号の組
合せのスケジユールリング（時間的な変化のさせ方）を
行う。
ートに示す通りであり，通信やレーダの諸元に適合した
最大周期列信号の形式，すなわち，信号の周期や符号の
組合せを決定するための演算並びにその周期や符号の組
合せのスケジユールリング（時間的な変化のさせ方）を
行う。
第３図のフローチヤートにしたがつて，この発明によ
る最大周期列信号発生回路の動作を説明する。まず，通
信装置やレーダ装置の諸元をI/Oコントローラ（85）を
通して読み込みメモリ（82）に記憶する（ステツプ
イ）。このメモリ（82）に記憶された諸元を用いてシフ
トレジスタ（１）の段数ｎ′及びタツプ位置ｍを第１の
専用演算器（83）により決定する（ステツプ ロ）。す
なわち，レーダのパルス繰返し周期（通信ではデータ周
期）τを用いて，（2n′−１）Ｔ≧τを満足するシフト
レジスタ（１）の段数ｎ′を設定し，このｎ′に対応し
たｎ′次の原始多項式の係数からタツプ位置ｍを専用演
算器（83）を用いて決定する。この値ｎ′及びｍはI/O
コントローラ（85）を通して，シフトレジスタ（１）の
段数を切換えるためのスイツチ回路（５）及びフイード
バツクのためのタツプ位置を切換えるためのスイツチ回
路（６）に送られ，それぞれのスイツチ回路を動作させ
シフトレジスタ（１）の段数をｎ′に，タツプ位置をｍ
に切換える（ステツプ ハ）。次に，シフトレジスタ
（１）の初期値を第２の専用演算器（84）（例えば,2値
乱数発生器）により設定し,I/Oコントローラ（85）を通
してプリセツト信号発生部（３）に送ると共に，プリセ
ツト指令によりシフトレジスタ（１）へ初期値としてプ
リセツトする（ステツプ ニ）。上記のように初期設定
が完了した後,I/Oコントローラ（85）を通してＫ進カウ
ンタ（７）をリセツトし（ステツプ ホ），更に，クロ
ツクパルス発生部（４）を起動させる（ステツプ
ヘ）。
る最大周期列信号発生回路の動作を説明する。まず，通
信装置やレーダ装置の諸元をI/Oコントローラ（85）を
通して読み込みメモリ（82）に記憶する（ステツプ
イ）。このメモリ（82）に記憶された諸元を用いてシフ
トレジスタ（１）の段数ｎ′及びタツプ位置ｍを第１の
専用演算器（83）により決定する（ステツプ ロ）。す
なわち，レーダのパルス繰返し周期（通信ではデータ周
期）τを用いて，（2n′−１）Ｔ≧τを満足するシフト
レジスタ（１）の段数ｎ′を設定し，このｎ′に対応し
たｎ′次の原始多項式の係数からタツプ位置ｍを専用演
算器（83）を用いて決定する。この値ｎ′及びｍはI/O
コントローラ（85）を通して，シフトレジスタ（１）の
段数を切換えるためのスイツチ回路（５）及びフイード
バツクのためのタツプ位置を切換えるためのスイツチ回
路（６）に送られ，それぞれのスイツチ回路を動作させ
シフトレジスタ（１）の段数をｎ′に，タツプ位置をｍ
に切換える（ステツプ ハ）。次に，シフトレジスタ
（１）の初期値を第２の専用演算器（84）（例えば,2値
乱数発生器）により設定し,I/Oコントローラ（85）を通
してプリセツト信号発生部（３）に送ると共に，プリセ
ツト指令によりシフトレジスタ（１）へ初期値としてプ
リセツトする（ステツプ ニ）。上記のように初期設定
が完了した後,I/Oコントローラ（85）を通してＫ進カウ
ンタ（７）をリセツトし（ステツプ ホ），更に，クロ
ツクパルス発生部（４）を起動させる（ステツプ
ヘ）。
上記手順により動作を始めた最大周期列信号発生回路
は第４図（ａ）に示すようにクロツクパルスがＫ個毎
に，第４図（ｂ）のようなＫ進カウンタ（７）のオーバ
フローパルスが生じＫ進カウンタ（７）及びプリセツト
信号発生部（３）それぞれがリセツト及び第４図（ｃ）
のようにプリセツトされて初期状態に戻り,n′段のシフ
トレジスタ（１）で発生する最大周期列信号の周期
（2n′−１）Ｔから第４図（ｄ）に示すようにKTの周期
分だけ抽出する。
は第４図（ａ）に示すようにクロツクパルスがＫ個毎
に，第４図（ｂ）のようなＫ進カウンタ（７）のオーバ
フローパルスが生じＫ進カウンタ（７）及びプリセツト
信号発生部（３）それぞれがリセツト及び第４図（ｃ）
のようにプリセツトされて初期状態に戻り,n′段のシフ
トレジスタ（１）で発生する最大周期列信号の周期
（2n′−１）Ｔから第４図（ｄ）に示すようにKTの周期
分だけ抽出する。
このように,2値乱数などを用いて得られた初期値をプ
リセツトして得られるｎ′次最大周期列信号は，最初か
ら不規則度が高い。しかも，通信やレーダなどの諸元に
合せて互いの同期がとれるようカウンタの進数Ｋを決
め，プリセツト信号発生部（３）でプリセツト信号が生
じる毎に，すなわち,KT（＜（2n′−１）Ｔ）の周期で
再現的にｎ′次最大周期列信号が現われるため，周期が
ずれることにより発生するスプリアスの発生が抑えられ
る。また，時間的にｍまたはｎ′とｍを同時に変えるこ
とにより，発生する信号の符号の組合せや符号長が変え
られるため，相手側に信号解析する時間的余裕が少なく
なり秘匿性や耐妨害性が向上する。
リセツトして得られるｎ′次最大周期列信号は，最初か
ら不規則度が高い。しかも，通信やレーダなどの諸元に
合せて互いの同期がとれるようカウンタの進数Ｋを決
め，プリセツト信号発生部（３）でプリセツト信号が生
じる毎に，すなわち,KT（＜（2n′−１）Ｔ）の周期で
再現的にｎ′次最大周期列信号が現われるため，周期が
ずれることにより発生するスプリアスの発生が抑えられ
る。また，時間的にｍまたはｎ′とｍを同時に変えるこ
とにより，発生する信号の符号の組合せや符号長が変え
られるため，相手側に信号解析する時間的余裕が少なく
なり秘匿性や耐妨害性が向上する。
なお，上記説明ではフイードバツクのためのタツプ数
がひとつの場合について述べたが，複数の場合について
も同様に適用できる。また，制御のために専用演算器を
用いた場合について述べたが，複数個のCPUで演算する
場合についても同様に適用できる。
がひとつの場合について述べたが，複数の場合について
も同様に適用できる。また，制御のために専用演算器を
用いた場合について述べたが，複数個のCPUで演算する
場合についても同様に適用できる。
以上のように，この発明によれば，従来の最大周期列
信号を発生させる回路にプリセツト信号発生部,K進カウ
ンタ，シフトレジスタの段数を切換えるスイツチ回路を
付加することにより，装置を大型化することなく通信や
レーダなどの諸元に適合した初期特性の良好な最大周期
列信号発生回路を提供できるという効果がある。
信号を発生させる回路にプリセツト信号発生部,K進カウ
ンタ，シフトレジスタの段数を切換えるスイツチ回路を
付加することにより，装置を大型化することなく通信や
レーダなどの諸元に適合した初期特性の良好な最大周期
列信号発生回路を提供できるという効果がある。
第１図はこの発明による最大周期列信号発生回路の一実
施例を示すブロツク図，第２図はこの発明の信号発生回
路の制御部の一実施例を示すブロツク図，第３図はこの
制御部の動作を説明するフローチヤート，第４図はこの
発明の信号発生回路で発生した信号波形の例を示す図，
第５図は従来の最大周期列信号発生回路を示すブロツク
図，第６図はこの信号発生回路で発生した信号波形の例
を示す図である。 図中，（１）はｎ段シフトレジスタ，（２）は排他的論
理和回路，（３）はプリセツト信号発生部，（４）はク
ロツクパルス発生部，（５），（６）はスイツチ回路，
（７）はＫ進カウンタ，（８）は制御部である。 なお，図中同一あるいは相当部分には同一符号を付して
示してある。
施例を示すブロツク図，第２図はこの発明の信号発生回
路の制御部の一実施例を示すブロツク図，第３図はこの
制御部の動作を説明するフローチヤート，第４図はこの
発明の信号発生回路で発生した信号波形の例を示す図，
第５図は従来の最大周期列信号発生回路を示すブロツク
図，第６図はこの信号発生回路で発生した信号波形の例
を示す図である。 図中，（１）はｎ段シフトレジスタ，（２）は排他的論
理和回路，（３）はプリセツト信号発生部，（４）はク
ロツクパルス発生部，（５），（６）はスイツチ回路，
（７）はＫ進カウンタ，（８）は制御部である。 なお，図中同一あるいは相当部分には同一符号を付して
示してある。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 3/84 G01S 7/36
Claims (1)
- 【請求項１】ｎ段シフトレジスタと，前記ｎ段シフトレ
ジスタのｎ段目の出力とその中間段数ｍ（＜ｎ）の出力
を入力し，排他的論理和をとつた出力を前記ｎ段シフト
レジスタの１段目の入力端にフイードバツクする排他的
論理和回路と，周期Ｔのクロツクパルスを発生し，その
クロツクパルスを前記ｎ段シフトレジスタへ入力させる
クロツクパルス発生部とを備えた最大周期列信号発生回
路において，符号長，周期を可変とするため前記シフト
レジスタの段数ｎを切換え，かつ前記フイードバツクの
ためのタツプ位置ｍを切換えるスイツチ回路と，前記周
期Ｔのクロツクパルスと前記シフトレジスタの段数で決
定される最大周期列信号の周期をKTの周期で再現的に発
生させるためのＫ進カウンタと，前記Ｋ進カウンタの出
力を入力し，前記シフトレジスタの初期値を設定するた
めのプリセツト信号発生部と，所定の諸元情報を用いて
前記シフトレジスタの段数およびタツプ位置を決定する
手段，この手段により決定された段数およびタツプ位置
となるように前記スイツチ回路へ切換制御指令を発生す
る手段，前記シフトレジスタの初期値を設定し，その初
期値を前記プリセツト信号発生部へ出力するとともに前
記シフトレジスタへ初期値として設定するためのプリセ
ツト指令を発生する手段，前記プリセツト完了後，前記
Ｋ進カウンタへリセツト指令を発生し，かつ前記クロツ
クパルス発生部へ起動指令を発生する手段とを有する制
御部とを具備したことを特徴とする最大周期列信号発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116442A JP2967520B2 (ja) | 1989-05-10 | 1989-05-10 | 最大周期列信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116442A JP2967520B2 (ja) | 1989-05-10 | 1989-05-10 | 最大周期列信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02295215A JPH02295215A (ja) | 1990-12-06 |
| JP2967520B2 true JP2967520B2 (ja) | 1999-10-25 |
Family
ID=14687211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1116442A Expired - Lifetime JP2967520B2 (ja) | 1989-05-10 | 1989-05-10 | 最大周期列信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2967520B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102436684A (zh) * | 2011-09-20 | 2012-05-02 | 广州新软计算机技术有限公司 | 防止多个obu对etc交易造成干扰的方法和系统 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5960028A (en) * | 1995-08-11 | 1999-09-28 | Sharp Kabushiki Kaisha | Spread spectrum communication system |
| KR100611955B1 (ko) | 1999-07-20 | 2006-08-11 | 삼성전자주식회사 | 스크램블러 |
| JP2001223670A (ja) | 2000-02-09 | 2001-08-17 | Nec Corp | 拡散符号生成器及びそれを用いるｃｄｍａ通信装置並びにそれらに用いる拡散符号生成方法 |
-
1989
- 1989-05-10 JP JP1116442A patent/JP2967520B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102436684A (zh) * | 2011-09-20 | 2012-05-02 | 广州新软计算机技术有限公司 | 防止多个obu对etc交易造成干扰的方法和系统 |
| CN102436684B (zh) * | 2011-09-20 | 2013-12-11 | 广州新软计算机技术有限公司 | 防止多个obu对etc交易造成干扰的方法和系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02295215A (ja) | 1990-12-06 |
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