JP2004254080A - Ｃｃｄ用パルスジェネレータ - Google Patents
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Abstract
【課題】ＣＣＤ駆動用信号とＣＣＤ出力処理用信号とを正確なタイミングで生成することを可能にする。
【解決手段】ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ駆動用信号とＣＣＤ出力処理用信号とを生成するディジタルディレイ方式の信号生成手段と、生成された信号の反転信号および非反転信号を生成する反転・非反転信号生成手段と、生成された信号の反転信号と非反転信号とを選択する選択手段と、生成された信号を一時停止するブランキング手段と、出力イネーブル機能を有し、選択手段により選択された信号を出力する出力手段と、それぞれの手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定手段１１３と、を備える。
【選択図】 図１
【解決手段】ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ駆動用信号とＣＣＤ出力処理用信号とを生成するディジタルディレイ方式の信号生成手段と、生成された信号の反転信号および非反転信号を生成する反転・非反転信号生成手段と、生成された信号の反転信号と非反転信号とを選択する選択手段と、生成された信号を一時停止するブランキング手段と、出力イネーブル機能を有し、選択手段により選択された信号を出力する出力手段と、それぞれの手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定手段１１３と、を備える。
【選択図】 図１
Description
【０００１】
【発明が属する技術分野】
本発明は、ＣＣＤを駆動するためのＣＣＤ駆動用信号とＣＣＤ出力信号を処理するためのＣＣＤ出力処理用信号とを生成するパルスジェネレータに関し、さらに詳しくは、各信号の正確なタイミング制御が可能なパルスジェネレータに関する。
【０００２】
【従来の技術】
画像読み取り装置の心臓部であるＣＣＤの駆動およびその出力信号処理に必要な複数の信号は、良質な画像信号を得るために、それぞれの発生タイミングが非常に重要である。
【０００３】
従来は、そのタイミング関係を確保するために、ゲート回路やインバータ回路がもつ遅延特性を応用したり、比較的安価な半導体遅延素子を用いて実現していた。
【０００４】
なお、従来、ラインＣＣＤを用いた画像読み取り装置では、高速から低速の読み取り装置に同一のＣＣＤ（ラインセンサ）が共通して採用されるために回路構成の大半は変更無いとしても、タイミング設定回路に変更があるために、実際には回路の共通化を行っていなかった。
【０００５】
なお、パルスジェネレータとして使用可能なパルス発生回路が、以下の特許文献１に記載されている。
【０００６】
【特許文献１】
特開平５−２７５９８８号公報（第１頁、図１）
【０００７】
【発明が解決しようとする課題】
ところが、近年、画像読み取り装置の高速化や高解像度化が要求され、これに伴ってＣＣＤの駆動速度も高速となってきた。
【０００８】
たとえば、ＣＣＤ出力信号は、ＣＣＤ駆動に必要な固定期間が存在し、画像信号として、有効な期間が限定される。これは、高速駆動になればなるほど狭くなり、ＣＣＤ出力信号のサンプリングタイミング調整は容易でなくなってきている。
【０００９】
図６はＣＣＤ出力信号の波形例を示す波形図である。ここでは、１画素分の波形例を示している。ここで、画像信号としてサンプルホールドが行える期間は図６▲４▼の画像信号安定期間に限定される。たとえば、読み取り周波数（ＣＣＤ転送信号の周波数）が２０ＭＨｚとしたときの▲１▼〜▲５▼までの１周期は５０ｎｓとなっている。なお、▲１▼のリセット期間とクランプ期間はＣＣＤ駆動仕様から最小で約２０ｎｓである。▲２▼のフィールドスルー期間は、相関サンプリング時の基準レベルとなるところで、高速駆動時は、画像安定期間を確保するために、転送クロックとリセットパルスのタイミングを調整して０ｎｓとしている。▲３▼の画像信号立ち下がり期間は、転送クロックのｔｒ、ｔｆにも影響されるが、通常は１５ｎｓ程度は必要である。▲５▼の画像信号立ち上がり期間は、同じく通常は５ｎｓ程度は必要である。
【００１０】
したがって、残された▲４▼の画像信号期間は、ｔｗ▲４▼＝５０−▲１▼−▲２▼−▲３▼−▲５▼＝５０−２０−０−１５−５＝１０、となる。すなわち、１０ｎｓとなってしまう。さらに、この１０ｎｓの期間中にも資料のサンプルホールドポイントが存在する。最良のサンプルホールドポイントとは、結果として、最大振幅が得られ、かつ、ノイズ量が最小のポイントである。このポイントは、▲４▼の画像信号安定期間の後端部であるが、▲５▼にあまり近づきすぎるとノイズが増加してしまう。
【００１１】
以上のように、ＣＣＤ出力信号のサンプルホールドタイミング調整はクリティカルな状態におかれており、高速駆動になるほどより一層クリティカルな状態を増すことになる。
【００１２】
このため、高速あるいは高解像度な画像読み取り装置では、ＣＣＤ駆動用信号（ＣＣＤリセット信号，ＣＣＤクランプ信号，予備信号など）やＣＣＤ出力処理用信号（サンプリング信号など）を正確なタイミングで生成するために、高価な高精度の遅延素子を使わざるを得ない状況になってきている。
【００１３】
また、装置個々のばらつきにより、設計状態のままでは動作しないという状況も起こりうる。そのため、ジャンパスイッチなどを用いて、高精度の遅延素子の遅延状態を調整するといった装置構成になっているものもあった。
【００１４】
また、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されるために回路構成の大半は変更無いとしても、上記タイミング設定回路に変更があるために、実際には回路の共通化が出来ないという不具合があった。
【００１５】
本発明は、上記の課題を解決するためになされたものであって、その目的は、ＣＣＤ駆動用信号とＣＣＤ出力処理用信号とを正確なタイミングで生成することが可能なＣＣＤ用パルスジェネレータを提供することにある。
【００１６】
【課題を解決するための手段】
以上のような問題に鑑みて、本件出願の発明者らは、複数のインバータ回路を組み合わせたディジタルディレイ方式遅延信号発生手段（クロックを細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤリセット信号を生成するディジタルディレイ方式の信号生成回路）を用いて、ＣＣＤ駆動信号およびＣＣＤ出力処理用信号のタイミングを調整することで、以上の問題点を解決できることを新たに見いだした。
【００１７】
具体的には、この転送信号を基準として、ＣＣＤを駆動するためのＣＣＤ駆動用信号としてのリセット信号とクランプ信号信号とを生成し、また、ＣＣＤ出力を処理するためのＣＣＤ出力処理用信号としてサンプリング信号を生成し、さらに、、その他、予備信号を前記複数のインバータ回路を組み合わせた遅延信号発生手段によりそのタイミングを調整するものであり、それぞれの複数の信号を一つの集積回路にまとめ、さらには、それぞれの複数の信号のタイミング、パルス幅、特性、出力制御を一つのレジスタから構成される出力信号条件設定手段により集中的に制御可能にするものである。
【００１８】
すなわち、課題を解決する手段としての本発明は以下に説明するようなものである。
【００１９】
（１）請求項１記載の発明は、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤリセット信号を生成するディジタルディレイ方式のＣＣＤリセット信号生成手段と、前記ＣＣＤリセット信号の反転信号および非反転信号を生成する反転・非反転信号生成手段と、前記ＣＣＤリセット信号の反転信号と非反転信号とを選択する選択手段と、前記ＣＣＤリセット信号を一時停止するブランキング手段と、出力イネーブル機能を有し、前記選択手段により選択された信号を出力する出力手段と、前記それぞれの手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定手段と、を備えたことを特徴とするＣＣＤ用パルスジェネレータである。
【００２０】
この発明では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤリセット信号を生成し、ＣＣＤリセット信号の反転信号と非反転信号とを選択し、必要に応じてＣＣＤリセット信号を一時停止し、出力する。そして、以上の各動作を決定する複数の条件の設定情報を設定する。
【００２１】
このため、ＣＣＤ駆動用信号としてのＣＣＤリセット信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００２２】
（２）請求項２記載の発明は、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤクランプ信号を生成するディジタルディレイ方式のＣＣＤクランプ信号生成手段と、前記ＣＣＤクランプ信号の反転信号および非反転信号を生成する反転・非反転信号生成手段と、前記ＣＣＤクランプ信号の反転信号と非反転信号とを選択する選択手段と、前記ＣＣＤクランプ信号を一時停止するブランキング手段と、出力イネーブル機能を有し、前記選択手段により選択された信号を出力する出力手段と、前記それぞれの手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定手段と、を備えたことを特徴とするＣＣＤ用パルスジェネレータである。
【００２３】
この発明では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤクランプ信号を生成し、ＣＣＤクランプ信号の反転信号と非反転信号とを選択し、必要に応じてＣＣＤクランプ信号を一時停止し、出力する。そして、以上の各動作を決定する複数の条件の設定情報を設定する。
【００２４】
このため、ＣＣＤ駆動用信号としてのＣＣＤクランプ信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００２５】
（３）請求項３記載の発明は、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ用予備信号を生成するディジタルディレイ方式のＣＣＤ用予備信号生成手段と、前記ＣＣＤ用予備信号の反転信号および非反転信号を生成する反転・非反転信号生成手段と、前記ＣＣＤ用予備信号の反転信号と非反転信号とを選択する選択手段と、前記ＣＣＤ用予備信号を一時停止するブランキング手段と、出力イネーブル機能を有し、前記選択手段により選択された信号を出力する出力手段と、前記それぞれの手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定手段と、を備えたことを特徴とするＣＣＤ用パルスジェネレータである。
【００２６】
この発明では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ用予備信号を生成し、ＣＣＤ用予備信号の反転信号と非反転信号とを選択し、必要に応じてＣＣＤ用予備信号を一時停止し、出力する。そして、以上の各動作を決定する複数の条件の設定情報を設定する。
【００２７】
このため、ＣＣＤ駆動用信号としてのＣＣＤ用予備信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００２８】
（４）請求項４記載の発明は、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ用予備信号を生成するディジタルディレイ方式のＣＣＤ用予備信号生成手段と、前記ＣＣＤ用予備信号の反転信号および非反転信号を生成する反転・非反転信号生成手段と、前記ＣＣＤ用予備信号の反転信号と非反転信号とを選択する選択手段と、出力イネーブル機能を有し、前記選択手段により選択された信号を出力する出力手段と、前記それぞれの手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定手段と、を備えたことを特徴とするＣＣＤ用パルスジェネレータである。
【００２９】
この発明では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ用予備信号を生成し、ＣＣＤ用予備信号の反転信号と非反転信号とを選択し、出力する。そして、以上の各動作を決定する複数の条件の設定情報を設定する。
【００３０】
このため、ＣＣＤ駆動用信号としてのＣＣＤ用予備信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００３１】
（５）請求項５記載の発明は、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じてＣＣＤ出力をサンプリングするためのサンプリング信号を生成するディジタルディレイ方式のサンプリング信号生成手段と、前記サンプリング信号の反転信号および非反転信号を生成する反転・非反転信号生成手段と、前記サンプリング信号の反転信号と非反転信号とを選択する選択手段と、出力イネーブル機能を有し、前記選択手段により選択された信号を出力する出力手段と、前記それぞれの手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定手段と、を備えたことを特徴とするＣＣＤ用パルスジェネレータである。
【００３２】
この発明では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ用予備信号を生成し、ＣＣＤ用予備信号の反転信号と非反転信号とを選択し、出力する。そして、以上の各動作を決定する複数の条件の設定情報を設定する。
【００３３】
このため、ＣＣＤ駆動用信号としてのＣＣＤ用予備信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００３４】
（６）請求項６記載の発明は、前記出力信号条件設定手段は、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成される、ことを特徴とする請求項１乃至請求項５のいずれかに記載のＣＣＤ用パルスジェネレータである。
【００３５】
この発明では、出力信号条件設定手段は、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成されており、制御部などとシリアル通信によって必要なデータの授受を行うことが可能であり、簡素な構成により信頼性を高めることが可能になる。
【００３６】
（７）請求項７記載の発明は、前記出力信号条件設定手段は、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成されており、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成された別機能素子手段とカスケード接続可能である、ことを特徴とする請求項６記載のＣＣＤ用パルスジェネレータである。
【００３７】
この発明では、出力信号条件設定手段は、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成されており、制御部や同種の別機能素子手段などとシリアル通信によって必要なデータの授受を行うことが可能であり、簡素な構成により信頼性を高めることが可能になる。
【００３８】
（８）請求項８記載の発明は、前記のレジスタは、素子動作順選択のための端子を介して制御される、ことを特徴とする請求項６または請求項７のいずれかに記載のＣＣＤ用パルスジェネレータである。
【００３９】
この発明では、前記のレジスタは、素子動作順選択のための端子を介して制御されるため、ＣＣＤ用パルスジェネレータ同士が複数接続される場合に、それぞれの動作順を定めることが可能になる。
【００４０】
（９）請求項９記載の発明は、前記のレジスタは、素子イネーブル選択のための端子を介して制御される、ことを特徴とする請求項６または請求項７のいずれかに記載のＣＣＤ用パルスジェネレータである。
【００４１】
この発明では、前記のレジスタは、素子イネーブル選択のための端子を介して制御されるため、ＣＣＤ用パルスジェネレータ同士が複数接続される場合に、それぞれを有効（イネーブル）にするか無効（ディセーブル）にするかの設定が可能になる。
【００４２】
（１０）請求項１０記載の発明は、前記レジスタは、ＣＰＵなどの設定手段により通信を介して制御される、ことを特徴とする請求項６または請求項７のいずれかに記載のＣＣＤ用パルスジェネレータである。
【００４３】
この発明では、出力信号条件設定手段は、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成されており、制御部やその他の設定手段とシリアル通信によって必要なデータの授受を行うことが可能であり、簡素な構成により信頼性を高めることが可能になる。
【００４４】
（１１）請求項１１記載の発明は、各手段が集積回路の１チップ内で構成されたことを特徴とする請求項６記載のＣＣＤ用パルスジェネレータである。
【００４５】
この発明では、上記（１）〜（５）の各部と、上記（６）の出力信号条件設定手段とが、半導体集積回路の１チップ内にディジタル回路として構成されており、簡易な構成となり、回路面積を削減することが可能になる。また、同一チップ内であるため、熱条件も等しくなり、高精度を確保することが可能になる。
【００４６】
（１２）請求項１２記載の発明は、請求項１乃至請求項５のパルスジェネレータのうち少なくとも２種類が組み合わされて、複数の出力手段を備えたパルスジェネレータであって、前記出力手段の出力イネーブル機能は、一つの設定で全ての出力イネーブル機能が同時に制御される、ことを特徴とするパルスジェネレータである。
【００４７】
この発明では、上記（１）〜（５）のパルスジェネレータのうち少なくとも２種類が組み合わされて、複数の出力を得るものであって、出力イネーブル機能は、一つの設定で全ての出力イネーブル機能が同時に制御されるようになっている。このため、簡易な制御によって信頼性の高い動作を実現することが可能になる。
【００４８】
（１３）請求項１３記載の発明は、前記転送信号を差動入力手段により受けて、前記複数の遅延信号を生成する、ことを特徴とする請求項１乃至請求項５のいずれかに記載のＣＣＤ用パルスジェネレータである。
【００４９】
この発明では、（１）〜（５）による転送信号を差動入力手段により受けて、複数の遅延信号を生成している。このように差動入力とすることで、ノイズの影響などを受けず、正確なタイミングで転送信号を受けることが可能になる。
【００５０】
（１４）請求項１４記載の発明は、各手段が集積回路の１チップ内で構成されており、前記ブランキング手段は、ブランキング信号を集積回路内で生成する内部ブランキング信号生成手段と、ブランキング信号を集積回路外から入力する外部ブランキング信号入力手段と、前記内部ブランキング信号と前記外部ブランキング信号とを選択するブランキング信号選択手段とを有し、前記プランキング信号選択手段の選択は、前記出力信号条件設定手段により設定される、ことを特徴とする請求項１乃至請求項３のいずれかに記載のＣＣＤ用パルスジェネレータである。
【００５１】
この発明では、上記（１）〜（３）の各手段が集積回路の１チップ内で構成されており、さらに、ブランキング手段では、集積回路内で生成するブランキング信号と集積回路外から入力する前記内部ブランキング信号とが、出力信号条件設定手段により設定されて選択される。
【００５２】
このため、ＣＣＤ駆動用信号を正確なタイミングで生成することが可能になるだけでなく、外部からのブランキング信号を用いて制御することも可能になり、多種多様な使用方法が可能になる。
【００５３】
（１５）請求項１５記載の発明では、（１）〜（１４）において、ラインＣＣＤを駆動するための信号を発生する、ことを特徴とする。
【００５４】
この発明では、以上の（１）〜（１４）のそれぞれをラインＣＣＤを駆動するためのパルスジェネレータに適用することで、従来の問題点を解決した良好な結果を得ることが可能になる。
【００５５】
【発明の実施の形態】
以下、図面を参照して、本発明のＣＣＤ用パルスジェネレータの実施の形態例を詳細に説明する。
【００５６】
〈画像読み取り装置の全体構成〉
ここで、本発明の一実施の形態例のＣＣＤ用パルスジェネレータを適用することが可能な画像読み取り装置の全体構成を説明する。
【００５７】
なお、本実施の形態例のＣＣＤ用パルスジェネレータは、多色（ＲＧＢの３色など）の読み取りを行う画像読み取り装置に適用することも可能であるが、まず、説明を簡単にするためにモノクロの画像読み取り装置１００に適用した例を用いて説明する。
【００５８】
１０１は画像読み取り装置１００の各部を制御するためのＣＰＵなどで構成された制御部である。１１０は本実施の形態例の特徴部分であって、設定された立ち上がりタイミングと立ち下りタイミングとに応じてＣＣＤ駆動用信号とＣＣＤ出力処理用信号とを正確なタイミングで生成するディジタルディレイ方式を採用したパルスジェネレータである。
【００５９】
１２０はパルスジェネレータ１１０からの転送信号とリセット信号とを受けてＣＣＤ１３０を駆動するＣＣＤドライバである。１３０はＣＣＤドライバ１２０から駆動されて光電変換を行う撮像手段としてのＣＣＤである。なお、このＣＣＤ１３０はラインセンサであっても２次元センサであってもよい。１４０はクランプ信号を用いてＣＣＤ１３０からの出力信号に所定の信号処理を施して画像信号を生成する信号処理回路、１５０はサンプリング信号を用いて画像信号に所定の画像処理を施す画像処理回路である。
【００６０】
また、パルスジェネレータ１１０は以下の１１１〜１１８を有して構成されている。１１１はＣＣＤ１３０の電荷転送に用いられる転送信号を基準クロックとして発生するクロック発生部、１１３はパルスジェネレータ１１０内の各手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定部である。また、１１４ａ〜１１４ｅはＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じた信号を生成するディジタルディレイ方式パルス調整部である。また、１１５ａ〜１１５ｅは前記ディジタルディレイ方式パルス調整部１１４ａ〜１１４ｅの出力の反転信号および非反転信号を生成する反転部、１１６ａ〜１１６ｅは前記反転部１１５ａ〜１１５ｅの出力（反転信号および非反転信号）を選択する選択部、１１７ａ〜１１７ｃは前記選択部１１６ａ〜１１６ｃの選択結果を一時的に遮断（一時停止）するブランキング部、１１８ａ〜１１８ｅは前記ブランキング部１１７ａ〜１１７ｃまたは前記選択部１１６ｄ〜１１６ｅの出力を出力イネーブル機能を介して出力する出力部、である。
【００６１】
なお、この図１において、クロック発生部１１１からの転送信号はＣＣＤドライバ１２０に供給され、出力部１１８ａからのリセット信号はＣＣＤドライバ１２０に供給され、出力部１１８ｂからのクランプ信号は信号処理回路１４０に供給され、出力部１１８ｄからのサンプリング信号は画像処理回路１５０に供給され、出力部１１８ｃからの予備信号＃１と出力部１１８ｅからの予備信号＃２とは予備のために用意されている。
【００６２】
また、制御部１０１からの制御を受けた出力信号条件設定部１１３は、選択部１１６ａ〜１１６ｅの選択と、ブランキング部１１７ａ〜１１７ｃのブランキング制御と、出力部１１８ａ〜１１８ｅの出力イネーブル機能と、について、これらそれぞれの手段の動作を決定する複数の条件の設定情報を設定する。
【００６３】
なお、ディジタルディレイ方式パルス調整部１１４ａは、請求項における「ディジタルディレイ式のリセット信号生成手段」である。また、ディジタルディレイ方式パルス調整部１１４ｂは、請求項における「ディジタルディレイ式のクランプ信号生成手段」である。また、ディジタルディレイ方式パルス調整部１１４ｃは、請求項における「ディジタルディレイ式のＣＣＤ用予備信号生成手段」である。また、ディジタルディレイ方式パルス調整部１１４ｄは、請求項における「ディジタルディレイ式のサンプリング信号生成手段」である。また、ディジタルディレイ方式パルス調整部１１４ｅは、請求項における「ディジタルディレイ式のＣＣＤ用予備信号生成手段」である。
【００６４】
また、図２はディジタルディレイ方式パルス調整部１１４ａの内部構成を示しつつ、出力信号条件設定部１１３と反転部１１５ａ〜出力部１１８ａまでの関係を示した構成図である。ディジタルディレイ方式パルス調整部１１４ｂ〜１１４ｅについても、同様な構成であるとする。
【００６５】
以下、ディジタルディレイ方式パルス調整部１１４ａの構成と動作とを中心にして、本実施の形態例の特徴について、以下の（Ａ），（Ｂ），（Ｃ），（Ｄ）に分けて、順に説明する。
【００６６】
（Ａ）遅延信号生成：
ディレイチェーン部１１４１は入力信号（クロック発生部１１１からの基準クロック）を遅延させて位相が少しずつ異なる複数の遅延信号（遅延信号群：図２▲１▼）を得るためのディレイ素子群である。
【００６７】
ここで、ディレイチェーン部１１４１は、位相が少しずつ異なる遅延信号について、基準クロックの２周期分にわたって生成できる段数になるようにチェーン状にディレイ素子が縦続接続されていることが好ましい。
【００６８】
（Ｂ）同期検出：
同期検出部１１４２はクロック発生部１１１からの基準クロックを受け、遅延信号群（図２▲１▼）の中で基準クロックに同期している遅延信号の段数（同期ポイント）を検出する検出手段であり、同期ポイント情報（図２▲２▼）を出力する。ここで、同期検出部１１４２は、遅延信号群（図２▲１▼）の中で、最初に基準クロックに同期している第１同期ポイント情報ＳＰ１と、２番目に基準クロックに同期している第２同期ポイント情報ＳＰ２と、を出力できることが好ましい。ディレイチェーン部１１４１からの複数の遅延信号は、温度変化などの影響によって遅延時間に変動が生じている可能性があるため、このようにして、所定の変動しない時間（基準クロックから次の基準クロックまでの間）に、どれだけの遅延信号が含まれているかを検出しておく。
【００６９】
（Ｃ）同期切り替え：
同期切り替え部１１４３は、同期検出部１１４２からの同期ポイント情報（図２▲２▼）と、出力信号条件設定部１１３からのタイミング設定信号（図２▲３▼）とに基づいて、同期補正量を求め、遅延信号群（図２▲１▼）の中からどの位相の遅延信号を選択すべきかのセレクト信号（図２▲４▼）を出力するものである。なお、タイミング設定信号は、立ち上がりタイミングと立ち下りタイミングとを設定するための設定信号である。
【００７０】
（Ｄ）遅延信号選択：
セレクタ１１４４は同期切り替え部１１４３からのセレクト信号（図２▲４▼）を受け、遅延信号群（図２▲１▼）の中から対応する位相の遅延信号を選択し、リセット信号（図２▲５▼）として出力するものである。
【００７１】
このようにして、所望の立ち上がりタイミングと立ち下りタイミングとを有するリセット信号を生成するようにしている。なお、ここではリセット信号を例にしたが、クランプ信号やサンプリング信号や予備信号についても同様である。
【００７２】
なお、図６に示した画像信号の１画素の波形は、クロック発生部１１１からの転送信号と同期して出力されている。すなわち、転送信号のタイミングを基準として、遅延状態が把握された遅延信号の所望のタイミングに相当する段数目の遅延信号を選択することで、所望のタイミングで立ち上がり・立ち下がりを有するＣＣＤ駆動用信号とＣＣＤ出力処理用信号を正確に生成することが可能になる。
このため、図６で説明した画像安定期間において、所望のタイミングのパルスを得ることができる。
【００７３】
すなわち、高価なアナログ遅延素子を用意しておいてその選択を行うのではなく、位相（ドットクロックのパルスの位置もしくはタイミング）を細かく徐々に変えた遅延信号を所定タイミングで選択することで、所望の立ち上がりタイミングと立ち下りタイミングとを有するリセット信号等を生成するようにしている。
【００７４】
なお、この実施の形態例では、ディレイチェーン部１１４１の遅延素子１段あたりの遅延時間が熱や個体差などで変化したとしても、同期検出部１１４２が基準クロックを基準にして同期段数を求めているため、個体差や経時変化に影響されることなく、同期段数と所望のタイミングとから何段目の遅延信号を選択すれば良いかが決定され、結果として、所望のタイミングの立ち上がりと立ち下がりとを選択することが可能になっている。
【００７５】
なお、以上のディジタルディレイ方式パルス調整部に関しての技術は、本件出願の発明者が、特願平５−１２５４９号として別途出願している信号遅延装置の技術を用いることが可能である。
【００７６】
〈本実施の形態例の特徴〉
つぎに、この実施の形態例のＣＣＤ用パルスジェネレータ１１０を採用した画像読み取り装置１００の動作の特徴について、以下の（１）〜（１５）に列記して説明を行う。
【００７７】
（１）この実施の形態例では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤリセット信号をディジタルディレイ方式パルス調整部１１４ａで生成する。
【００７８】
そして、反転部１１５ａにて生成したＣＣＤリセット信号の反転信号と非反転信号とを出力信号条件設定部１１３からの設定に応じて選択部１１６ａで選択する。そして出力信号条件設定部１１３の設定に応じてＣＣＤリセット信号をブランキング部１１７ａで一時停止し、出力信号条件設定部１１３の制御に応じて出力イネーブル機能を介して出力部１１８ａから出力する。なお、以上の各動作を決定する複数の条件の設定情報を出力信号条件設定部１１３が設定する。
【００７９】
このため、ＣＣＤ駆動用信号としてのＣＣＤリセット信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００８０】
（２）この実施の形態例では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤクランプ信号をディジタルディレイ方式パルス調整部１１４ａで生成する。
【００８１】
そして、反転部１１５ａにて生成したＣＣＤクランプ信号の反転信号と非反転信号とを出力信号条件設定部１１３からの設定に応じて選択部１１６ａで選択する。そして出力信号条件設定部１１３の設定に応じてＣＣＤクランプ信号をブランキング部１１７ａで一時停止し、出力信号条件設定部１１３の制御に応じて出力イネーブル機能を介して出力部１１８ａから出力する。なお、以上の各動作を決定する複数の条件の設定情報を出力信号条件設定部１１３が設定する。
【００８２】
このため、ＣＣＤ駆動用信号としてのＣＣＤクランプ信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００８３】
（３）この実施の形態例では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ用予備信号をディジタルディレイ方式パルス調整部１１４ａで生成する。
【００８４】
そして、反転部１１５ａにて生成したＣＣＤ用予備信号の反転信号と非反転信号とを出力信号条件設定部１１３からの設定に応じて選択部１１６ａで選択する。そして出力信号条件設定部１１３の設定に応じてＣＣＤ用予備信号をブランキング部１１７ａで一時停止し、出力信号条件設定部１１３の制御に応じて出力イネーブル機能を介して出力部１１８ａから出力する。なお、以上の各動作を決定する複数の条件の設定情報を出力信号条件設定部１１３が設定する。
【００８５】
このため、ＣＣＤ駆動用信号としてのＣＣＤ用予備信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００８６】
（４）この実施の形態例では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ用予備信号をディジタルディレイ方式パルス調整部１１４ａで生成する。
【００８７】
そして、反転部１１５ａにて生成したＣＣＤ用予備信号の反転信号と非反転信号とを出力信号条件設定部１１３からの設定に応じて選択部１１６ａで選択する。また、出力信号条件設定部１１３の制御に応じて出力イネーブル機能を介して出力部１１８ａから出力する。なお、以上の各動作を決定する複数の条件の設定情報を出力信号条件設定部１１３が設定する。
【００８８】
このため、ＣＣＤ駆動用信号としてのＣＣＤ用予備信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００８９】
（５）この実施の形態例では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ用予備信号をディジタルディレイ方式パルス調整部１１４ａで生成する。
【００９０】
そして、反転部１１５ａにて生成したＣＣＤ用予備信号の反転信号と非反転信号とを出力信号条件設定部１１３からの設定に応じて選択部１１６ａで選択する。また、出力信号条件設定部１１３の制御に応じて出力イネーブル機能を介して出力部１１８ａから出力する。なお、以上の各動作を決定する複数の条件の設定情報を出力信号条件設定部１１３が設定する。
【００９１】
このため、ＣＣＤ駆動用信号としてのＣＣＤ用予備信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００９２】
（６）この実施の形態例では、出力信号条件設定部１１３は、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成されていることが望ましい。このような構成のため、制御部１０１などとシリアル通信によって必要なデータの授受を行うことが可能であり、簡素な構成により信頼性を高めることが可能になる。
【００９３】
図３はこの接続の様子を模式的に示した説明図であり、制御部１０１からのデータ（ＤＡＴＡＩＮ，ＤＡＴＡＯＵＴ），クロック（ＣＬＫ），ロード（ＬＯＡＤ）の接続の様子を示している。なお、パルスジェネレータ１１０内部では、パルスジェネレータ１１０内部の出力信号条件設定部１１３が、制御部１０１とデータ，クロック，ロードの信号を送受している。
【００９４】
また、以上のような接続にした場合、図４に示すような複数のパルスジェネレータ１１０Ａ，１１０Ｂを、制御部１０１に対して縦続接続することも可能である。
【００９５】
（７）この実施の形態例では、出力信号条件設定部１１３は、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成されており、さらに、パルスジェネレータ１１０が、制御部１０１や同種の別機能素子手段（図示せず）などとシリアル通信によって必要なデータの授受を行うことが可能であると、簡素な構成により信頼性を高めることが可能になり好ましい。この場合、ＣＣＤ用パルスジェネレータ同士はカスケード接続できることが望ましい。
【００９６】
（８）この実施の形態例では、上記（６）または（７）の出力信号条件設定部１１３のレジスタは、素子動作順選択のための端子を介して制御されることが望ましい。このような構成にすると、複数のＣＣＤ用パルスジェネレータ同士を縦続接続した場合に、親子（マスター／スレーブ）関係や動作順を定めることが可能となり、望ましい。
【００９７】
なお、ここで、素子動作順選択のための端子には、ＨまたはＬによって設定を行えることが望ましい。図５の例では、パルスジェネレータ１１０Ａの素子動作順選択の端子ＣＳはＨレベルに設定され、かつ、親であると設定されており、一方、パルスジェネレータ１１０Ｂの素子動作順選択の端子ＣＳはＬレベルに設定されており、子であると設定されている例を示している。なお、この素子動作順選択の端子ＣＳを１本だけでなく、２本以上の信号線として、ＨとＬとの組み合わせによりＩＤを設定できるようにしてもよい。
【００９８】
（９）この実施の形態例では、上記（６）または（７）の出力信号条件設定部１１３のレジスタは、イネーブル選択のための端子を介して制御されることが望ましい。このような構成にすると、複数のＣＣＤ用パルスジェネレータ同士を縦続接続した場合に、それぞれを有効（イネーブル）にするか無効（ディセーブル）にするかの設定が可能となり、望ましい。なお、ここで、イネーブル選択のための端子には、ＨまたはＬによって設定を行えることが望ましい。
【００９９】
なお、ここで、素子動作順選択のための端子には、ＨまたはＬによって設定を行えることが望ましい。図５の例では、パルスジェネレータ１１０Ａのイネーブル選択の端子ＣＳはＨレベルに設定されており、有効であると設定されており、一方、パルスジェネレータ１１０Ｂのイネーブル選択の端子ＣＳはＬレベルに設定されており、無効であると設定されている例を示している。
【０１００】
（１０）この実施の形態例では、出力信号条件設定部１１３は、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成されており、制御部１０１やその他の設定手段（図示せず）とシリアル通信によって必要なデータの授受を行うことが可能であり、簡素な構成により信頼性を高めることが可能になる。
【０１０１】
（１１）この実施の形態例では、上記（１）〜（５）の各部と、上記（６）の出力信号条件設定部１１３とが、半導体集積回路の１チップ内にディジタル回路として構成されていることが望ましい。このように半導体集積回路の１チップとすることで、簡易な構成となり、回路面積を削減することが可能になる。また、同一チップ内であるため、熱条件も等しくなり、高精度を確保することが可能になる。
【０１０２】
（１２）この実施の形態例では、上記（１）〜（５）のパルスジェネレータのうち少なくとも２種類が組み合わされて、複数の出力を得るものであって、出力イネーブル機能は、一つの設定で全ての出力イネーブル機能が同時に制御されるようになっていることが望ましい。図１の例では、（１）〜（５）の全てが組み合わされている様子を示している。このため、簡易な制御によって信頼性の高い動作を実現することが可能になる。
【０１０３】
（１３）この実施の形態例では、クロック発生部１１１からの転送信号を、ディジタルディレイ方式パルス調整部１１４ａ〜１１４ｅ内のディレイチェーン部で差動入力手段により受けて、複数の遅延信号を生成することが望ましい。このようにすることで、ノイズの影響などを受けず、正確なタイミングで転送信号を受けることが可能になる。
【０１０４】
（１４）この実施の形態例では、上記（１）〜（３）の各手段が集積回路の１チップ内で構成されており、さらに、ブランキング部１１７ａ〜１１７ｃでは、集積回路内で生成するブランキング信号と、集積回路外から入力する前記内部ブランキング信号とが、出力信号条件設定部１１３により設定されて選択されることが望ましい。このようにすることで、ＣＣＤ駆動用信号を正確なタイミングで生成することが可能になるだけでなく、外部からのブランキング信号を用いて制御することも可能になり、多種多様な使用方法が可能になる。
【０１０５】
（１５）請求項１５記載の発明では、（１）〜（１４）において、ラインＣＣＤを駆動するための信号を発生する、ことを特徴とする。この発明では、以上の（１）〜（１４）のパルスジェネレータが、ラインＣＣＤを駆動するための信号を発生するように構成している。
【０１０６】
このため、高速から低速の読み取り装置に同一のＣＣＤ（ラインセンサ）が共通して採用されていて回路構成の大半は変更無いものの、タイミング設定回路に変更があることにより従来は共通化できなかった構成に関しても、本実施の形態例のパルスジェネレータを適用することで、共通化することが可能になる。すなわち、フラットベッドスキャナや複写機やファクシミリ装置などの読み取り装置に用いられるラインセンサ型のＣＣＤなどで、使用する解像度や用いられるモデルによって異なるタイミングが必要となるが、本実施の形態例のパルスジェネレータを適用することで、回路構成を共通化することが可能になる。
【０１０７】
〈その他の実施の形態例〉
以上の説明では、画像読み取り装置１００がモノクロの画像読み取りを行うものであったが、これに限定されるものではない。すなわち、カラーの画像読み取りを行う画像読み取り装置についても、このパルスジェネレータを用いることが可能である。その場合、ＣＣＤ駆動用信号（ＣＣＤリセット信号，ＣＣＤクランプ信号，予備信号など）やＣＣＤ出力処理用信号（サンプリング信号など）を各色分生成する構成とすればよい。
【０１０８】
【発明の効果】
以上詳細に説明したように、本発明では、以下のような効果が得られる。
【０１０９】
（１）請求項１記載の発明では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ駆動用信号（ＣＣＤリセット信号，ＣＣＤクランプ信号，予備信号など）やＣＣＤ出力処理用信号（サンプリング信号など）を生成することが可能になる。
【０１１０】
このため、ＣＣＤ駆動用信号やＣＣＤ出力処理用信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。また、高価なアナログ遅延素子を用意する必要がなくなり、そのアナログ遅延素子の選択をジャンパなどで変更することも必要なくなる。
【図面の簡単な説明】
【図１】本発明の一実施の形態例のＣＣＤ用パルスジェネレータの主要部の電気的構成を示す構成図である。
【図２】本発明の一実施の形態例のＣＣＤ用パルスジェネレータを適用するＣＣＤ用パルスジェネレータの機械的構成を示す構成図である。
【図３】本発明の一実施の形態例のＣＣＤ用パルスジェネレータにおける接続の様子を示す構成図である。
【図４】本発明の一実施の形態例のＣＣＤ用パルスジェネレータにおける接続の様子を示す構成図である。
【図５】本発明の一実施の形態例のＣＣＤ用パルスジェネレータにおける接続の様子を示す構成図である。
【図６】ＣＣＤの出力信号の波形を示す波形図である。
【符号の説明】
１００ 画像読み取り装置
１０１ 制御部
１１０ パルスジェネレータ
１１１ クロック発生部
１１３ 出力信号条件設定部
１１４（１１４ａ〜１１４ｅ） ディジタルディレイ方式パルス調整部
１１５（１１５ａ〜１１５ｅ） 反転部
１１６（１１６ａ〜１１６ｅ） 選択部
１１７（１１７ａ〜１１７ｃ） ブランキング部
１１８（１１８ａ〜１１８ｅ） 出力部
１２０ ＣＣＤドライバ
１３０ ＣＣＤ
１４０ 信号処理回路
１５０ 画像処理回路
【発明が属する技術分野】
本発明は、ＣＣＤを駆動するためのＣＣＤ駆動用信号とＣＣＤ出力信号を処理するためのＣＣＤ出力処理用信号とを生成するパルスジェネレータに関し、さらに詳しくは、各信号の正確なタイミング制御が可能なパルスジェネレータに関する。
【０００２】
【従来の技術】
画像読み取り装置の心臓部であるＣＣＤの駆動およびその出力信号処理に必要な複数の信号は、良質な画像信号を得るために、それぞれの発生タイミングが非常に重要である。
【０００３】
従来は、そのタイミング関係を確保するために、ゲート回路やインバータ回路がもつ遅延特性を応用したり、比較的安価な半導体遅延素子を用いて実現していた。
【０００４】
なお、従来、ラインＣＣＤを用いた画像読み取り装置では、高速から低速の読み取り装置に同一のＣＣＤ（ラインセンサ）が共通して採用されるために回路構成の大半は変更無いとしても、タイミング設定回路に変更があるために、実際には回路の共通化を行っていなかった。
【０００５】
なお、パルスジェネレータとして使用可能なパルス発生回路が、以下の特許文献１に記載されている。
【０００６】
【特許文献１】
特開平５−２７５９８８号公報（第１頁、図１）
【０００７】
【発明が解決しようとする課題】
ところが、近年、画像読み取り装置の高速化や高解像度化が要求され、これに伴ってＣＣＤの駆動速度も高速となってきた。
【０００８】
たとえば、ＣＣＤ出力信号は、ＣＣＤ駆動に必要な固定期間が存在し、画像信号として、有効な期間が限定される。これは、高速駆動になればなるほど狭くなり、ＣＣＤ出力信号のサンプリングタイミング調整は容易でなくなってきている。
【０００９】
図６はＣＣＤ出力信号の波形例を示す波形図である。ここでは、１画素分の波形例を示している。ここで、画像信号としてサンプルホールドが行える期間は図６▲４▼の画像信号安定期間に限定される。たとえば、読み取り周波数（ＣＣＤ転送信号の周波数）が２０ＭＨｚとしたときの▲１▼〜▲５▼までの１周期は５０ｎｓとなっている。なお、▲１▼のリセット期間とクランプ期間はＣＣＤ駆動仕様から最小で約２０ｎｓである。▲２▼のフィールドスルー期間は、相関サンプリング時の基準レベルとなるところで、高速駆動時は、画像安定期間を確保するために、転送クロックとリセットパルスのタイミングを調整して０ｎｓとしている。▲３▼の画像信号立ち下がり期間は、転送クロックのｔｒ、ｔｆにも影響されるが、通常は１５ｎｓ程度は必要である。▲５▼の画像信号立ち上がり期間は、同じく通常は５ｎｓ程度は必要である。
【００１０】
したがって、残された▲４▼の画像信号期間は、ｔｗ▲４▼＝５０−▲１▼−▲２▼−▲３▼−▲５▼＝５０−２０−０−１５−５＝１０、となる。すなわち、１０ｎｓとなってしまう。さらに、この１０ｎｓの期間中にも資料のサンプルホールドポイントが存在する。最良のサンプルホールドポイントとは、結果として、最大振幅が得られ、かつ、ノイズ量が最小のポイントである。このポイントは、▲４▼の画像信号安定期間の後端部であるが、▲５▼にあまり近づきすぎるとノイズが増加してしまう。
【００１１】
以上のように、ＣＣＤ出力信号のサンプルホールドタイミング調整はクリティカルな状態におかれており、高速駆動になるほどより一層クリティカルな状態を増すことになる。
【００１２】
このため、高速あるいは高解像度な画像読み取り装置では、ＣＣＤ駆動用信号（ＣＣＤリセット信号，ＣＣＤクランプ信号，予備信号など）やＣＣＤ出力処理用信号（サンプリング信号など）を正確なタイミングで生成するために、高価な高精度の遅延素子を使わざるを得ない状況になってきている。
【００１３】
また、装置個々のばらつきにより、設計状態のままでは動作しないという状況も起こりうる。そのため、ジャンパスイッチなどを用いて、高精度の遅延素子の遅延状態を調整するといった装置構成になっているものもあった。
【００１４】
また、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されるために回路構成の大半は変更無いとしても、上記タイミング設定回路に変更があるために、実際には回路の共通化が出来ないという不具合があった。
【００１５】
本発明は、上記の課題を解決するためになされたものであって、その目的は、ＣＣＤ駆動用信号とＣＣＤ出力処理用信号とを正確なタイミングで生成することが可能なＣＣＤ用パルスジェネレータを提供することにある。
【００１６】
【課題を解決するための手段】
以上のような問題に鑑みて、本件出願の発明者らは、複数のインバータ回路を組み合わせたディジタルディレイ方式遅延信号発生手段（クロックを細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤリセット信号を生成するディジタルディレイ方式の信号生成回路）を用いて、ＣＣＤ駆動信号およびＣＣＤ出力処理用信号のタイミングを調整することで、以上の問題点を解決できることを新たに見いだした。
【００１７】
具体的には、この転送信号を基準として、ＣＣＤを駆動するためのＣＣＤ駆動用信号としてのリセット信号とクランプ信号信号とを生成し、また、ＣＣＤ出力を処理するためのＣＣＤ出力処理用信号としてサンプリング信号を生成し、さらに、、その他、予備信号を前記複数のインバータ回路を組み合わせた遅延信号発生手段によりそのタイミングを調整するものであり、それぞれの複数の信号を一つの集積回路にまとめ、さらには、それぞれの複数の信号のタイミング、パルス幅、特性、出力制御を一つのレジスタから構成される出力信号条件設定手段により集中的に制御可能にするものである。
【００１８】
すなわち、課題を解決する手段としての本発明は以下に説明するようなものである。
【００１９】
（１）請求項１記載の発明は、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤリセット信号を生成するディジタルディレイ方式のＣＣＤリセット信号生成手段と、前記ＣＣＤリセット信号の反転信号および非反転信号を生成する反転・非反転信号生成手段と、前記ＣＣＤリセット信号の反転信号と非反転信号とを選択する選択手段と、前記ＣＣＤリセット信号を一時停止するブランキング手段と、出力イネーブル機能を有し、前記選択手段により選択された信号を出力する出力手段と、前記それぞれの手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定手段と、を備えたことを特徴とするＣＣＤ用パルスジェネレータである。
【００２０】
この発明では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤリセット信号を生成し、ＣＣＤリセット信号の反転信号と非反転信号とを選択し、必要に応じてＣＣＤリセット信号を一時停止し、出力する。そして、以上の各動作を決定する複数の条件の設定情報を設定する。
【００２１】
このため、ＣＣＤ駆動用信号としてのＣＣＤリセット信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００２２】
（２）請求項２記載の発明は、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤクランプ信号を生成するディジタルディレイ方式のＣＣＤクランプ信号生成手段と、前記ＣＣＤクランプ信号の反転信号および非反転信号を生成する反転・非反転信号生成手段と、前記ＣＣＤクランプ信号の反転信号と非反転信号とを選択する選択手段と、前記ＣＣＤクランプ信号を一時停止するブランキング手段と、出力イネーブル機能を有し、前記選択手段により選択された信号を出力する出力手段と、前記それぞれの手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定手段と、を備えたことを特徴とするＣＣＤ用パルスジェネレータである。
【００２３】
この発明では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤクランプ信号を生成し、ＣＣＤクランプ信号の反転信号と非反転信号とを選択し、必要に応じてＣＣＤクランプ信号を一時停止し、出力する。そして、以上の各動作を決定する複数の条件の設定情報を設定する。
【００２４】
このため、ＣＣＤ駆動用信号としてのＣＣＤクランプ信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００２５】
（３）請求項３記載の発明は、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ用予備信号を生成するディジタルディレイ方式のＣＣＤ用予備信号生成手段と、前記ＣＣＤ用予備信号の反転信号および非反転信号を生成する反転・非反転信号生成手段と、前記ＣＣＤ用予備信号の反転信号と非反転信号とを選択する選択手段と、前記ＣＣＤ用予備信号を一時停止するブランキング手段と、出力イネーブル機能を有し、前記選択手段により選択された信号を出力する出力手段と、前記それぞれの手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定手段と、を備えたことを特徴とするＣＣＤ用パルスジェネレータである。
【００２６】
この発明では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ用予備信号を生成し、ＣＣＤ用予備信号の反転信号と非反転信号とを選択し、必要に応じてＣＣＤ用予備信号を一時停止し、出力する。そして、以上の各動作を決定する複数の条件の設定情報を設定する。
【００２７】
このため、ＣＣＤ駆動用信号としてのＣＣＤ用予備信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００２８】
（４）請求項４記載の発明は、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ用予備信号を生成するディジタルディレイ方式のＣＣＤ用予備信号生成手段と、前記ＣＣＤ用予備信号の反転信号および非反転信号を生成する反転・非反転信号生成手段と、前記ＣＣＤ用予備信号の反転信号と非反転信号とを選択する選択手段と、出力イネーブル機能を有し、前記選択手段により選択された信号を出力する出力手段と、前記それぞれの手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定手段と、を備えたことを特徴とするＣＣＤ用パルスジェネレータである。
【００２９】
この発明では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ用予備信号を生成し、ＣＣＤ用予備信号の反転信号と非反転信号とを選択し、出力する。そして、以上の各動作を決定する複数の条件の設定情報を設定する。
【００３０】
このため、ＣＣＤ駆動用信号としてのＣＣＤ用予備信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００３１】
（５）請求項５記載の発明は、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じてＣＣＤ出力をサンプリングするためのサンプリング信号を生成するディジタルディレイ方式のサンプリング信号生成手段と、前記サンプリング信号の反転信号および非反転信号を生成する反転・非反転信号生成手段と、前記サンプリング信号の反転信号と非反転信号とを選択する選択手段と、出力イネーブル機能を有し、前記選択手段により選択された信号を出力する出力手段と、前記それぞれの手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定手段と、を備えたことを特徴とするＣＣＤ用パルスジェネレータである。
【００３２】
この発明では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ用予備信号を生成し、ＣＣＤ用予備信号の反転信号と非反転信号とを選択し、出力する。そして、以上の各動作を決定する複数の条件の設定情報を設定する。
【００３３】
このため、ＣＣＤ駆動用信号としてのＣＣＤ用予備信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００３４】
（６）請求項６記載の発明は、前記出力信号条件設定手段は、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成される、ことを特徴とする請求項１乃至請求項５のいずれかに記載のＣＣＤ用パルスジェネレータである。
【００３５】
この発明では、出力信号条件設定手段は、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成されており、制御部などとシリアル通信によって必要なデータの授受を行うことが可能であり、簡素な構成により信頼性を高めることが可能になる。
【００３６】
（７）請求項７記載の発明は、前記出力信号条件設定手段は、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成されており、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成された別機能素子手段とカスケード接続可能である、ことを特徴とする請求項６記載のＣＣＤ用パルスジェネレータである。
【００３７】
この発明では、出力信号条件設定手段は、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成されており、制御部や同種の別機能素子手段などとシリアル通信によって必要なデータの授受を行うことが可能であり、簡素な構成により信頼性を高めることが可能になる。
【００３８】
（８）請求項８記載の発明は、前記のレジスタは、素子動作順選択のための端子を介して制御される、ことを特徴とする請求項６または請求項７のいずれかに記載のＣＣＤ用パルスジェネレータである。
【００３９】
この発明では、前記のレジスタは、素子動作順選択のための端子を介して制御されるため、ＣＣＤ用パルスジェネレータ同士が複数接続される場合に、それぞれの動作順を定めることが可能になる。
【００４０】
（９）請求項９記載の発明は、前記のレジスタは、素子イネーブル選択のための端子を介して制御される、ことを特徴とする請求項６または請求項７のいずれかに記載のＣＣＤ用パルスジェネレータである。
【００４１】
この発明では、前記のレジスタは、素子イネーブル選択のための端子を介して制御されるため、ＣＣＤ用パルスジェネレータ同士が複数接続される場合に、それぞれを有効（イネーブル）にするか無効（ディセーブル）にするかの設定が可能になる。
【００４２】
（１０）請求項１０記載の発明は、前記レジスタは、ＣＰＵなどの設定手段により通信を介して制御される、ことを特徴とする請求項６または請求項７のいずれかに記載のＣＣＤ用パルスジェネレータである。
【００４３】
この発明では、出力信号条件設定手段は、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成されており、制御部やその他の設定手段とシリアル通信によって必要なデータの授受を行うことが可能であり、簡素な構成により信頼性を高めることが可能になる。
【００４４】
（１１）請求項１１記載の発明は、各手段が集積回路の１チップ内で構成されたことを特徴とする請求項６記載のＣＣＤ用パルスジェネレータである。
【００４５】
この発明では、上記（１）〜（５）の各部と、上記（６）の出力信号条件設定手段とが、半導体集積回路の１チップ内にディジタル回路として構成されており、簡易な構成となり、回路面積を削減することが可能になる。また、同一チップ内であるため、熱条件も等しくなり、高精度を確保することが可能になる。
【００４６】
（１２）請求項１２記載の発明は、請求項１乃至請求項５のパルスジェネレータのうち少なくとも２種類が組み合わされて、複数の出力手段を備えたパルスジェネレータであって、前記出力手段の出力イネーブル機能は、一つの設定で全ての出力イネーブル機能が同時に制御される、ことを特徴とするパルスジェネレータである。
【００４７】
この発明では、上記（１）〜（５）のパルスジェネレータのうち少なくとも２種類が組み合わされて、複数の出力を得るものであって、出力イネーブル機能は、一つの設定で全ての出力イネーブル機能が同時に制御されるようになっている。このため、簡易な制御によって信頼性の高い動作を実現することが可能になる。
【００４８】
（１３）請求項１３記載の発明は、前記転送信号を差動入力手段により受けて、前記複数の遅延信号を生成する、ことを特徴とする請求項１乃至請求項５のいずれかに記載のＣＣＤ用パルスジェネレータである。
【００４９】
この発明では、（１）〜（５）による転送信号を差動入力手段により受けて、複数の遅延信号を生成している。このように差動入力とすることで、ノイズの影響などを受けず、正確なタイミングで転送信号を受けることが可能になる。
【００５０】
（１４）請求項１４記載の発明は、各手段が集積回路の１チップ内で構成されており、前記ブランキング手段は、ブランキング信号を集積回路内で生成する内部ブランキング信号生成手段と、ブランキング信号を集積回路外から入力する外部ブランキング信号入力手段と、前記内部ブランキング信号と前記外部ブランキング信号とを選択するブランキング信号選択手段とを有し、前記プランキング信号選択手段の選択は、前記出力信号条件設定手段により設定される、ことを特徴とする請求項１乃至請求項３のいずれかに記載のＣＣＤ用パルスジェネレータである。
【００５１】
この発明では、上記（１）〜（３）の各手段が集積回路の１チップ内で構成されており、さらに、ブランキング手段では、集積回路内で生成するブランキング信号と集積回路外から入力する前記内部ブランキング信号とが、出力信号条件設定手段により設定されて選択される。
【００５２】
このため、ＣＣＤ駆動用信号を正確なタイミングで生成することが可能になるだけでなく、外部からのブランキング信号を用いて制御することも可能になり、多種多様な使用方法が可能になる。
【００５３】
（１５）請求項１５記載の発明では、（１）〜（１４）において、ラインＣＣＤを駆動するための信号を発生する、ことを特徴とする。
【００５４】
この発明では、以上の（１）〜（１４）のそれぞれをラインＣＣＤを駆動するためのパルスジェネレータに適用することで、従来の問題点を解決した良好な結果を得ることが可能になる。
【００５５】
【発明の実施の形態】
以下、図面を参照して、本発明のＣＣＤ用パルスジェネレータの実施の形態例を詳細に説明する。
【００５６】
〈画像読み取り装置の全体構成〉
ここで、本発明の一実施の形態例のＣＣＤ用パルスジェネレータを適用することが可能な画像読み取り装置の全体構成を説明する。
【００５７】
なお、本実施の形態例のＣＣＤ用パルスジェネレータは、多色（ＲＧＢの３色など）の読み取りを行う画像読み取り装置に適用することも可能であるが、まず、説明を簡単にするためにモノクロの画像読み取り装置１００に適用した例を用いて説明する。
【００５８】
１０１は画像読み取り装置１００の各部を制御するためのＣＰＵなどで構成された制御部である。１１０は本実施の形態例の特徴部分であって、設定された立ち上がりタイミングと立ち下りタイミングとに応じてＣＣＤ駆動用信号とＣＣＤ出力処理用信号とを正確なタイミングで生成するディジタルディレイ方式を採用したパルスジェネレータである。
【００５９】
１２０はパルスジェネレータ１１０からの転送信号とリセット信号とを受けてＣＣＤ１３０を駆動するＣＣＤドライバである。１３０はＣＣＤドライバ１２０から駆動されて光電変換を行う撮像手段としてのＣＣＤである。なお、このＣＣＤ１３０はラインセンサであっても２次元センサであってもよい。１４０はクランプ信号を用いてＣＣＤ１３０からの出力信号に所定の信号処理を施して画像信号を生成する信号処理回路、１５０はサンプリング信号を用いて画像信号に所定の画像処理を施す画像処理回路である。
【００６０】
また、パルスジェネレータ１１０は以下の１１１〜１１８を有して構成されている。１１１はＣＣＤ１３０の電荷転送に用いられる転送信号を基準クロックとして発生するクロック発生部、１１３はパルスジェネレータ１１０内の各手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定部である。また、１１４ａ〜１１４ｅはＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じた信号を生成するディジタルディレイ方式パルス調整部である。また、１１５ａ〜１１５ｅは前記ディジタルディレイ方式パルス調整部１１４ａ〜１１４ｅの出力の反転信号および非反転信号を生成する反転部、１１６ａ〜１１６ｅは前記反転部１１５ａ〜１１５ｅの出力（反転信号および非反転信号）を選択する選択部、１１７ａ〜１１７ｃは前記選択部１１６ａ〜１１６ｃの選択結果を一時的に遮断（一時停止）するブランキング部、１１８ａ〜１１８ｅは前記ブランキング部１１７ａ〜１１７ｃまたは前記選択部１１６ｄ〜１１６ｅの出力を出力イネーブル機能を介して出力する出力部、である。
【００６１】
なお、この図１において、クロック発生部１１１からの転送信号はＣＣＤドライバ１２０に供給され、出力部１１８ａからのリセット信号はＣＣＤドライバ１２０に供給され、出力部１１８ｂからのクランプ信号は信号処理回路１４０に供給され、出力部１１８ｄからのサンプリング信号は画像処理回路１５０に供給され、出力部１１８ｃからの予備信号＃１と出力部１１８ｅからの予備信号＃２とは予備のために用意されている。
【００６２】
また、制御部１０１からの制御を受けた出力信号条件設定部１１３は、選択部１１６ａ〜１１６ｅの選択と、ブランキング部１１７ａ〜１１７ｃのブランキング制御と、出力部１１８ａ〜１１８ｅの出力イネーブル機能と、について、これらそれぞれの手段の動作を決定する複数の条件の設定情報を設定する。
【００６３】
なお、ディジタルディレイ方式パルス調整部１１４ａは、請求項における「ディジタルディレイ式のリセット信号生成手段」である。また、ディジタルディレイ方式パルス調整部１１４ｂは、請求項における「ディジタルディレイ式のクランプ信号生成手段」である。また、ディジタルディレイ方式パルス調整部１１４ｃは、請求項における「ディジタルディレイ式のＣＣＤ用予備信号生成手段」である。また、ディジタルディレイ方式パルス調整部１１４ｄは、請求項における「ディジタルディレイ式のサンプリング信号生成手段」である。また、ディジタルディレイ方式パルス調整部１１４ｅは、請求項における「ディジタルディレイ式のＣＣＤ用予備信号生成手段」である。
【００６４】
また、図２はディジタルディレイ方式パルス調整部１１４ａの内部構成を示しつつ、出力信号条件設定部１１３と反転部１１５ａ〜出力部１１８ａまでの関係を示した構成図である。ディジタルディレイ方式パルス調整部１１４ｂ〜１１４ｅについても、同様な構成であるとする。
【００６５】
以下、ディジタルディレイ方式パルス調整部１１４ａの構成と動作とを中心にして、本実施の形態例の特徴について、以下の（Ａ），（Ｂ），（Ｃ），（Ｄ）に分けて、順に説明する。
【００６６】
（Ａ）遅延信号生成：
ディレイチェーン部１１４１は入力信号（クロック発生部１１１からの基準クロック）を遅延させて位相が少しずつ異なる複数の遅延信号（遅延信号群：図２▲１▼）を得るためのディレイ素子群である。
【００６７】
ここで、ディレイチェーン部１１４１は、位相が少しずつ異なる遅延信号について、基準クロックの２周期分にわたって生成できる段数になるようにチェーン状にディレイ素子が縦続接続されていることが好ましい。
【００６８】
（Ｂ）同期検出：
同期検出部１１４２はクロック発生部１１１からの基準クロックを受け、遅延信号群（図２▲１▼）の中で基準クロックに同期している遅延信号の段数（同期ポイント）を検出する検出手段であり、同期ポイント情報（図２▲２▼）を出力する。ここで、同期検出部１１４２は、遅延信号群（図２▲１▼）の中で、最初に基準クロックに同期している第１同期ポイント情報ＳＰ１と、２番目に基準クロックに同期している第２同期ポイント情報ＳＰ２と、を出力できることが好ましい。ディレイチェーン部１１４１からの複数の遅延信号は、温度変化などの影響によって遅延時間に変動が生じている可能性があるため、このようにして、所定の変動しない時間（基準クロックから次の基準クロックまでの間）に、どれだけの遅延信号が含まれているかを検出しておく。
【００６９】
（Ｃ）同期切り替え：
同期切り替え部１１４３は、同期検出部１１４２からの同期ポイント情報（図２▲２▼）と、出力信号条件設定部１１３からのタイミング設定信号（図２▲３▼）とに基づいて、同期補正量を求め、遅延信号群（図２▲１▼）の中からどの位相の遅延信号を選択すべきかのセレクト信号（図２▲４▼）を出力するものである。なお、タイミング設定信号は、立ち上がりタイミングと立ち下りタイミングとを設定するための設定信号である。
【００７０】
（Ｄ）遅延信号選択：
セレクタ１１４４は同期切り替え部１１４３からのセレクト信号（図２▲４▼）を受け、遅延信号群（図２▲１▼）の中から対応する位相の遅延信号を選択し、リセット信号（図２▲５▼）として出力するものである。
【００７１】
このようにして、所望の立ち上がりタイミングと立ち下りタイミングとを有するリセット信号を生成するようにしている。なお、ここではリセット信号を例にしたが、クランプ信号やサンプリング信号や予備信号についても同様である。
【００７２】
なお、図６に示した画像信号の１画素の波形は、クロック発生部１１１からの転送信号と同期して出力されている。すなわち、転送信号のタイミングを基準として、遅延状態が把握された遅延信号の所望のタイミングに相当する段数目の遅延信号を選択することで、所望のタイミングで立ち上がり・立ち下がりを有するＣＣＤ駆動用信号とＣＣＤ出力処理用信号を正確に生成することが可能になる。
このため、図６で説明した画像安定期間において、所望のタイミングのパルスを得ることができる。
【００７３】
すなわち、高価なアナログ遅延素子を用意しておいてその選択を行うのではなく、位相（ドットクロックのパルスの位置もしくはタイミング）を細かく徐々に変えた遅延信号を所定タイミングで選択することで、所望の立ち上がりタイミングと立ち下りタイミングとを有するリセット信号等を生成するようにしている。
【００７４】
なお、この実施の形態例では、ディレイチェーン部１１４１の遅延素子１段あたりの遅延時間が熱や個体差などで変化したとしても、同期検出部１１４２が基準クロックを基準にして同期段数を求めているため、個体差や経時変化に影響されることなく、同期段数と所望のタイミングとから何段目の遅延信号を選択すれば良いかが決定され、結果として、所望のタイミングの立ち上がりと立ち下がりとを選択することが可能になっている。
【００７５】
なお、以上のディジタルディレイ方式パルス調整部に関しての技術は、本件出願の発明者が、特願平５−１２５４９号として別途出願している信号遅延装置の技術を用いることが可能である。
【００７６】
〈本実施の形態例の特徴〉
つぎに、この実施の形態例のＣＣＤ用パルスジェネレータ１１０を採用した画像読み取り装置１００の動作の特徴について、以下の（１）〜（１５）に列記して説明を行う。
【００７７】
（１）この実施の形態例では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤリセット信号をディジタルディレイ方式パルス調整部１１４ａで生成する。
【００７８】
そして、反転部１１５ａにて生成したＣＣＤリセット信号の反転信号と非反転信号とを出力信号条件設定部１１３からの設定に応じて選択部１１６ａで選択する。そして出力信号条件設定部１１３の設定に応じてＣＣＤリセット信号をブランキング部１１７ａで一時停止し、出力信号条件設定部１１３の制御に応じて出力イネーブル機能を介して出力部１１８ａから出力する。なお、以上の各動作を決定する複数の条件の設定情報を出力信号条件設定部１１３が設定する。
【００７９】
このため、ＣＣＤ駆動用信号としてのＣＣＤリセット信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００８０】
（２）この実施の形態例では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤクランプ信号をディジタルディレイ方式パルス調整部１１４ａで生成する。
【００８１】
そして、反転部１１５ａにて生成したＣＣＤクランプ信号の反転信号と非反転信号とを出力信号条件設定部１１３からの設定に応じて選択部１１６ａで選択する。そして出力信号条件設定部１１３の設定に応じてＣＣＤクランプ信号をブランキング部１１７ａで一時停止し、出力信号条件設定部１１３の制御に応じて出力イネーブル機能を介して出力部１１８ａから出力する。なお、以上の各動作を決定する複数の条件の設定情報を出力信号条件設定部１１３が設定する。
【００８２】
このため、ＣＣＤ駆動用信号としてのＣＣＤクランプ信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００８３】
（３）この実施の形態例では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ用予備信号をディジタルディレイ方式パルス調整部１１４ａで生成する。
【００８４】
そして、反転部１１５ａにて生成したＣＣＤ用予備信号の反転信号と非反転信号とを出力信号条件設定部１１３からの設定に応じて選択部１１６ａで選択する。そして出力信号条件設定部１１３の設定に応じてＣＣＤ用予備信号をブランキング部１１７ａで一時停止し、出力信号条件設定部１１３の制御に応じて出力イネーブル機能を介して出力部１１８ａから出力する。なお、以上の各動作を決定する複数の条件の設定情報を出力信号条件設定部１１３が設定する。
【００８５】
このため、ＣＣＤ駆動用信号としてのＣＣＤ用予備信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００８６】
（４）この実施の形態例では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ用予備信号をディジタルディレイ方式パルス調整部１１４ａで生成する。
【００８７】
そして、反転部１１５ａにて生成したＣＣＤ用予備信号の反転信号と非反転信号とを出力信号条件設定部１１３からの設定に応じて選択部１１６ａで選択する。また、出力信号条件設定部１１３の制御に応じて出力イネーブル機能を介して出力部１１８ａから出力する。なお、以上の各動作を決定する複数の条件の設定情報を出力信号条件設定部１１３が設定する。
【００８８】
このため、ＣＣＤ駆動用信号としてのＣＣＤ用予備信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００８９】
（５）この実施の形態例では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ用予備信号をディジタルディレイ方式パルス調整部１１４ａで生成する。
【００９０】
そして、反転部１１５ａにて生成したＣＣＤ用予備信号の反転信号と非反転信号とを出力信号条件設定部１１３からの設定に応じて選択部１１６ａで選択する。また、出力信号条件設定部１１３の制御に応じて出力イネーブル機能を介して出力部１１８ａから出力する。なお、以上の各動作を決定する複数の条件の設定情報を出力信号条件設定部１１３が設定する。
【００９１】
このため、ＣＣＤ駆動用信号としてのＣＣＤ用予備信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。
【００９２】
（６）この実施の形態例では、出力信号条件設定部１１３は、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成されていることが望ましい。このような構成のため、制御部１０１などとシリアル通信によって必要なデータの授受を行うことが可能であり、簡素な構成により信頼性を高めることが可能になる。
【００９３】
図３はこの接続の様子を模式的に示した説明図であり、制御部１０１からのデータ（ＤＡＴＡＩＮ，ＤＡＴＡＯＵＴ），クロック（ＣＬＫ），ロード（ＬＯＡＤ）の接続の様子を示している。なお、パルスジェネレータ１１０内部では、パルスジェネレータ１１０内部の出力信号条件設定部１１３が、制御部１０１とデータ，クロック，ロードの信号を送受している。
【００９４】
また、以上のような接続にした場合、図４に示すような複数のパルスジェネレータ１１０Ａ，１１０Ｂを、制御部１０１に対して縦続接続することも可能である。
【００９５】
（７）この実施の形態例では、出力信号条件設定部１１３は、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成されており、さらに、パルスジェネレータ１１０が、制御部１０１や同種の別機能素子手段（図示せず）などとシリアル通信によって必要なデータの授受を行うことが可能であると、簡素な構成により信頼性を高めることが可能になり好ましい。この場合、ＣＣＤ用パルスジェネレータ同士はカスケード接続できることが望ましい。
【００９６】
（８）この実施の形態例では、上記（６）または（７）の出力信号条件設定部１１３のレジスタは、素子動作順選択のための端子を介して制御されることが望ましい。このような構成にすると、複数のＣＣＤ用パルスジェネレータ同士を縦続接続した場合に、親子（マスター／スレーブ）関係や動作順を定めることが可能となり、望ましい。
【００９７】
なお、ここで、素子動作順選択のための端子には、ＨまたはＬによって設定を行えることが望ましい。図５の例では、パルスジェネレータ１１０Ａの素子動作順選択の端子ＣＳはＨレベルに設定され、かつ、親であると設定されており、一方、パルスジェネレータ１１０Ｂの素子動作順選択の端子ＣＳはＬレベルに設定されており、子であると設定されている例を示している。なお、この素子動作順選択の端子ＣＳを１本だけでなく、２本以上の信号線として、ＨとＬとの組み合わせによりＩＤを設定できるようにしてもよい。
【００９８】
（９）この実施の形態例では、上記（６）または（７）の出力信号条件設定部１１３のレジスタは、イネーブル選択のための端子を介して制御されることが望ましい。このような構成にすると、複数のＣＣＤ用パルスジェネレータ同士を縦続接続した場合に、それぞれを有効（イネーブル）にするか無効（ディセーブル）にするかの設定が可能となり、望ましい。なお、ここで、イネーブル選択のための端子には、ＨまたはＬによって設定を行えることが望ましい。
【００９９】
なお、ここで、素子動作順選択のための端子には、ＨまたはＬによって設定を行えることが望ましい。図５の例では、パルスジェネレータ１１０Ａのイネーブル選択の端子ＣＳはＨレベルに設定されており、有効であると設定されており、一方、パルスジェネレータ１１０Ｂのイネーブル選択の端子ＣＳはＬレベルに設定されており、無効であると設定されている例を示している。
【０１００】
（１０）この実施の形態例では、出力信号条件設定部１１３は、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成されており、制御部１０１やその他の設定手段（図示せず）とシリアル通信によって必要なデータの授受を行うことが可能であり、簡素な構成により信頼性を高めることが可能になる。
【０１０１】
（１１）この実施の形態例では、上記（１）〜（５）の各部と、上記（６）の出力信号条件設定部１１３とが、半導体集積回路の１チップ内にディジタル回路として構成されていることが望ましい。このように半導体集積回路の１チップとすることで、簡易な構成となり、回路面積を削減することが可能になる。また、同一チップ内であるため、熱条件も等しくなり、高精度を確保することが可能になる。
【０１０２】
（１２）この実施の形態例では、上記（１）〜（５）のパルスジェネレータのうち少なくとも２種類が組み合わされて、複数の出力を得るものであって、出力イネーブル機能は、一つの設定で全ての出力イネーブル機能が同時に制御されるようになっていることが望ましい。図１の例では、（１）〜（５）の全てが組み合わされている様子を示している。このため、簡易な制御によって信頼性の高い動作を実現することが可能になる。
【０１０３】
（１３）この実施の形態例では、クロック発生部１１１からの転送信号を、ディジタルディレイ方式パルス調整部１１４ａ〜１１４ｅ内のディレイチェーン部で差動入力手段により受けて、複数の遅延信号を生成することが望ましい。このようにすることで、ノイズの影響などを受けず、正確なタイミングで転送信号を受けることが可能になる。
【０１０４】
（１４）この実施の形態例では、上記（１）〜（３）の各手段が集積回路の１チップ内で構成されており、さらに、ブランキング部１１７ａ〜１１７ｃでは、集積回路内で生成するブランキング信号と、集積回路外から入力する前記内部ブランキング信号とが、出力信号条件設定部１１３により設定されて選択されることが望ましい。このようにすることで、ＣＣＤ駆動用信号を正確なタイミングで生成することが可能になるだけでなく、外部からのブランキング信号を用いて制御することも可能になり、多種多様な使用方法が可能になる。
【０１０５】
（１５）請求項１５記載の発明では、（１）〜（１４）において、ラインＣＣＤを駆動するための信号を発生する、ことを特徴とする。この発明では、以上の（１）〜（１４）のパルスジェネレータが、ラインＣＣＤを駆動するための信号を発生するように構成している。
【０１０６】
このため、高速から低速の読み取り装置に同一のＣＣＤ（ラインセンサ）が共通して採用されていて回路構成の大半は変更無いものの、タイミング設定回路に変更があることにより従来は共通化できなかった構成に関しても、本実施の形態例のパルスジェネレータを適用することで、共通化することが可能になる。すなわち、フラットベッドスキャナや複写機やファクシミリ装置などの読み取り装置に用いられるラインセンサ型のＣＣＤなどで、使用する解像度や用いられるモデルによって異なるタイミングが必要となるが、本実施の形態例のパルスジェネレータを適用することで、回路構成を共通化することが可能になる。
【０１０７】
〈その他の実施の形態例〉
以上の説明では、画像読み取り装置１００がモノクロの画像読み取りを行うものであったが、これに限定されるものではない。すなわち、カラーの画像読み取りを行う画像読み取り装置についても、このパルスジェネレータを用いることが可能である。その場合、ＣＣＤ駆動用信号（ＣＣＤリセット信号，ＣＣＤクランプ信号，予備信号など）やＣＣＤ出力処理用信号（サンプリング信号など）を各色分生成する構成とすればよい。
【０１０８】
【発明の効果】
以上詳細に説明したように、本発明では、以下のような効果が得られる。
【０１０９】
（１）請求項１記載の発明では、ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ駆動用信号（ＣＣＤリセット信号，ＣＣＤクランプ信号，予備信号など）やＣＣＤ出力処理用信号（サンプリング信号など）を生成することが可能になる。
【０１１０】
このため、ＣＣＤ駆動用信号やＣＣＤ出力処理用信号を正確なタイミングで生成することが可能になる。これにより、高速から低速の読み取り装置に同一のＣＣＤが共通して採用されて回路構成の大半に変更が無い場合、タイミング設定回路も共通にすることが可能になって、回路全体の共通化が可能になる。また、高価なアナログ遅延素子を用意する必要がなくなり、そのアナログ遅延素子の選択をジャンパなどで変更することも必要なくなる。
【図面の簡単な説明】
【図１】本発明の一実施の形態例のＣＣＤ用パルスジェネレータの主要部の電気的構成を示す構成図である。
【図２】本発明の一実施の形態例のＣＣＤ用パルスジェネレータを適用するＣＣＤ用パルスジェネレータの機械的構成を示す構成図である。
【図３】本発明の一実施の形態例のＣＣＤ用パルスジェネレータにおける接続の様子を示す構成図である。
【図４】本発明の一実施の形態例のＣＣＤ用パルスジェネレータにおける接続の様子を示す構成図である。
【図５】本発明の一実施の形態例のＣＣＤ用パルスジェネレータにおける接続の様子を示す構成図である。
【図６】ＣＣＤの出力信号の波形を示す波形図である。
【符号の説明】
１００ 画像読み取り装置
１０１ 制御部
１１０ パルスジェネレータ
１１１ クロック発生部
１１３ 出力信号条件設定部
１１４（１１４ａ〜１１４ｅ） ディジタルディレイ方式パルス調整部
１１５（１１５ａ〜１１５ｅ） 反転部
１１６（１１６ａ〜１１６ｅ） 選択部
１１７（１１７ａ〜１１７ｃ） ブランキング部
１１８（１１８ａ〜１１８ｅ） 出力部
１２０ ＣＣＤドライバ
１３０ ＣＣＤ
１４０ 信号処理回路
１５０ 画像処理回路
Claims (15)
- ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤリセット信号を生成するディジタルディレイ方式のＣＣＤリセット信号生成手段と、
前記ＣＣＤリセット信号の反転信号および非反転信号を生成する反転・非反転信号生成手段と、
前記ＣＣＤリセット信号の反転信号と非反転信号とを選択する選択手段と、
前記ＣＣＤリセット信号を一時停止するブランキング手段と、
出力イネーブル機能を有し、前記選択手段により選択された信号を出力する出力手段と、
前記それぞれの手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定手段と、を備えたことを特徴とするＣＣＤ用パルスジェネレータ。 - ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤクランプ信号を生成するディジタルディレイ方式のＣＣＤクランプ信号生成手段と、
前記ＣＣＤクランプ信号の反転信号および非反転信号を生成する反転・非反転信号生成手段と、
前記ＣＣＤクランプ信号の反転信号と非反転信号とを選択する選択手段と、
前記ＣＣＤクランプ信号を一時停止するブランキング手段と、
出力イネーブル機能を有し、前記選択手段により選択された信号を出力する出力手段と、
前記それぞれの手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定手段と、を備えたことを特徴とするＣＣＤ用パルスジェネレータ。 - ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ用予備信号を生成するディジタルディレイ方式のＣＣＤ用予備信号生成手段と、
前記ＣＣＤ用予備信号の反転信号および非反転信号を生成する反転・非反転信号生成手段と、
前記ＣＣＤ用予備信号の反転信号と非反転信号とを選択する選択手段と、
前記ＣＣＤ用予備信号を一時停止するブランキング手段と、
出力イネーブル機能を有し、前記選択手段により選択された信号を出力する出力手段と、
前記それぞれの手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定手段と、を備えたことを特徴とするＣＣＤ用パルスジェネレータ。 - ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたＣＣＤ用予備信号を生成するディジタルディレイ方式のＣＣＤ用予備信号生成手段と、
前記ＣＣＤ用予備信号の反転信号および非反転信号を生成する反転・非反転信号生成手段と、
前記ＣＣＤ用予備信号の反転信号と非反転信号とを選択する選択手段と、
出力イネーブル機能を有し、前記選択手段により選択された信号を出力する出力手段と、
前記それぞれの手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定手段と、を備えたことを特徴とするＣＣＤ用パルスジェネレータ。 - ＣＣＤを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じてＣＣＤ出力をサンプリングするためのサンプリング信号を生成するディジタルディレイ方式のサンプリング信号生成手段と、
前記サンプリング信号の反転信号および非反転信号を生成する反転・非反転信号生成手段と、
前記サンプリング信号の反転信号と非反転信号とを選択する選択手段と、
出力イネーブル機能を有し、前記選択手段により選択された信号を出力する出力手段と、
前記それぞれの手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定手段と、を備えたことを特徴とするＣＣＤ用パルスジェネレータ。 - 前記出力信号条件設定手段は、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成される、ことを特徴とする請求項１乃至請求項５のいずれかに記載のＣＣＤ用パルスジェネレータ。
- 前記出力信号条件設定手段は、データ，クロック，ロードの３制御信号により制御されるレジスタによって構成されており、
データ，クロック，ロードの３制御信号により制御されるレジスタによって構成された別機能素子手段とカスケード接続可能である、ことを特徴とする請求項６記載のＣＣＤ用パルスジェネレータ。 - 前記のレジスタは、素子動作順選択のための端子を介して制御される、ことを特徴とする請求項６または請求項７のいずれかに記載のＣＣＤ用パルスジェネレータ。
- 前記のレジスタは、素子イネーブル選択のための端子を介して制御される、ことを特徴とする請求項６または請求項７のいずれかに記載のＣＣＤ用パルスジェネレータ。
- 前記レジスタは、ＣＰＵなどの設定手段により通信を介して制御される、ことを特徴とする請求項６または請求項７のいずれかに記載のＣＣＤ用パルスジェネレータ。
- 各手段が集積回路の１チップ内で構成されたことを特徴とする請求項６記載のＣＣＤ用パルスジェネレータ。
- 請求項１乃至請求項５のパルスジェネレータのうち少なくとも２種類が組み合わされて、複数の出力手段を備えたパルスジェネレータであって、
前記出力手段の出力イネーブル機能は、一つの設定で全ての出力イネーブル機能が同時に制御される、ことを特徴とするパルスジェネレータ。 - 前記転送信号を差動入力手段により受けて、前記複数の遅延信号を生成する、ことを特徴とする請求項１乃至請求項５のいずれかに記載のＣＣＤ用パルスジェネレータ。
- 各手段が集積回路の１チップ内で構成されており、
前記ブランキング手段は、ブランキング信号を集積回路内で生成する内部ブランキング信号生成手段と、ブランキング信号を集積回路外から入力する外部ブランキング信号入力手段と、前記内部ブランキング信号と前記外部ブランキング信号とを選択するブランキング信号選択手段とを有し、
前記プランキング信号選択手段の選択は、前記出力信号条件設定手段により設定される、ことを特徴とする請求項１乃至請求項３のいずれかに記載のＣＣＤ用パルスジェネレータ。 - ラインＣＣＤを駆動するための信号を発生する、ことを特徴とする請求項１乃至請求項１４のいずれかに記載のＣＣＤ用パルスジェネレータ。
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