JP4432570B2 - 水平レジスタ転送パルス生成回路及びこの回路を有する撮像装置 - Google Patents

Description

本発明は、ＣＣＤ（Charge Coupled Device）型固体撮像素子の水平レジスタの駆動に用いる水平レジスタ転送パルスを生成する生成回路及びこの回路を有するＣＣＤ型固体撮像素子を具備した撮像装置に関するものである。

従来、ＣＣＤ型固体撮像素子を具備した撮像装置では、ＣＣＤ型固体撮像素子の受光部に設けた各受光素子で蓄積した電荷をそれぞれ垂直レジスタに転送し、この垂直レジスタに転送した電荷を水平レジスタに転送し、この水平レジスタに転送した電荷を出力回路に転送して出力している。

水平レジスタで電荷を転送する場合には、垂直レジスタの動作を停止させた状態で水平レジスタを駆動させることにより、１水平ライン分の電荷情報の取り出しを行っており、この１水平ライン分の電荷の転送後、水平レジスタの駆動を停止させて垂直レジスタを駆動させることにより、垂直レジスタから水平レジスタに次の１水平ライン分の電荷情報を転送している。

そして、垂直レジスタから水平レジスタへの１水平ライン分の電荷情報のライン転送と、水平レジスタでの１水平ライン分の電荷情報の転送とを１画像分繰り返すことにより、１画像分の電荷情報の取り出しを行って、画像データを得るようにしている。

このように、ライン転送の際には水平レジスタの駆動を停止させておくために、通常は、水平レジスタを駆動させている水平レジスタ転送パルスに水平ブランキング期間を設けて、水平レジスタの駆動を停止させている。

水平レジスタ転送パルスに水平ブランキング期間を設ける場合には、水平ブランキング期間を示す信号で水平レジスタ転送パルスをマスクすることによって、水平ブランキング期間を設けた水平レジスタ転送パルスを生成している。

この水平レジスタ転送パルスを生成している水平レジスタ転送パルス生成回路は、具体的には、図６に示すように、ＣＣＤ型固体撮像素子を有する撮像装置に内蔵したタイミングジェネレータ回路TG'内に設けている。図６中、10a',10b',10c'はそれぞれ入力バッファであり、20a',20k',20m',20p',20q',20r',20z'はそれぞれ出力バッファである。

このタイミングジェネレータ回路TG'では、図示しない発振器等から入力された基本クロック信号CK'を高速位相波形生成回路7'中の分周器2'で分周し、その一つを内部メインクロック信号IMCK'としている。この内部メインクロック信号IMCK'は、ディレイ／デューティ調整回路（以下「Ｄ／Ｄ回路」という）9'に入力し、遅延量調整及びデューティ比調整を行ってメインクロック信号MCK'として出力している。

また、タイミングジェネレータ回路TG'には、図示しない他の回路との同期信号s11'や制御信号s12'が入力し、この同期信号s11'、制御信号s12'、及び内部メインクロック信号IMCK'に基づいてロジック回路からなる信号入出力制御部1'で水平ブランキングパルスHBLK'を生成している。

信号入出力制御部1'で生成した水平ブランキングパルスHBLK'は、高速位相波形生成回路7'で生成した水平レジスタ転送パルスが入力される水平ブランキング期間合成回路8'に入力し、水平ブランキングパルスHBLK'をマスクとして水平レジスタ転送パルスを調整することにより、水平ブランキング期間が合成された中間水平レジスタ転送パルスを生成している。

なお、通常のＣＣＤ型固体撮像素子では２相の水平レジスタ転送パルスが必要であるために、水平ブランキング期間合成回路8'では一つの中間水平レジスタ転送パルスH1'と、この中間水平レジスタ転送パルスH1'を反転させた反転中間水平レジスタ転送パルスH2'を生成して出力している。

水平ブランキング期間合成回路8'で生成した中間水平レジスタ転送パルスH1'及び反転中間水平レジスタ転送パルスH2'はＤ／Ｄ回路9'に入力し、このＤ／Ｄ回路9'において遅延量調整及びデューティ比調整を行い、出力バッファ20p',20q'を介して出力することにより、水平レジスタ転送パルスH1φ'及び反転水平レジスタ転送パルスH2φ'としている。

Ｄ／Ｄ回路9'は、通常、遅延素子からなる遅延量調整回路9a-1,9a-2,・・・,9a-nと、入力されるパルスの立上りエッジまたは立下りエッジをそれぞれ遅延させてデューティ比を調整するデューティ比調整回路9b-1,9b-2,・・・,9b-nとで構成し、信号入出力制御部1'から入力された位相調整制御信号s90'に基づいて中間水平レジスタ転送パルスH1'及び反転中間水平レジスタ転送パルスH2'の位相調整を行って、水平レジスタ転送パルスH1φ'及び反転水平レジスタ転送パルスH2φ'を生成するようにしている（例えば、特許文献１参照。）。
特開２００３−０２３３４４号公報

しかしながら、Ｄ／Ｄ回路のように遅延素子を用いて位相調整を行う場合には、調整可能な遅延量が回路規模に影響されることにより制御範囲を大きくすることが困難であり、しかも、製造プロセス、電源電圧、使用温度等に起因したバラツキの影響によって、一定の位相関係を維持することが困難であるという問題があった。

特に、昨今のように高画素数化するとともに高速動作が要求された場合には、水平レジスタ転送パルスまたは反転水平レジスタ転送パルス中の水平ブランキング領域部分の位相ズレの影響が顕著になりやすく、場合によっては色反転や画素ズレ等の誤動作を生じるおそれがあった。

そこで、本発明の水平レジスタ転送パルス生成回路では、水平レジスタ転送パルスを生成するための基準となる基準信号から位相の異なる複数のＴＡＰ出力信号を生成するディレイロックドループ手段と、このディレイロックドループ手段で生成された複数のＴＡＰ出力信号からいずれか２つのＴＡＰ出力信号を選択するＴＡＰ出力信号選択手段と、このＴＡＰ出力信号選択手段で選択した２つのＴＡＰ出力信号を用いて中間信号を生成する中間信号生成手段と、この中間信号生成手段で生成した中間信号に水平ブランキングパルスを合成して、水平ブランキング期間を設けた水平レジスタ転送パルスを生成する水平ブランキング期間合成手段とを有することとした。

また、中間信号生成手段は、第１の中間信号を生成する第１中間信号生成手段と、第２の中間信号を生成する第２中間信号生成手段とを有し、水平ブランキング期間合成手段は、第１の中間信号から第１の水平レジスタ転送パルスを生成する第１合成手段と、第２の中間信号から第２の水平レジスタ転送パルスを生成する第２合成手段とを有し、第１合成手段は、反転させた第１の中間信号を入力するゲート端子と、水平ブランキングパルスを入力するデータ端子を有する第１のラッチ回路と、このラッチ回路の出力信号と、第１の中間信号とに基づいて第１の水平レジスタ転送パルスを生成する論理和回路とで構成するとともに、第２合成手段は、第２の中間信号を入力するゲート端子と、反転させた水平ブランキングパルスを入力するデータ端子を有する第２のラッチ回路と、このラッチ回路の出力信号と、第２の中間信号とに基づいて第２の水平レジスタ転送パルスを生成する論理積回路とで構成したことにも特徴を有するものである。

また、本発明の撮像装置では、水平ブランキング期間を設けた水平レジスタ転送パルスを生成する水平レジスタ転送パルス生成回路を有する撮像装置において、水平レジスタ転送パルス生成回路を、水平レジスタ転送パルスを生成するための基準となる基準信号から位相の異なる複数のＴＡＰ出力信号を生成するディレイロックドループ手段と、このディレイロックドループ手段で生成された複数のＴＡＰ出力信号からいずれか２つのＴＡＰ出力信号を選択するＴＡＰ出力信号選択手段と、このＴＡＰ出力信号選択手段で選択した２つのＴＡＰ出力信号を用いて中間信号を生成する中間信号生成手段と、この中間信号生成手段で生成した中間信号に水平ブランキングパルスを合成して、水平ブランキング期間を設けた水平レジスタ転送パルスを生成する水平ブランキング期間合成手段とで構成した。

本発明によれば、水平レジスタ転送パルス生成回路において、ディレイロックドループ手段で位相調整されたＴＡＰ出力信号を用いて中間信号を生成した後に、この中間信号に水平ブランキングパルスを合成して水平レジスタ転送パルスを生成していることによって、製造プロセス、電源電圧、使用温度等に起因したバラツキの影響を受けにくくすることができ、しかも、精密な位相調整を行うことができるので、高品質な水平レジスタ転送パルスを生成できる。

したがって、色反転や画素ズレ等の誤動作を防止できるとともに、水平レジスタでの画素加算や水平レジスタの４相駆動等の高機能化を図ることができ、水平レジスタ駆動容量の軽減及び低消費電力駆動等を可能とすることができる。

本発明の水平レジスタ転送パルス生成回路及びこの回路を有する撮像装置では、水平レジスタ転送パルス生成回路における水平レジスタ転送パルスの生成において、ディレイロックドループ手段で位相調整したＴＡＰ出力信号を用いて水平レジスタ転送パルスを生成しているものである。

すなわち、本発明の水平レジスタ転送パルス生成回路を、水平レジスタ転送パルスを生成するための基準となる基準信号から位相の異なる複数のＴＡＰ出力信号を生成するディレイロックドループ手段と、このディレイロックドループ手段で生成された複数のＴＡＰ出力信号からいずれか２つのＴＡＰ出力信号を選択するＴＡＰ出力信号選択手段と、このＴＡＰ出力信号選択手段で選択した２つのＴＡＰ出力信号を用いて中間信号を生成する中間信号生成手段と、この中間信号生成手段で生成した中間信号に水平ブランキングパルスを合成して、水平ブランキング期間を設けた水平レジスタ転送パルスを生成する水平ブランキング期間合成手段とで構成している。

このようにディレイロックドループ手段で位相調整したＴＡＰ出力信号を用いることによって、各種要因によるバラツキの影響を比較的受け難くして水平レジスタ転送パルスを生成できるので、適正に位相調整された高品質な水平レジスタ転送パルスを生成できる。

特に、中間信号生成手段は、第１の中間信号を生成する第１中間信号生成手段と、第２の中間信号を生成する第２中間信号生成手段とを有するとともに、水平ブランキング期間合成手段は、第１の中間信号から第１の水平レジスタ転送パルスを生成する第１合成手段と、第２の中間信号から第２の水平レジスタ転送パルスを生成する第２合成手段とを有するようにして、第１合成手段は、反転させた第１の中間信号を入力するゲート端子と、水平ブランキングパルスを入力するデータ端子を有する第１のラッチ回路と、このラッチ回路の出力信号と、第１の中間信号とに基づいて第１の水平レジスタ転送パルスを生成する論理和回路とで構成するとともに、第２合成手段は、第２の中間信号を入力するゲート端子と、反転させた水平ブランキングパルスを入力するデータ端子を有する第２のラッチ回路と、このラッチ回路の出力信号と、第２の中間信号とに基づいて第２の水平レジスタ転送パルスを生成する論理積回路とで構成している。

したがって、比較的簡単な構成によって中間信号生成手段で生成した水平ブランキング領域がない水平レジスタ転送パルスである中間信号に水平ブランキング領域を設けることができる。

以下において、図面に基づいて本発明の実施形態について詳説する。図１は、本発明の撮像装置に内蔵したタイミングジェネレータ回路TGであって、このタイミングジェネレータ回路TGの内部に本発明の水平レジスタ転送パルス生成回路Ａを設けている。図１中、10a,10b,10cはそれぞれ入力バッファであり、20a,20k,20m,20p,20q,20r,20zはそれぞれ出力バッファである。

タイミングジェネレータ回路TGには、図示しない他の回路との同期信号s11や、制御信号s12が、それぞれ入力バッファ10a,10bを介して入力されるようにしており、入力された同期信号s11や制御信号s12はロジック回路からなる信号入出力制御部１で処理している。

信号入出力制御部１では、入力された同期信号s11や制御信号s12、及び後述する内部メインクロック信号IMCKに基づいて所要の処理を行い、垂直レジスタ転送パルスＶφやシャッタパルスSUB等に用いる所要の信号を生成し、出力バッファを介して出力するようにしている。

また、信号入出力制御部１では、同期信号s11、制御信号s12、及び内部メインクロック信号IMCKに基づいて、後述する位相調整回路４に入力する位相調整制御信号s40を生成して出力するとともに、水平ブランキング期間合成回路５に入力する水平ブランキングパルスHBLKを生成して出力している。

水平レジスタ転送パルス生成回路Ａは、入力バッファ10cを介して入力された基本クロック信号CKを分周する分周器２と、この分周器２で生成されたクロック信号に基づいて複数のＴＡＰ出力信号を生成するディレイロックドループ手段であるディレイロックドループ回路（以下「ＤＬＬ回路」という）３と、このＤＬＬ回路３で生成された複数のＴＡＰ出力信号からいずれか２つのＴＡＰ出力信号を選択して、この２つのＴＡＰ出力信号から中間信号を生成する中間信号生成手段である位相調整回路４と、この位相調整回路４で生成した中間信号に上記した信号入出力制御部１で生成された水平ブランキングパルスHBLKを合成して水平レジスタ転送パルスを生成する水平ブランキング期間合成手段である水平ブランキング期間合成回路５とから構成している。

分周器２に入力される基本クロック信号CKは、適宜の発振器（図示せず）等を用いて生成した適宜のクロック信号でればよい。

分周器２では、入力された基本クロック信号CKを分周して内部メインクロック信号IMCKを生成しており、この内部メインクロック信号IMCKを信号入出力制御部１に入力してタイミングジェネレータ回路TGにおける処理の基準としている。また、この内部メインクロック信号IMCKは、出力バッファ20mを介して出力することにより、タイミングジェネレータ回路TGが生成したメインクロックMCKとしている。

本実施形態では、分周器２で生成した内部メインクロック信号IMCKをＤＬＬ回路３にも入力しており、この内部メインクロック信号IMCKを、水平レジスタ転送パルスを生成するための基準となる基準信号としている。なお、基準信号には必ずしも内部メインクロック信号IMCKを用いる必要はなく、分周器２で適宜分周されたクロック信号を用いてもよい。

ＤＬＬ回路３では、内部メインクロック信号IMCKからなる基準信号の入力にともなって、この基準信号に基づいてそれぞれ所定の位相だけ均等に遅延させた複数のＴＡＰ出力信号を生成して出力している。

特に、本実施形態では、ＤＬＬ回路３は、基準信号に４８段階の均等な遅延処理を行うことにより、それぞれ位相の異なる４８種類の第１〜４８ＴＡＰ出力信号TAP0〜47を生成している。すなわち、第Ｘ番目の第ＸＴＡＰ出力信号TAPXに対する第Ｘ＋１番目の第Ｘ＋１ＴＡＰ出力信号TAPX+1の位相の遅延は均等であり、第４８ＴＡＰ出力信号TAP47の位相は、基準信号のちょうど１周期遅れとなっている。なお、生成するＴＡＰ出力信号の数は４８に限定するものではなく、任意の数としてよい。

ＤＬＬ回路３で生成した第１〜４８ＴＡＰ出力信号TAP0〜47は位相調整回路４に入力している。

位相調整回路４は、信号入出力制御部１から入力された位相調整制御信号s40に基づいて、４８種類の第１〜４８ＴＡＰ出力信号TAP0〜47の中から２つのＴＡＰ出力信号を選択するＴＡＰセレクタ回路と、このＴＡＰセレクタ回路で選択した２つのＴＡＰ出力信号に基づいて中間信号を生成するゲートセレクト回路で構成している。

特に、通常のＣＣＤ型固体撮像素子では２相の水平レジスタ転送パルスが必要であるために、本実施形態では、第１ＴＡＰセレクタ回路4a-1と第１ゲートセレクト回路4b-1とを第１中間信号生成手段として、第１ＴＡＰセレクタ回路4a-1と第１ゲートセレクト回路4b-1とによって所要の位相状態及びデューティ比となった水平ブランキング期間のない水平レジスタ転送パルスである第１中間信号s41を生成し、第２ＴＡＰセレクタ回路4a-2と第２ゲートセレクト回路4b-2とを第２中間信号生成手段として、第２ＴＡＰセレクタ回路4a-2と第２ゲートセレクト回路4b-2とによって所要の位相状態及びデューティ比となった水平ブランキング期間のない水平レジスタ転送パルスである第２中間信号s42を生成している。

なお、位相調整回路４には、必要な数だけセレクタ回路4a-3,・・・,4a-nを設けるとともに、ゲートセレクト回路4b-3,・・・,4b-nを設けて所要の位相状態及びデューティ比となった信号s21,・・・,s22を生成可能としており、出力バッファ20r,・・・,20zを介して出力するようにしている。信号s21及び信号s22は、ＣＣＤ型固体撮像素子の周辺回路における所要の駆動パルス等である。

ＴＡＰセレクタ回路4a-1,4a-2,4a-3,・・・,4a-nは、位相調整制御信号s40に基づいて、立ち上がりのタイミングを指定するためのＴＡＰ出力信号と、立ち下がりのタイミングを指定するためのＴＡＰ出力信号とを選択するようにしており、ＴＡＰセレクタ回路4a-1,4a-2,4a-3,・・・,4a-nでの消費電力の低減のため、位相調整制御信号s40において選択されなかったＴＡＰ出力信号は、ＴＡＰセレクタ回路4a-1,4a-2,4a-3,・・・,4a-nの入力初段で停止させるようにしている。

ゲートセレクト回路4b-1,4b-2,4b-3,・・・,4b-nは、位相調整制御信号s40に基づいて、入力された２つのＴＡＰ出力信号をＮＯＲゲートに通過させるか、ＮＡＮＤゲートに通過させるか、それとのいずれか一方のＴＡＰ出力信号をそのまま出力する択一的スルーゲートに通過させるかを選択するようにしている。

このように、ＤＬＬ回路３で生成した第１〜４８ＴＡＰ出力信号TAP0〜47を用いるとともに、ＴＡＰセレクタ回路4a-1,・・・,4a-n及びゲートセレクト回路4b-1,・・・,4b-nを用いて所要の位相状態及びデューティ比となった信号を生成することにより、製造プロセス、電源電圧、使用温度等に起因したバラツキの影響を受けにくくすることができ、高速動作に対応可能な第１中間信号s41及び第２中間信号s42の位相調整を行うことができる。

位相調整回路４で生成した第１中間信号s41及び第２中間信号s42は水平ブランキング期間合成回路５に入力し、信号入出力制御部１から入力された水平ブランキングパルスHBLKに基づいて、第１中間信号s41及び第２中間信号s42にそれぞれ水平ブランキング期間を合成している。

特に、水平ブランキング期間合成回路５は、第１中間信号s41に水平ブランキング期間を合成して出力前第１水平レジスタ転送パルスH1を生成する第１合成手段である第１合成回路5-1と、第２中間信号s42に水平ブランキング期間を合成して出力前第２水平レジスタ転送パルスH2を生成する第２合成手段である第２合成回路5-2とで構成している。

第１合成回路5-1で生成した出力前第１水平レジスタ転送パルスH1は、出力バッファ20pを介して出力することにより最終的な第１水平レジスタ転送パルスH1φとしており、第２合成回路5-2で生成した出力前第２水平レジスタ転送パルスH2は、出力バッファ20qを介して出力することにより最終的な第２水平レジスタ転送パルスH2φとしている。

第１合成回路5-1では、次のようにして出力前第１水平レジスタ転送パルスH1を生成している。

すなわち、第１合成回路5-1は、図２に示すように、第１反転回路I1により反転させた第１中間信号s41を入力するゲート端子と、水平ブランキングパルスHBLKを入力することとなるデータ端子を有する第１ラッチ回路L1と、この第１ラッチ回路L1の出力信号と、第１中間信号s41とに基づいて出力前第１水平レジスタ転送パルスH1を生成する論理和回路51とで構成している。

第１ラッチ回路L1の出力信号は、第１中間信号s41に対して常にハザードを起こさないタイミングの信号となるので、論理和回路51による出力前第１水平レジスタ転送パルスH1の生成時にハザードが生じることを防止できる。

なお、本実施形態では、第１ラッチ回路L1のデータ端子には、第１フリップフロップ回路F1で水平ブランキングパルスHBLKを内部メインクロック信号IMCKに同期させて生成した同期水平ブランキングパルスHWDを入力するようにしている。第１ラッチ回路L1のデータ端子には、必ずしも同期水平ブランキングパルスHWDを入力する必要はなく、水平ブランキングパルスHBLKを直接入力してもよい。

図３は、第１合成回路5-1におけるタイミングチャートであり、H1(a)〜H1(d)のように、第１合成回路5-1では適正に水平ブランキング期間が設けられた出力前第１水平レジスタ転送パルスH1を生成することができる。

また、第２合成回路5-2では、次のようにして第２水平レジスタ転送パルスH2φを生成している。

すなわち、第２合成回路5-2は、図４に示すように、第２中間信号s42を入力するゲート端子と、第２反転回路I2により反転させた水平ブランキングパルスHBLKを入力するデータ端子を有する第２ラッチ回路L2と、この第２ラッチ回路L2の出力信号と、第２中間信号s42とに基づいて出力前第２水平レジスタ転送パルスH2を生成する論理積回路52とで構成している。

第２ラッチ回路L2の出力信号は、第２中間信号s42に対して常にハザードを起こさないタイミングの信号となるので、論理積回路52による出力前第２水平レジスタ転送パルスH2の生成時にハザードが生じることを防止できる。

なお、本実施形態では、第２ラッチ回路L2のデータ端子には、第２フリップフロップ回路F2で水平ブランキングパルスHBLKを内部メインクロック信号IMCKに同期させて生成した後、第２反転回路I2により反転させた反転同期水平ブランキングパルスHWD'を入力するようにしている。第２ラッチ回路L2のデータ端子には、必ずしも反転同期水平ブランキングパルスHWD'を入力する必要はなく、反転させた水平ブランキングパルスHBLKを直接入力してもよい。

図５は、第２合成回路5-2におけるタイミングチャートであり、H2(a)〜H2(d)のように、第２合成回路5-2では適正に水平ブランキング期間が設けられた出力前第２水平レジスタ転送パルスH2を生成することができる。

上記した実施形態では、内部メインクロック信号IMCKは分周器２によって個別に生成しているが、ＤＬＬ回路３のＴＡＰ出力信号を用いるようにしてもよい。

また、ＤＬＬ回路３を用いた場合において、ＤＬＬ回路３に特有の問題であるジッタやロッキングタイム等を生じさせるおそれのある信号に対しては、従来の高速位相波形生成回路を用いるように構成してもよく、必要に応じてどちらか一方を選択可能に構成してもよい。

本発明に係る水平レジスタ転送パルス生成回路を有するタイミングジェネレータ回路のブロック図である。 第１合成回路のブロック図である。 第１合成回路におけるタイミングチャートである。 第２合成回路のブロック図である。 第２合成回路におけるタイミングチャートである。 従来の水平レジスタ転送パルス生成回路を有するタイミングジェネレータ回路のブロック図である。

符号の説明

TG タイミングジェネレータ回路
Ａ 水平レジスタ転送パルス生成回路
１ 信号入出力制御部
２ 分周器
３ ディレイロックドループ（ＤＬＬ）回路
４ 位相調整回路
4a-1 第１ＴＡＰセレクタ回路
4a-2 第２ＴＡＰセレクタ回路
4b-1 第１ゲートセレクト回路
4b-2 第２ゲートセレクト回路
５ 水平ブランキング期間合成回路
5-1 第１合成回路
5-2 第２合成回路
s11 同期信号
s12 制御信号
s40 位相調整制御信号
s41 第１中間信号
s42 第２中間信号
H1φ 第１水平レジスタ転送パルス
H2φ 第２水平レジスタ転送パルス
H1 出力前第１水平レジスタ転送パルス
H2 出力前第２水平レジスタ転送パルス
CK 基本クロック信号
IMCK 内部メインクロック信号
HBLK 水平ブランキングパルス
Ｖφ 垂直レジスタ転送パルス
SUB シャッタパルス

Claims (3)

1. 水平レジスタ転送パルスを生成するための基準となる基準信号から位相の異なる複数のＴＡＰ出力信号を生成するディレイロックドループ手段と、
   このディレイロックドループ手段で生成された複数の前記ＴＡＰ出力信号からいずれか２つの前記ＴＡＰ出力信号を選択するＴＡＰ出力信号選択手段と、
   このＴＡＰ出力信号選択手段で選択した２つの前記ＴＡＰ出力信号を用いて中間信号を生成する中間信号生成手段と、
   この中間信号生成手段で生成した前記中間信号に水平ブランキングパルスを合成して、水平ブランキング期間を設けた前記水平レジスタ転送パルスを生成する水平ブランキング期間合成手段と、
   を有することを特徴とする水平レジスタ転送パルス生成回路。
2. 前記中間信号生成手段は、第１の中間信号を生成する第１中間信号生成手段と、第２の中間信号を生成する第２中間信号生成手段とを有し、
   また、前記水平ブランキング期間合成手段は、前記第１の中間信号から第１の水平レジスタ転送パルスを生成する第１合成手段と、前記第２の中間信号から第２の水平レジスタ転送パルスを生成する第２合成手段とを有し、
   前記第１合成手段は、反転させた前記第１の中間信号を入力するゲート端子と、前記水平ブランキングパルスを入力するデータ端子を有する第１のラッチ回路と、このラッチ回路の出力信号と、前記第１の中間信号とに基づいて前記第１の水平レジスタ転送パルスを生成する論理和回路とで構成するとともに、
   前記第２合成手段は、前記第２の中間信号を入力するゲート端子と、反転させた前記水平ブランキングパルスを入力するデータ端子を有する第２のラッチ回路と、このラッチ回路の出力信号と、前記第２の中間信号とに基づいて前記第２の水平レジスタ転送パルスを生成する論理積回路とで構成したことを特徴とする請求項１記載の水平レジスタ転送パルス生成回路。
3. 水平ブランキング期間を設けた水平レジスタ転送パルスを生成する水平レジスタ転送パルス生成回路を有する撮像装置において、
   前記水平レジスタ転送パルス生成回路は、
   水平レジスタ転送パルスを生成するための基準となる基準信号から位相の異なる複数のＴＡＰ出力信号を生成するディレイロックドループ手段と、
   このディレイロックドループ手段で生成された複数の前記ＴＡＰ出力信号からいずれか２つの前記ＴＡＰ出力信号を選択するＴＡＰ出力信号選択手段と、
   このＴＡＰ出力信号選択手段で選択した２つの前記ＴＡＰ出力信号を用いて中間信号を生成する中間信号生成手段と、
   この中間信号生成手段で生成した中間信号に水平ブランキングパルスを合成して、水平ブランキング期間を設けた前記水平レジスタ転送パルスを生成する水平ブランキング期間合成手段と、
   を有することを特徴とする水平レジスタ転送パルス生成回路を有する撮像装置。

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