JP6351542B2 - 回路基板、および表示装置 - Google Patents
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Description
WL1=WL2・・・・・(1)
図3に示す例では、画像処理回路12の入力端子VDO_CLK_IN1よりも画像処理回路13の入力端子VDO_CLK_IN2の方が、クロック発生器16の出力部に対する物理的な配置距離が短い。そのため、本実施例では、VDO_CLK2信号を伝送する配線19bにミアンダ処理を行ったミアンダ配線17(遅延手段、位相差調整手段)を用いて、上記式(1)を満たすように配線長を調整し、Pont_bとPoint_cの間の伝送時間を遅延させる。
t_su = t_prd_clk − (t_pcb_clk1 − t_pcb_clk2) − t_dly_synco − t_pcb_sync + t_skw_clko ・・・(3)
また、画像処理回路55において最低セットアップ時間をt_su_minとし、最低ホールド時間をt_hd_minとする。この場合、セットアップ時間のタイミングマージンt_hd_marginと、ホールド時間のタイミングマージンt_su_marginは、式(4)および式(5)で表わされる。
t_hd_margin = t_hd_min - t_hd
= t_hd_min −(t_pcb_clk1 - t_pcb_clk2) − t_dly_synco − t_pcb_sync + t_skw_clko ・・・(4)
t_su_margin = t_su_min - t_su
= t_su_min − t_prd_clk + (t_pcb_clk1 - t_pcb_clk2) + t_dly_synco + t_pcb_sync − t_skw_clko ・・・(5)
セットアップ時間のタイミングマージンとホールド時間のタイミングマージンは、同等の値であること(タイミングマージンが最大であること)が理想である。そこで、式(4)および式(5)において、t_hd_margin ≒ t_su_marginとなるように、基板上の配線遅延量、すなわち伝送時間t_pcb_clk1、t_pcb_clk2、およびt_pcb_syncを調整する。
ΔWL=WL1 − WL2 = Δt_pcb_clk/7[ps]
= (t_hd_min − t_su_min + t_prd_clk)/14 + (t_skw_clko - t_dly_synco)/7 + WL3 ・・・(6)
Δt_pcb_clkは、t_pcb_clk1とt_pcb_clk2の差を意味する。
12、13、53、55 画像処理回路
19a、19b、61a、61b 配線
17、71 ミアンダ配線
20 クロック発生回路
40、56、56a、56b クロック生成装置
60 遅延素子
101 回路基板
Claims (11)
- 画像を表示する表示装置に用いる回路基板であって、
前記表示装置で表示する画像の画像処理を行う第1の画像処理回路および第2の画像処理回路と、
スペクトル拡散処理を施した複数のクロック信号である、複数のスペクトル拡散クロックを生成するクロック信号生成手段と、
前記第1の画像処理回路に前記複数のスペクトル拡散クロックのうちの1つである第1のスペクトル拡散クロックを伝送し、前記第2の画像処理回路に前記複数のスペクトル拡散クロックのうちの他の1つである第2のスペクトル拡散クロックを伝送する伝送手段と、
前記第1のスペクトル拡散クロックと、前記第2のスペクトル拡散クロックとの位相差を調整する位相差調整手段と、を有し、
前記クロック信号生成手段は、前記スペクトル拡散処理を施したクロック信号を生成する信号生成部と、前記スペクトル拡散処理を施した前記クロック信号を前記複数のスペクトル拡散クロックに分割する信号分割部とを含み、
前記第1の画像処理回路と前記第2の画像処理回路は、前記第1のスペクトル拡散クロックと前記第2のスペクトル拡散クロックによって、互いに同期することを特徴とする回路基板。 - 前記伝送手段は、前記位相差調整手段を含むことを特徴とする請求項1に記載の回路基板。
- 前記位相差調整手段は、前記信号分割部から前記第1の画像処理回路までの前記第1のスペクトル拡散クロックの伝送時間、または、前記第2の画像処理回路までの前記第2のスペクトル拡散クロックの伝送時間を遅延させることを特徴とする請求項2に記載の回路基板。
- 前記位相差調整手段は、ミアンダ配線を含むことを特徴とする請求項3に記載の回路基板。
- 前記第1の画像処理回路は、前記第2の画像処理回路に前記第1のスペクトル拡散クロックに同期した同期信号を送り、
前記位相差調整手段は、前記第1の画像処理回路から前記第2の画像処理回路までの前記同期信号の伝送時間に基づいて、前記位相差を調整することを特徴とする請求項2から4のうちいずれか1項に記載の回路基板。 - 前記位相差調整手段は、前記第2の画像処理回路に入力された前記第2のスペクトル拡散クロックによって前記同期信号を取り込むタイミングマージンが最大となるように前記位相差を調整することを特徴とする請求項5に記載の回路基板。
- 前記第1の画像処理回路と前記第2の画像処理回路は、各々の画像信号の出力タイミングについて互いに同期することを特徴とする請求項1から6のうちいずれか1項に記載の回路基板。
- 前記第1の画像処理回路は、前記第2の画像処理回路に前記第1のスペクトル拡散クロックに同期した同期信号を送り、
前記第2の画像処理回路は、前記第2のスペクトル拡散クロックと前記同期信号とに基づいて画像信号を出力することを特徴とする請求項1から7のうちいずれか1項に記載の回路基板。 - 前記第1の画像処理回路は、内部処理用の第1のクロックと、画像信号を出力するための前記第1のスペクトル拡散クロックで動作し、
前記第2の画像処理回路は、内部処理用の第2のクロックと、画像信号を出力するための前記第2のスペクトル拡散クロックで動作することを特徴とする請求項1から8のうちいずれか1項に記載の回路基板。 - 前記表示装置を駆動する表示駆動回路を、更に有し、
前記第1の画像処理回路と前記第2の画像処理回路は、前記スペクトル拡散処理を施したクロック信号に同期した画像信号を前記表示駆動回路に出力することを特徴とする請求項1から9のうちいずれか1項に記載の回路基板。 - 請求項10に記載の回路基板と、
前記画像信号に基づいて画像を表示する表示手段と、を有することを特徴とする表示装置。
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Cited By (1)
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---|---|---|---|---|
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