TWI531905B - 主機端週邊裝置介面電路 - Google Patents

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TWI531905B TW103142739A TW103142739A TWI531905B TW I531905 B TWI531905 B TW I531905B TW 103142739 A TW103142739 A TW 103142739A TW 103142739 A TW103142739 A TW 103142739A TW I531905 B TWI531905 B TW I531905B
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Description

主機端週邊裝置介面電路
本發明係有關於主機-週邊裝置通訊介面，特別有關通訊界面之信號同步設計。
信號同步為主機-週邊裝置通訊一項重要課題。
一種傳統技術係基於一源頭時脈(通常由主機板上一振盪器提供)分兩條獨立路徑產生一主機端時脈以及一匯流排時脈，個別操作主機以及經由該匯流排耦接至該主機之週邊裝置。如此技術在匯流排時脈的產生路徑中需要增加額外的鎖相迴路PLL，且需複雜的時脈路徑分析方能提供適當的主機端時脈以及匯流排時脈使主機-週邊裝置經由該匯流排正確通訊。
本案係由主機端供應時脈給一週邊裝置。
根據本發明一種實施方式所實現的一主機端週邊裝置介面電路包括一匯流排時脈產生器以及一數據暫存器。該匯流排時脈產生器係基於一主機端時脈輸出一匯流排時脈交由一匯流排供應一週邊裝置作該週邊裝置輸出數據之依據。基於該主機端時脈所擷取之來自於該週邊裝置的數據則是由該數據暫存器暫存。該匯流排時脈產生器依據該主機端時脈與基 於該主機端時脈所擷取之來自於該週邊裝置的該數據之不同步相位調整該匯流排時脈，使該數據暫存器所暫存的數據準確並係於該主機端時脈之一個週期內接收到該數據。
下文特舉實施例，並配合所附圖示，詳細說明本發明內容。
100‧‧‧主機端週邊裝置介面電路
102‧‧‧主機
104‧‧‧匯流排時脈產生器
106‧‧‧數據暫存器
108‧‧‧匯流排
110‧‧‧週邊裝置
302、402‧‧‧多工器
600‧‧‧電子系統
602‧‧‧相位移控制信號設定模塊
BusCLK(d)、BusCLK(h)‧‧‧匯流排時脈
CP‧‧‧D型正反器接收端
Data[N：0]‧‧‧數據
Delay_Chain‧‧‧延遲鍊
DFF_1、DFF_2‧‧‧D型正反器
Early_CLK(0)…Early_CLK(3)‧‧‧不同相位移的相位移信號
HostCLK‧‧‧主機端時脈
Inv1、Inv2‧‧‧反相器
Mux1、Mux2‧‧‧多工器
PIN_CLK‧‧‧時脈腳位
PIN_Data‧‧‧數據腳位
PLL‧‧‧鎖相迴路
Sel、Sel1、Sel2‧‧‧相位移控制信號
SourceCLK‧‧‧源頭時脈
TX/RX‧‧‧收發模組
Q‧‧‧D型正反器輸出端
第1圖圖解根據本發明一種實施方式所實現的一主機端週邊裝置介面電路100、以及具有該主機端週邊裝置介面電路100的一主機102；第2A、2B圖為信號波形圖，說明本發明兩種實施方式的實施狀況；第3A圖圖解一種生成主機端時脈HostCLK以及匯流排時脈BusCLK(h)的技術；第3B圖圖解第3A圖信號之波形圖；第4圖圖解另一種生成主機端時脈HostCLK以及匯流排時脈BusCLK(h)的技術，其中運用鎖相迴路(phase-locked loop)；第5圖圖解另一種生成匯流排時脈BusCLK(h)的技術，其中運用延遲鏈(delay chain)；第6圖圖解根據本發明一種實施方式所實現的一主機板600。
以下敘述列舉本發明的多種實施例。以下敘述介 紹本發明的基本概念，且並非意圖限制本發明內容。實際發明範圍應依照申請專利範圍界定之。
第1圖圖解根據本發明一種實施方式所實現的一主機端週邊裝置介面電路100、以及具有該主機端週邊裝置介面電路100的主機102。主機102例如為一晶片組。
主機102除了包括該主機端週邊裝置介面電路100，更具有一時脈腳位PIN_CLK、以及一數據腳位PIN_Data。
主機端週邊裝置介面電路100包括一匯流排時脈產生器104以及一數據暫存器106。該匯流排時脈產生器104係基於一主機端時脈HostCLK輸出一匯流排時脈BusCLK(h)，經該主機102的時脈腳位PIN_CLK交由一匯流排108供應一週邊裝置110作該週邊裝置110輸出數據Data[N：0]之依據。數據暫存器106接收基於主機端時脈HostCLK擷取之來自於週邊裝置110的數據Data[N：0]。在一實施例中，匯流排時脈BusCLK(h)經主機102內走線、匯流排108以及週邊裝置110內走線後，其相位可能略有延遲，標號成BusCLK(d)。週邊裝置110係基於該匯流排時脈BusCLK(d)輸出數據Data[N：0]，經該數據腳位PIN_Data由主機102接收，繼而傳遞至該主機端週邊裝置介面電路100的收發模組TX/RX。收發模組TX/RX係基於該主機端時脈HostCLK擷取來自於該週邊裝置110的數據Data[N：0]，並將之暫存至該數據暫存器106。週邊裝置110從接收到匯流排時脈BusCLK(d)直至輸出數據Data[N：0]需要一段延遲；以匯流排108為一LPC匯流排為例，在LPC匯流排規格中規定，从LPC週邊裝置看到匯流排時脈BusCLK(d)的第一個上升沿直到LPC週 邊裝置輸出穩定數據的時延為一輸出有效時間(output valid time)最多達12ns。此外，數據Data[N：0]從週邊裝置110發出經由匯流排傳遞至收發模組TX/RX之數據暫存器106的路徑上，相位也有延遲。本發明之該匯流排時脈產生器104依據該主機端時脈HostCLK與基於主機端時脈HostCLK所擷取之來自於該週邊裝置110的數據Data[N：0]之不同步相位調整所產生之匯流排時脈BusCLK(h)，使該數據暫存器106所暫存的數據準確。如前所述，主機端時脈HostCLK與數據Data[N：0]之不同步相位有下列幾種因素所致：匯流排時脈BusCLK(h)從該匯流排時脈產生器104發出經由該匯流排108傳遞至週邊裝置110的延遲(在一實施例中該延遲包括了匯流排時脈BusCLK(h)在主機102內走線及週邊裝置110內走線的延遲)、週邊裝置110從接收到匯流排時脈BusCLK(d)至輸出數據Data[N：0]的延遲以及數據Data[N：0]經由匯流排傳遞至數據暫存器106的延遲。
在一實施例中，匯流排時脈產生器104調整匯流排時脈BusCLK(h)，使得數據暫存器106於主機端時脈HostCLK之一個週期(1個T)內接收到基於主機端時脈HostCLK所擷取之來自於週邊裝置110的數據Data[N：0]。在諸如匯流排108為低針腳數(Low Pin Count,LPC)匯流排、序列週邊介面(SPI)匯流排、快閃存儲(如SM、SD)匯流排等匯流排频率較低且匯流排上傳遞的係數位訊号之匯流排規格中，會要求數據暫存器106盡量於主機端時脈HostCLK觸發后的一個週期內能夠接收到數據Data[N：0]，以減少延遲，提高吞吐量。
在一種實施方式中，該匯流排時脈產生器104係使 該匯流排時脈BusCLK(h)領先該主機端時脈HostCLK。在另一種實施方式中，相位移控制信號Sel用以決定該匯流排時脈BusCLK(h)領先該主機端時脈HostCLK的量，可選擇不領先、或自多種領先相位量中擇一設定。
第2A圖為波形圖，其中係根據本發明一種實施方式使匯流排時脈BusCLK(h)領先主機端時脈HostCLK四分之一週期，致使根據匯流排時脈BusCLK(d)所輸出的數據Data[N：0]得以正確基於主機端時脈HostCLK擷取。以主機端時脈HostCLK週期為30ns(33MHz)為例，經由時脈樹綜合(Clock Tree Synthesis,CTS)的結果得知造成前述不同步相位的延遲共計為35ns，其中包括：匯流排時脈BusCLK(h)與週邊裝置110看到的匯流排時脈BusCLK(d)之間的走線延遲為13ns；數據Data[N：0]之輸出有效時間(output valid time)造成的延遲為12ns(數據Data[N：0]的陰影部分表示輸出數據尚未穩定)；數據Data[N：0]傳遞的走線延遲為10ns。因此如果匯流排時脈產生器104直接以主機端時脈HostCLK作為匯流排時脈BusCLK(h)供週邊裝置110輸出數據則無法在主機端時脈HostCLK觸發後一個週期(30ns)內接收到數據Data[N：0]。在第2A圖的實施例中，將匯流排時脈BusCLK(h)領先主機端時脈HostCLK四分之一週期(7.5ns)觸發，數據暫存器106則將於在主機端時脈HostCLK觸發後的27.5ns時接收到數據Data[N：0]，以符合一個週期(30ns)內收到數據Data[N：0]的要求。
第2B圖為波形圖，其中係根據本發明一種實施方式使匯流排時脈BusCLK(h)領先主機端時脈HostCLK二分之一 週期，致使根據匯流排時脈BusCLK(d)所輸出的數據Data[N：0]得以正確基於主機端時脈HostCLK擷取。
第2A和2B圖中分別將匯流排時脈BusCLK(h)領先主機端時脈HostCLK四分之一和二分之一週期僅為示例性說明，本發明並不限於此。本發明之匯流排時脈產生器104從主機端時脈HostCLK及根據主機端時脈HostCLK所產生之複數個相位移時脈中擇一輸出作匯流排時脈BusCLK(h)，其中所述複數個相位移時脈包括領先該主機端時脈HostCLK 1/N週期的第一相位移時脈、領先該主機端時脈HostCLK 2/N週期的第二相位移時脈、領先該主機端時脈HostCLK 3/N週期的第三相位移時脈......及領先該主機端時脈HostCLK(N-1)/N週期的第(N-1)相位時脈，其中N=2n，n為自然數。
以下更揭露多種生成主機端時脈HostCLK以及匯流排時脈BusCLK(h)的技術。以下均以N=4為例說明，但本發明並不限於此。
第3A圖圖解一種生成主機端時脈HostCLK以及匯流排時脈BusCLK(h)的技術。第3B圖圖解第3A圖信號之波形圖。
參考第3A圖，其中以一D型正反器DFF_1以接收端CP接收一源頭時脈SourceCLK，並將該源頭時脈SourceCLK除頻形成該主機端時脈HostCLK(又編號Early_CLK(0))以輸出端Q輸出。第3A圖更以D型正反器DFF_2、反相器Inv1與Inv2、以及多工器302實現上述匯流排時脈產生器104。反相器Inv1接收該主機端時脈HostCLK。D型正反器DFF_2基於該主機端時脈 HostCLK除頻該源頭時脈SourceCLK之反相信號(以接收端CP接收)。反相器Inv2接收該D型正反器DFF_2之輸出。以上連結架構使得反相器Inv2之輸出係一相位移時脈Early_CLK(1)，領先該主機端時脈HostCLK四分之一週期(圖中標號T為週期)。反相器Inv1之輸出係一相位移時脈Early_CLK(2)，領先該主機端時脈HostCLK二分之一週期。D型正反器DFF_2之輸出(輸出端Q)係一相位移時脈Early_CLK(3)，領先該主機端時脈HostCLK四分之三週期。該多工器302係接收該主機端時脈HostCLK(或編號Early_CLK(0))、以及上述相位移時脈Early_CLK(1)…Early_CLK(3)，以擇一輸出作該匯流排時脈BusCLK(h)。多工器302可根據上述相位移控制信號Sel作輸出選擇。
參閱第3B圖，相較於源頭時脈SourceCLK，主機端時脈HostCLK(或編號Early_CLK(0)之波形)頻率減半，且其相位移時脈Early_CLK(1)…Early_CLK(3)逐個提供四分之一T相位領先。
第4圖圖解另一種生成主機端時脈HostCLK以及匯流排時脈BusCLK(h)的技術，其中包括一多工器402以及一鎖相迴路PLL。鎖相迴路PLL除了產生該主機端時脈HostCLK(又編號Early_CLK(0))，更產生相位移時脈Early_CLK(1)…Early_CLK(3)。相位移時脈Early_CLK(1)領先該主機端時脈HostCLK四分之一週期。相位移時脈Early_CLK(2)領先該主機端時脈HostCLK二分之一週期。相位移時脈Early_CLK(3)領先該主機端時脈HostCLK四分之三週期。該多工器402係接收該主機端時脈HostCLK(又編號Early_CLK(0))、以及上述第一至 第三相位移時脈Early_CLK(1)…Early_CLK(3)，以擇一輸出作該匯流排時脈BusCLK(h)。多工器402可根據上述相位移控制信號Se1作輸出選擇。
第5圖圖解另一種生成匯流排時脈BusCLK(h)的技術，其中運用延遲鏈(delay chain)。第5圖以延遲鏈Delay_Chain與多工器Mux1與Mux2實現上述匯流排時脈產生器104。多工器Mux1接收該主機端時脈HostCLK以及該主機端時脈HostCLK之反相信號，以擇一輸出。延遲鏈Delay_Chain接收該多工器Mux1之輸出。多工器Mux2接收該延遲鏈Delay_Chain之輸出以及該多工器Mux1之輸出，以擇一輸出作該匯流排時脈BusCLK(h)。此實施例以信號Sel1與Sel2組成上述相位移控制信號Sel。多工器Mux1與Mux2分別可根據上述相位移控制信號Sel1與Sel2作輸出選擇。
相較於第5圖的小尺寸延遲鍊Delay_Chain，單純採用延遲鏈但無使用多工器Mux1、Mux2的電路亦屬於本案欲保護範圍。延遲鍊用於供應該主機端時脈HostCLK一延遲量以產生該匯流排時脈BusCLK(h)。
第6圖圖解根據本發明一種實施方式所實現的一電子系統600，包括以上主機端週邊裝置介面電路100以及一相位移控制信號設定模塊602。在一實施例中，該電子系統600可為一主機板，該主機102可為一晶片組。在其它實施例中，電子系統600為一片上系統(System On Chip,SOC)。該相位移控制信號設定模塊602係產生上述相位移控制信號Sel供主機端週邊裝置介面電路100的匯流排時脈產生器104調整匯流排時 脈BusCLK(h)。為了圖面簡潔，第6圖略去主機102與週邊裝置110的連結狀況(已詳述於第1圖)。相位移控制信號設定模塊602可包括運算單元以及BIOS記憶體，由該運算單元執行儲存於BIOS記憶體的韌體程式碼實現之。另一種設定相位移控制信號Sel的方式，是採用束帶接腳(strapping pins)技術，在主機端未給電時，由束帶接腳設定該相位移控制信號Sel。
相位移控制信號設定模塊602依據對主機端時脈HostCLK與匯流排時脈BusCLK(h)作一時脈樹綜合(Clock Tree Synthesis,CTS)的結果產生該相位移控制信號。具體而言，在時脈樹綜合(CTS)時，係直接以主機端時脈HostCLK作為匯流排時脈BusCLK(h)供週邊裝置110輸出數據，而後統計在主機端時脈HostCLK觸發後多長時間內接收到數據Data[N：0]，用該時間決定將匯流排時脈BusCLK(h)調整為領先於主機端時脈HostCLK多少相位，才能保證主機102能在主機端時脈HostCLK觸發後的一個週期內接收到數據Data[N：0]，以此結果決定相位移控制信號Sel。在一實施例中，相位移控制信號Sel可存儲於軟體(例如BIOS)的寄存器(register)中。在主機端未給電時且需要從週邊裝置110讀入數據開機的實施例中，相位移控制信號Sel可由複數個束帶接腳設定。
以上技術可應用於多種週邊裝置介面，包括低針腳數介面(Low Pin Count,LPC)、序列週邊介面(SPI)、快閃存儲(如SM、SD卡)通訊介面…等。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精 神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧主機端週邊裝置介面電路
102‧‧‧主機
104‧‧‧匯流排時脈產生器
106‧‧‧數據暫存器
108‧‧‧匯流排
110‧‧‧週邊裝置
BusCLK(d)、BusCLK(h)‧‧‧匯流排時脈
Data[N：0]‧‧‧數據
HostCLK‧‧‧主機端時脈
PIN_CLK‧‧‧時脈腳位
PIN_Data‧‧‧數據腳位
Sel‧‧‧相位移控制信號
TX/RX‧‧‧收發模組

Claims (12)

  1. 一種主機端週邊裝置介面電路，包括：一匯流排時脈產生器，基於一主機端時脈輸出一匯流排時脈交由一匯流排供應一週邊裝置作該週邊裝置輸出數據之依據；以及一數據暫存器，接收基於該主機端時脈所擷取之來自於該週邊裝置的該數據；其中：該匯流排時脈產生器依據該主機端時脈與基於該主機端時脈所擷取之來自於該週邊裝置的該數據之不同步相位調整該匯流排時脈，使該數據暫存器所暫存的數據準確；且該匯流排時脈產生器係調整該匯流排時脈使得該數據暫存器於該主機端時脈之一個週期內接收到基於該主機端時脈所擷取之來自於該週邊裝置的該數據。
  2. 如申請專利範圍第1項所述之主機端週邊裝置介面電路，其中該匯流排時脈產生器係使該匯流排時脈領先該主機端時脈。
  3. 如申請專利範圍第1項所述之主機端週邊裝置介面電路，其中上述不同步相位由該匯流排時脈從該匯流排時脈產生器經由該匯流排傳遞至該週邊裝置的延遲決定。
  4. 如申請專利範圍第1項所述之主機端週邊裝置介面電路，其中上述不同步相位由該週邊裝置從接收到該匯流排時脈至輸出該數據的延遲，以及該數據經由匯流排傳遞至該數據暫存器的延遲決定。
  5. 如申請專利範圍第1項所述之主機端週邊裝置介面電路，其中該匯流排時脈產生器從該主機端時脈及根據該主機端時脈所產生之複數個相位移時脈中擇一輸出作該匯流排時脈，其中所述複數個相位移時脈係領先該主機端時脈k/N週期，k為變數，數值為1至(N-1)。
  6. 如申請專利範圍第5項所述之主機端週邊裝置介面電路，其中N=2n，n為自然數。
  7. 如申請專利範圍第1項所述之主機端週邊裝置介面電路，其中更包括：一第一D型正反器，接收一源頭時脈，並將該源頭時脈除頻形成該主機端時脈。
  8. 如申請專利範圍第7項所述之主機端週邊裝置介面電路，其中該匯流排時脈產生器包括：一第一反相器，接收該主機端時脈；一第二D型正反器，基於該主機端時脈除頻該源頭時脈之反相信號；一第二反相器，接收該第二D型正反器之輸出；以及一多工器，其中：該第二反相器之輸出係一第一相位移時脈，領先該主機端時脈1/4週期；該第一反相器之輸出係一第二相位移時脈，領先該主機端時脈1/2週期；該第二D型正反器之輸出係一第三相位移時脈，領先該主機 端時脈3/4週期；且該多工器係接收該主機端時脈、以及上述第一至第三相位移時脈，以擇一輸出作該匯流排時脈。
  9. 如申請專利範圍第1項所述之主機端週邊裝置介面電路，其中包括一多工器以及產生該主機端時脈的一鎖相迴路。
  10. 如申請專利範圍第9項所述之主機端週邊裝置介面電路，其中：該鎖相迴路更產生一第一相位移時脈、一第二相位移時脈以及一第三相位移時脈；該第一相位移時脈領先該主機端時脈1/4週期；該第二相位移時脈領先該主機端時脈1/2週期；該第三相位移時脈領先該主機端時脈3/4週期；且該多工器係接收該主機端時脈、以及上述第一至第三相位移時脈，以擇一輸出作該匯流排時脈。
  11. 如申請專利範圍第1項所述之主機端週邊裝置介面電路，其中該匯流排時脈產生器包括：一延遲鏈，供應該主機端時脈一延遲量以產生該匯流排時脈。
  12. 如申請專利範圍第1項所述之主機端週邊裝置介面電路，其中該匯流排時脈產生器包括：一第一多工器，接收該主機端時脈以及該主機端時脈之反相信號，以擇一輸出；一延遲鏈，接收該第一多工器之輸出；以及一第二多工器，接收該延遲鏈之輸出以及該第一多工器之 輸出，以擇一輸出作該匯流排時脈。
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