JP4696044B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路、特にシステムクロック信号を逓倍・分周して内部回路ブロックに供給するクロック供給回路におけるタイミング制御に関するものである。

図２は、従来の半導体集積回路の概略を示す構成図である。
この半導体集積回路は、外部から与えられるシステムクロック信号ＳＣＫに同期して動作する内部回路ブロック１と、このシステムクロック信号ＳＣＫを４逓倍して生成された逓倍クロック信号ＸＣＫに同期して動作する内部回路ブロック２と、この逓倍クロック信号ＸＣＫを２分周して生成された分周クロック信号ＤＣＫに同期して動作する内部回路ブロック３を備えている。

逓倍クロック信号ＸＣＫは、ＰＬＬ(Phase Locked Loop)で構成される逓倍部４によって、システムクロック信号ＳＣＫを４逓倍して生成されるようになっている。また、分周クロック信号ＤＣＫは、反転出力端子／Ｑをデータ入力端子Ｄに接続し、クロック端子Ｃに逓倍クロック信号ＸＣＫを与えるように接続したＤ型のフリップフロップ（以下、「ＦＦ」という）５の非反転出力端子Ｑから、出力されるようになっている。

これにより、内部回路ブロック１，２，３は、それぞれシステムクロック信号ＳＣＫと、逓倍部４で生成された逓倍クロック信号ＸＣＫと、分周部のＦＦ５で生成された分周クロック信号ＤＣＫに同期して動作する。

特開平７−２９４６０３号公報

しかしながら、前記半導体集積回路では、システムクロック信号ＳＣＫと分周クロック信号ＤＣＫのタイミング関係が一意に決まらないという課題があった。

図３（ａ），（ｂ）は、図２の動作を示す信号波形図である。
図３（ａ），（ｂ）に示すように、ＰＬＬによる逓倍部４では、システムクロック信号ＳＣＫに同期して、このシステムクロック信号ＳＣＫの４倍の周波数を有する逓倍クロック信号ＸＣＫが生成される。即ち、逓倍クロック信号ＸＣＫの立ち上がり（レベル“Ｌ”からレベル“Ｈ”への変化）のタイミングは、システムクロック信号ＳＣＫの立ち上がりのタイミングに一致している。

これに対し、分周部のＦＦ５では、クロック端子Ｃに与えられる逓倍クロック信号ＸＣＫの立ち上がりのタイミング毎に、非反転出力端子Ｑの信号が“Ｈ”，“Ｌ”に交互に反転し、これが分周クロック信号ＤＣＫとして出力される。

図３（ａ）に示すように、ＦＦ５の初期値が“Ｌ”の場合、分周クロック信号ＤＣＫの立ち上がりは、システムクロック信号ＳＣＫの立ち上がりのタイミングに一致する。従って、内部回路ブロック３の動作タイミングは、システムクロック信号ＳＣＫに一致する。

一方、図３（ｂ）に示すように、ＦＦ５の初期値が“Ｈ”の場合、分周クロック信号ＤＣＫの立ち下がりが、システムクロック信号ＳＣＫの立ち上がりのタイミングに一致する。従って、内部回路ブロック３の動作タイミングは、システムクロック信号ＳＣＫと一致しない。

このため、内部回路ブロック１〜３の間で、相互に信号の受け渡しが有る場合、内部回路ブロック１〜３間の動作タイミングの相違により、誤動作を起こすおそれがあった。

また、一般的な半導体集積回路の製造時における出荷テストでは、ある時間単位（サイクル）で入力信号を与え、それに応じた出力信号をサイクル単位で監視するという方法が採用されるが、図３（ｂ）に示すように、システムクロック信号ＳＣＫに対して内部回路ブロック３の動作タイミングがずれてしまう場合には、テストできないサイクルが生じて十分なテストが行えないという課題があった。

本発明は、システムクロック信号に確実に同期した分周クロック信号を生成できるクロック供給回路を備えた半導体集積回路を提供することを目的としている。

本発明は、第１のクロック信号に同期して動作する第１の回路ブロックと、第２のクロック信号に同期して動作する第２の回路ブロックと、第３のクロック信号に同期して動作する第３の回路ブロックを有する半導体集積回路に、前記第１のクロック信号を逓倍して前記第２のクロック信号を生成する逓倍回路と、前記第３のクロック信号を生成するための開始信号を前記第１のクロック信号のタイミングに従って保持して出力する保持回路と、前記保持回路に保持された開始信号を遅延させる遅延回路と、前記遅延回路で遅延された開始信号に従って前記第２のクロック信号の分周を開始して前記第３のクロック信号を出力する分周回路を備えたことを特徴としている。

本発明では、システムクロック信号である第１のクロック信号を逓倍回路で逓倍して第２のクロック信号を生成し、分周クロック信号である第３のクロック信号を生成するための開始信号を第１のクロック信号のタイミングに従って保持回路に保持し、この保持回路に保持された開始信号を遅延回路によって遅延させ、この遅延された開始信号に従って分周回路による第２のクロック信号の分周を開始し、第３のクロック信号を出力するように構成している。これにより、常にシステムクロック信号に同期した分周クロック信号を生成することができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示す半導体集積回路の構成図である。
この半導体集積回路は、外部から与えられるシステムクロック信号ＳＣＫに同期して動作する内部回路ブロック１と、このシステムクロック信号ＳＣＫを、例えば８逓倍して生成された逓倍クロック信号ＸＣＫに同期して動作する内部回路ブロック２と、この逓倍クロック信号ＸＣＫを、例えば２分周して生成された分周クロック信号ＤＣＫに同期して動作する内部回路ブロック３を備えている。

逓倍クロック信号ＸＣＫは、ＰＬＬで構成される逓倍部１１によって、システムクロック信号ＳＣＫを８逓倍して生成されるようになっている。また、分周クロック信号ＤＣＫは、反転出力端子／Ｑをデータ入力端子Ｄに接続し、クロック端子Ｃに逓倍クロック信号ＸＣＫを与えるように構成した分周回路のＦＦ１２の非反転出力端子Ｑから、出力されるようになっている。なお、ＦＦ１２は、リセット端子Ｒに“Ｌ”の信号を与えることにより、保持しているデータを強制的に“Ｌ”にできるようになっている。

更に、この半導体集積回路は、ロウアクティブのリセット信号／ＲＳＴを、システムクロック信号ＳＣＫの立ち下がりに同期して保持して出力する保持回路のＦＦ１３を有している。ＦＦ１３の出力側は、シフトレジスタを構成するＦＦ１４ａ〜１４ｄの初段のデータ入力端子Ｄに接続されている。ＦＦ１４ａ〜１４ｄは、ＦＦ１３から出力される信号ＳＡを、システムクロック信号ＳＣＫの１／２周期だけ遅延させる遅延回路である。

各ＦＦ１４ａ〜１４ｄは、クロック端子Ｃに与えられる信号の立ち下りのタイミングで、データ入力端子Ｄに与えられる信号を保持して出力端子Ｑから出力するもので、リセット端子Ｒに“Ｌ”の信号が与えられたときには、保持しているデータを強制的に“Ｌ”にするようになっている。ＦＦ１４ａ〜１４ｄのクロック端子Ｃには、逓倍部１１で生成された逓倍クロック信号ＸＣＫが共通に与えられ、これらのＦＦ１４ａ〜１４ｄのリセット端子Ｒには、リセット信号／ＲＳＴが共通に与えられている。そして、最終段のＦＦ１４ｄの出力端子ＱがＦＦ１２のリセット端子Ｒに接続されている。

図４は、図１の半導体集積回路の動作を示す信号波形図である。以下、この図４を参照しつつ、図１の動作を説明する。

図４に示すように、最初、リセット信号／ＲＳＴは“Ｌ”に設定され、逓倍部１１の動作が開始される。逓倍部１１では、ＰＬＬによってシステムクロック信号ＳＣＫに同期して、このシステムクロック信号ＳＣＫの８倍の周波数を有する逓倍クロック信号ＸＣＫが生成される。即ち、逓倍クロック信号ＸＣＫの立ち上がりのタイミングは、システムクロック信号ＳＣＫの立ち上がりのタイミングに一致している。

逓倍部１１の動作が安定するまでの間、リセット信号／ＲＳＴは“Ｌ”となっているので、ＦＦ１３から出力される信号ＳＡは、システムクロック信号ＳＣＫの立ち下りのタイミングで“Ｌ”となる。また、ＦＦ１４ａ〜１４ｄはリセットされ、これらのＦＦ１４ａ〜１４ｄから出力される信号ＳＢ，ＳＣ，ＳＤ，ＳＥも、すべて“Ｌ”である。更に、ＦＦ１２のリセット端子Ｒには、“Ｌ”の信号ＳＥが与えられるので、このＦＦ１２から出力される分周クロック信号ＤＣＫも“Ｌ”となっている。

逓倍部１１の動作が安定した段階で、リセット信号／ＲＳＴは、“Ｈ”となる。これにより、ＦＦ１４ａ〜１４ｄは、リセット状態が解除されて動作可能な状態となるが、初段のＦＦ１４ａに与えられる信号ＳＡが“Ｌ”であるので、信号ＳＢ〜ＳＥの変化は生じない。

リセット信号／ＲＳＴが“Ｈ”になった後、最初のシステムクロック信号ＳＣＫの立ち下りで、ＦＦ１３から出力される信号ＳＡが“Ｈ”となる。これにより、以降の逓倍クロック信号ＸＣＫの立ち下りのタイミング毎に、ＦＦ１４ａ〜１４ｄから出力される信号ＳＢ，ＳＣ，ＳＤ，ＳＥが順次“Ｈ”となる。

逓倍クロック信号ＸＣＫの４クロック分（即ち、システムクロック信号ＳＣＫの１／２周期）の遅延の後、信号ＳＥが“Ｈ”になると、ＦＦ１２は分周動作が可能な状態になり、逓倍クロック信号ＸＣＫの立ち上がりのタイミングに同期して、この逓倍クロック信号ＸＣＫを１／２に分周し、分周クロック信号ＤＣＫとして出力する。従って、分周クロック信号ＤＣＫの立ち上がりのタイミングは、システムクロック信号ＳＣＫの立ち上がりのタイミングに一致する。

以上のように、この実施例１の半導体集積回路は、リセット端子Ｒを備えた分周回部のＦＦ１２と、リセット信号／ＲＳＴによるリセット状態が解除された後、システムクロック信号ＳＣＫが立ち上がる直前のタイミングで、このＦＦ１２のリセットを解除するための信号ＳＥを生成する保持回路のＦＦ１３と遅延回路のＦＦ１４ａ〜１４ｄによるタイミング回路を備えている。これにより、分周クロック信号ＤＣＫの立ち上がりのタイミングを、システムクロック信号ＳＣＫの立ち上がりのタイミングに確実に一致させることができるという利点がある。

実施例１では、遅延回路を構成するＦＦ１４ａ〜１４ｄの数を、逓倍部１１の逓倍数に応じて変化させる必要がある。実施例１では、逓倍部１１の逓倍数が８であったので４個のＦＦ１４を用いているが、逓倍数が４であればＦＦの数は２個となる。

実施例２は、逓倍部１１の逓倍数を考慮せずに適用することができるクロック供給回路を備えた半導体集積回路を提供するものである。

図５は、本発明の実施例２を示す半導体集積回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

この半導体集積回路は、図１の半導体集積回路と同様に、外部から与えられるシステムクロック信号ＳＣＫに同期して動作する内部回路ブロック１と、システムクロック信号ＳＣＫを８逓倍して生成された逓倍クロック信号ＸＣＫに同期して動作する内部回路ブロック２と、逓倍クロック信号ＸＣＫを２分周して生成された分周クロック信号ＤＣＫに同期して動作する内部回路ブロック３と、システムクロック信号ＳＣＫを８逓倍して逓倍クロック信号ＸＣＫを生成する逓倍部１１と、逓倍クロック信号ＸＣＫを１／２に分周して分周クロック信号ＤＣＫを生成するＦＦ１２を備えている。但し、ＦＦ１２では、反転出力端子／Ｑから分周クロック信号ＤＣＫが出力されるようになっている。

更に、この半導体集積回路は、システムクロック信号ＳＣＫを逓倍クロック信号ＸＣＫの１／２周期だけ遅延させて出力する遅延回路のＦＦ１５と、このＦＦ１５から出力される信号ＳＦの立ち上がりのタイミングで、リセット信号／ＲＳＴを保持してＦＦ１２のリセット端子Ｒに与える保持回路のＦＦ１６を有している。即ち、ＦＦ１５のデータ入力端子Ｄにはシステムクロック信号ＳＣＫが与えられ、クロック端子Ｃには逓倍クロック信号ＸＣＫが与えられるようになっている。また、ＦＦ１６のデータ入力端子Ｄとリセット端子Ｒにはリセット信号／ＲＳＴが与えられ、クロック端子ＣにはＦＦ１５から出力される信号ＳＦが与えられるようになっている。

図６は、図５の動作を示す信号波形図である。以下、この図６を参照しつつ、図５の動作を説明する。

ＦＦ１５では、システムクロック信号ＳＣＫが逓倍クロック信号ＸＣＫの立ち下りのタイミングに従って保持されるので、このＦＦ１５から出力される信号ＳＦは、システムクロック信号ＳＣＫを逓倍クロック信号ＸＣＫの１／２周期だけ遅延させた信号となる。

一方、ＦＦ１６のデータ入力端子Ｄとリセット端子Ｒには、リセット信号／ＲＳＴが与えられているので、このリセット信号／ＲＳＴが“Ｌ”の間、ＦＦ１６から出力される信号ＳＧは“Ｌ”である。従って、ＦＦ１２の反転出力端子／Ｑから出力される分周クロック信号ＤＣＫは“Ｈ”となっている。

次に、リセット信号／ＲＳＴが“Ｈ”になると、ＦＦ１６はリセット状態が解除されて動作可能な状態となる。更に、ＦＦ１５から出力される信号ＳＦが立ち上がったタイミングで、ＦＦ１６に保持されて出力される信号ＳＧが“Ｈ”となる。

これにより、ＦＦ１２は動作可能な状態となり、このＦＦ１２から、逓倍クロック信号ＸＣＫを１／２に分周した分周クロック信号ＤＣＫが出力される。信号ＳＦの立ち上がりのタイミングは、システムクロック信号ＳＣＫの立ち上がりよりも逓倍クロック信号ＸＣＫの周期の１／２だけ遅延している。更に、次の逓倍クロック信号ＸＣＫの立ち上がりのタイミングで、分周クロックＤＣＫが“Ｈ”から“Ｌ”に変化する。

従って、分周クロックＤＣＫの立ち下りのタイミングは、システムクロック信号ＳＣＫの立ち上がりのタイミングよりも、逓倍クロック信号ＸＣＫの１クロック分だけ遅延する。これは、分周クロックＤＣＫの立ち上がりのタイミングと、システムクロック信号ＳＣＫの立ち上がりのタイミングが一致していることを意味する。

以上のように、この実施例２の半導体集積回路は、システムクロック信号ＳＣＫを逓倍クロック信号ＸＣＫの１／２周期だけ遅延させた信号ＳＦを生成する遅延回路のＦＦ１５と、リセット信号／ＲＳＴを信号ＳＦの立ち上がりのタイミングで保持して信号ＳＧを出力する保持回路のＦＦ１６と、信号ＳＧによってリセット状態が解除された後、逓倍クロック信号ＸＣＫを分周して分周クロック信号ＤＣＫを出力する分周回路のＦＦ１２を有している。

これにより、逓倍部１１の逓倍数に関係なく、分周クロック信号ＤＣＫの立ち上がりのタイミングを、システムクロック信号ＳＣＫの立ち上がりのタイミングに確実に一致させることができるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 実施例１において、逓倍部１１の逓倍数を８として説明したが、逓倍数は任意である。逓倍数が２Ｍまたは２Ｍ＋１（但し、Ｍは１以上の整数）の場合、遅延回路を構成するＦＦ１４の数をＭ個にすれば良い。
（ｂ） 分周回路の分周数を２として説明したが、分周数は任意である。
（ｃ） 分周回路の動作を開始させるためのタイミング信号としてリセット信号／ＲＳＴを用いているが、リセット信号／ＲＳＴとは別の開始信号を使用しても良い。
（ｄ） システムクロック信号ＳＣＫは、外部から与えられるものに限らず、内部の発振回路で生成しても良い。
（ｅ） 実施例１では信号ＳＡをシステムクロック信号ＳＣＫの１／２周期だけ遅延し、実施例２ではシステムクロック信号ＳＣＫを逓倍クロック信号ＸＣＫの１／２周期だけ遅延させるように遅延回路を設けたが、動作遅延に問題がなければ１／２周期分に限らず、３／２周期や５／２周期ずらしても良い。つまり、システムクロック信号ＳＣＫ（実施例１）或いは逓倍クロック信号ＸＣＫ（実施例２）に対して半周期ずれるように設定しておくものでも良い。但し、本実施例のように１／２周期とすることが回路動作の高速化も考慮すると最も効果的である。
（ｆ） 各ＦＦの動作タイミングは、本発明と同様な動作を実現できる範囲であれば、実施例のものに限らず、例えば、クロック端子に入力される信号の立ち上がりで動作するものを立ち下りで動作するもの（或いはその逆）に変更しても良い。

本発明の実施例１を示す半導体集積回路の構成図である。 従来の半導体集積回路の概略を示す構成図である。 図２の動作を示す信号波形図である。 図１の動作を示す信号波形図である。 本発明の実施例２を示す半導体集積回路の構成図である。 図５の動作を示す信号波形図である。

符号の説明

１〜３ 内部回路ブロック
１１ 逓倍部
１２〜１６ ＦＦ（フリップフロップ）

Claims (7)

1. 第１のクロック信号に同期して動作する第１の回路ブロックと、第２のクロック信号に同期して動作する第２の回路ブロックと、第３のクロック信号に同期して動作する第３の回路ブロックを有する半導体集積回路であって、
   前記第１のクロック信号を逓倍して前記第２のクロック信号を生成する逓倍回路と、
   前記第３のクロック信号を生成するための開始信号を前記第１のクロック信号のタイミングに従って保持して出力する保持回路と、
   前記保持回路に保持された開始信号を遅延させる遅延回路と、
   前記遅延回路で遅延された開始信号に従って前記第２のクロック信号の分周を開始して前記第３のクロック信号を出力する分周回路とを、
   備えたことを特徴とする半導体集積回路。
2. 前記逓倍回路の逓倍数は２Ｍまたは２Ｍ＋１（但し、Ｍは１以上の整数）であり、前記遅延回路はＭ個のフリップフロップを縦続接続して前記第２のクロック信号で駆動するシフトレジスタで構成したことを特徴とする請求項１記載の半導体集積回路。
3. 前記保持回路は、前記第１のクロック信号の立ち下りのタイミングで前記開始信号を保持するフリップフロップで構成し、
   前記遅延回路を構成するＭ個のフリップフロップは、前記第２のクロック信号の立ち下りのタイミングで駆動され、
   前記分周回路は、前記第２のクロック信号の立ち上がりのタイミングで該第２のクロック信号を分周するフリップフロップで構成したことを特徴とする請求項２記載の半導体集積回路。
4. 第１のクロック信号に同期して動作する第１の回路ブロックと、第２のクロック信号に同期して動作する第２の回路ブロックと、第３のクロック信号に同期して動作する第３の回路ブロックを有する半導体集積回路であって、
   前記第１のクロック信号を逓倍して前記第２のクロック信号を生成する逓倍回路と、
   前記第１のクロック信号を遅延させる遅延回路と、
   前記第３のクロック信号を生成するための開始信号を前記遅延回路で遅延された第１のクロック信号のタイミングに従って保持する保持回路と、
   前記保持回路に保持された開始信号に従って前記第２のクロック信号の分周を開始して前記第３のクロック信号を出力する分周回路とを、
   備えたことを特徴とする半導体集積回路。
5. 前記遅延回路は、前記第１のクロック信号を前記第２のクロック信号の立ち下りのタイミングで保持して出力するフリップフロップで構成し、
   前記保持回路は、前記遅延回路の出力信号の立ち上がりのタイミングで前記開始信号を保持するフリップフロップで構成し、
   前記分周回路は、前記保持回路に保持された開始信号に従って前記第２のクロック信号の立ち上がりのタイミングに基づいて該第２のクロック信号を分周するフリップフロップで構成したことを特徴とする請求項４記載の半導体集積回路。
6. 前記遅延回路は、前記第１のクロック信号に対して半周期ずれるように前記開始信号を遅延させることを特徴とする請求項１〜３のいずれか１つに記載の半導体集積回路。
7. 前記遅延回路は、前記第２のクロック信号に対して半周期ずれるように前記第１のクロック信号を遅延させることを特徴とする請求項４または５記載の半導体集積回路。

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