KR20150113310A - 반도체 장치를 위한 출력 제어 회로 및 이를 포함하는 출력 구동 회로 - Google Patents

반도체 장치를 위한 출력 제어 회로 및 이를 포함하는 출력 구동 회로 Download PDF

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Abstract

반도체 메모리 장치를 위한 출력 제어 회로 및 출력 구동 회로로서, 본 기술의 일 실시예에 의한 출력 제어 회로는 DLL(Delay Locked Loop) 락킹신호와 출력 인에이블 리셋 신호에 응답하여 지정된 구간동안 활성화되는 설정신호를 출력하는 구간 설정신호 생성부, 내부클럭 및 설정신호에 응답하여 내부클럭을 기 설정된 분주비로 분주한 분주클럭을 출력하는 클럭 분주부, 분주클럭에 응답하여 설정신호를 기 설정된 제 1 시간만큼 쉬프트시켜 제 1 지연 설정신호를 출력하는 쉬프트부 및 제 1 지연 설정신호를 제공받으며, 분주클럭에 응답하여 제 1 지연 설정신호를 가공하여 출력 인에이블 리셋 신호를 출력하는 출력부를 포함할 수 있다.

Description

반도체 장치를 위한 출력 제어 회로 및 이를 포함하는 출력 구동 회로{Output Controlling Circuit and Output Driving Circuit for Semiconductor Apparatus}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 출력 제어 회로 및 이를 포함하는 출력 구동 회로에 관한 것이다.
반도체 메모리 장치 내부에는 외부 클럭 신호와 내부 클럭 신호의 동작 타이밍을 동기시키기 위한 회로가 구비되며, 그 예로 지연 고정 루프(Delay Locked Loop; DLL) 회로, 출력 제어 회로 등을 들 수 있다.
DLL 회로는 외부 클럭 신호를 원하는 시간만큼 지연시켜 내부 클럭 신호를 생성한다. 일반적으로, 반도체 장치에서는 클럭 신호가 전달되는 과정에서 지연시간이 반영될 수 밖에 없으며, DLL 회로는 외부 클럭 신호에 반도체 장치 내부의 지연시간을 반영하여 내부 클럭 신호를 생성하는 락킹 동작을 수행한다.
출력 제어 회로는 외부 클럭 신호에 동기화된 리드(read) 명령을 내부 클럭 신호에 동기화시키는 도메인 크로싱 동작을 수행한다. 이에 의해 생성되는 출력 인에이블 신호는 카스 레이턴시(CAS(Column Address Strobe) Latency; CL) 정보를 내포하고 있다.
반도체 메모리 장치는 DLL 회로와 출력 제어 회로를 이용하여, 출력될 데이터가 리드 명령 이후 원하는 시점에 마치 외부 클럭 신호에 동기화되어 출력되는 것처럼 동작한다.
따라서, 기 설계된 데이터 출력 시점에 맞추어 데이터를 출력하기 위해서는 출력 제어 회로에서 생성되는 제어 회로를 정확한 타이밍에 생성할 것이 요구된다.
본 발명의 실시예는 데이터 출력 동작의 정확성을 향상시킬 수 있는 반도체 장치를 위한 출력 제어 회로 및 이를 포함하는 출력 구동 회로를 제공한다.
본 기술의 일 실시예에 의한 출력 제어 회로는 DLL(Delay Locked Loop) 락킹신호와 출력 인에이블 리셋 신호에 응답하여 지정된 구간동안 활성화되는 설정신호를 출력하는 구간 설정신호 생성부; 내부클럭 및 상기 설정신호에 응답하여 상기 내부클럭을 기 설정된 분주비로 분주한 분주클럭을 출력하는 클럭 분주부; 상기 분주클럭에 응답하여 상기 설정신호를 기 설정된 제 1 시간만큼 쉬프트시켜 제 1 지연 설정신호를 출력하는 쉬프트부; 및 상기 제 1 지연 설정신호를 제공받으며, 상기 분주클럭에 응답하여 상기 제 1 지연 설정신호를 가공하여 상기 출력 인에이블 리셋 신호를 출력하는 출력부;를 포함할 수 있다.
한편, 본 기술의 일 실시예에 의한 출력 구동 회로는 DLL(Delay Locked Loop) 락킹 신호 및 내부클럭에 응답하여, 상기 내부클럭을 분주한 분주클럭에 동기하여 설정신호를 쉬프트시켜 제 1 지연 설정신호를 생성하고, 상기 분주클럭에 응답하여 상기 지연 설정신호를 가공하여 출력 인에이블 리셋신호를 생성하는 출력 인에이블 리셋신호 생성 회로; 상기 출력 인에이블 리셋 신호를 기 설정된 시간 지연시키는 지연회로; 상기 내부클럭에 응답하여 상기 출력 인에이블 리셋 신호 및 상기 지연회로의 출력 신호에 의해 정의되는 구간에 대응하는 카운트신호를 출력하는 카운팅부; 및 상기 카운트신호와 카스 레이턴시 정보에 응답하여 출력 인에이블 신호를 출력하는 출력 인에이블 신호 출력부;를 포함할 수 있다.
본 기술에 의하면 출력 인에이블 신호의 생성에 기반이 되는 출력 인에이블 리셋 신호를 정확한 타이밍에 생성할 수 있다.
도 1은 본 발명의 일 실시예에 의한 출력 제어 회로의 구성도,
도 2는 도 1에 도시한 출력 제어 회로의 일 예시도,
도 3은 본 발명의 일 실시예에 의한 출력 제어 회로의 동작을 설명하기 위한 타이밍도,
도 4는 본 발명의 일 실시예에 의한 출력 구동 회로의 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 1에 도시한 본 발명의 일 실시예에 의한 출력 제어 회로(10)는 구간 설정신호 생성부(110), 클럭 분주부(120), 쉬프트부(130) 및 출력부(140)를 포함할 수 있다.
구간 설정신호 생성부(110)는 DLL 락킹신호(DLL_LCOK)의 반전신호(DLL_LOCKB)와 출력 인에이블 리셋 신호(OERST)에 응답하여 DLL 락킹 신호(DLL_LOCK)가 인에이블된 상태에서 즉, DLL 락킹신호의 반전신호(DLL_LOCKB)가 디스에이블된 상태에서 지정된 구간동안 활성화되는 설정신호(SET)를 출력한다.
클럭 분주부(120)는 내부클럭(ICLK) 및 설정신호(SET)에 응답하여 내부클럭(ICLK)을 기 설정된 분주비로 분주하여 분주클럭(ICLK2D)을 출력한다. 본 발명의 바람직한 실시예에서 클럭 분주부(120)는 분주클럭(ICLK2D)의 주기가 내부클럭(ICLK)의 주기보다 길도록 분주하며, 일예로 분주비는 1/2일 수 있다.
쉬프트부(130)는 분주클럭(ICLK2D)에 응답하여 설정신호(SET)를 기 설정된 제 1 시간만큼 지연시켜 제 1 지연 설정신호(SET2D)출력한다. 클럭 분주부(120)의 분주 동작이 설정신호(SET)의 활성화 구간에서만 수행되므로, 쉬프트부(130)에서 출력되는 제 1 지연 설정신호(SET2D)는 제 1 시간만큼 지연되어 출력을 개시한 후 설정신호(SET)의 비활성화 시점에 함께 비활성화되게 된다.
출력부(140)는 분주클럭(ICLK2D)에 응답하여, 제 1 지연 설정신호(SET2D)를 제 2 시간만큼 지연시킨 제 2 지연 설정신호(SET2.5DB)를 생성하고 이를 제 1 지연 설정신호(SET2D)와 조합하여 출력 인에이블 리셋 신호(OERST)를 생성한다.
쉬프트부(130)에서 설정신호(SET)를 제 1 시간만큼 지연시켜 생성한 제 1 지연 설정신호(SET2D)는 분주클럭(ICLK2D)에 동기되어 출력된다. 특히, 본 발명에서는 분주클럭(ICLK2D)이 내부클럭(ICLK)보다 긴 주기를 갖도록 분주한다(바람직한 분주비=1/2).
내부클럭(ICLK)의 주기(tCK)가 짧고, 내부클럭(ICLK)을 쉬프트부(130)의 동기 신호로 이용하는 경우에는 쉬프트부(130)의 동작 마진이 부족하여 출력 인에이블 리셋 신호(OERST)를 생성하는 데 어려움이 있을 수 있다.
그러나, 본 발명에서는 내부클럭(ICLK)을 긴 주기를 갖도록 분주한 분주클럭(ICLK2D)에 의해 제 1 지연 설정신호(SET2D)를 출력하기 때문에 쉬프트부(130)의 동작 마진을 확보할 수 있다.
도 2는 도 1에 도시한 출력 제어 회로의 일 예시도이다.
도 2를 참조하면, 출력 제어 회로(10)의 구간 설정신호 생성부(110)는 DLL 락킹신호의 반전신호(DLL_LOCKB)와 출력 인에이블 리셋 신호(OERST)에 응답하여 DLL 락킹신호의 반전신호(DLL_LOCKB)가 디스에이블된 상태에서 지정된 구간동안 활성화되는 설정신호(SET)를 출력한다. 구간 설정신호 생성부(110)는 예를 들어 SR래치회로로 구성할 수 있으나 이에 한정되는 것은 아니다.
구간 설정신호 생성부(110)는 출력 인에이블 리셋신호(OERST)에 의해 리셋 되며, 따라서 설정신호(SET)의 활성화 구간은 DLL 락킹신호의 반전신호(DLL_LOCKB)가 디스에이블되는 시점으로부터 출력 인에이블 리셋 신호(OERST)가 활성화되는 시점까지일 수 있다.
아울러, 출력 인에이블 리셋 신호(OERST)는 펄스 발생 회로(150)를 통해 구간 설정신호 생성부(110)로 제공되어 구간설정신호 생성부(110)의 리셋 신호로 제공될 수 있으나, 이에 한정되는 것은 아니다.
클럭 분주부(120)는 내부클럭(ICLK) 및 설정신호(SET)에 응답하여 내부클럭(ICLK)을 기 설정된 분주비로 분주하여 분주클럭(ICLK2D)을 출력하며, 예를 들어 T플립플롭회로로 구성할 수 있으나 이에 한정되는 것은 아니다.
쉬프트부(130)는 분주클럭(ICLK2D)에 응답하여 설정신호(SET)를 1차 쉬프트시켜 제 1 쉬프트 신호(SET1D)를 출력하는 제 1 쉬프트부(131) 및, 분주클럭(ICLK2D)에 응답하여 제 1 쉬프트 신호(SET1D)를 2차 쉬프트시켜 제 2 쉬프트 신호를 제 1 지연 설정신호(SET2D)로서 출력하는 제 2 쉬프트부(133)를 포함할 수 있다.
제 1 쉬프트부(131) 및 제 2 쉬프트부(133) 각각은 D플립플롭회로로 구성할 수 있으나 이에 한정되는 것은 아니며, 단일 쉬프트 회로를 이용하여 원하는 시간만큼 설정신호(SET)를 지연시켜 제 1 지연 설정신호(SET2D)를 생성하는 것도 가능하다. 또한, 제 1 쉬프트부(131) 및 제 2 쉬프트부(133)의 지연량은 동일한 시간으로 설계할 수 있다.
상술하였듯이, 분주클럭(ICLK2D)이 설정신호(SET)의 활성화 구간 동안에만 생성되므로 제 1 지연 설정신호(SET2D) 또한 설정신호(SET)의 비활성화 시점에 맞추어 비활성화됨은 물론이다.
출력부(140)는 전송부(141), 지연부(143) 및 조합부(145)를 포함할 수 있다. 전송부(141)는 분주클럭(ICLK2D)에 응답하여, 제 1 지연 설정신호(SET2D)의 전달 여부를 결정한다. 지연부(143)는 전송부(141)를 통해 전달된 제 1 지연 설정신호(SET2D)를 기 설정된 제 2 시간만큼 지연시켜, 제 2 지연 설정신호(SET2.5DB)를 생성한다. 조합부(145)는 제 1 지연 설정신호(SET2D)와 제 2 지연 설정신호(SET2.5DB)를 조합하여 출력 인에이블 리셋 신호(OERST)를 생성한다.
즉, 본 발명의 출력 제어 회로(10)는 설정신호(SET)가 활성화되어 있는 구간동안 생성되는 분주클럭(ICLK2D)에 동기하여 출력 인에이블 리셋신호(OERST)를 생성한다. 특히, 분주클럭(ICLK2D)은 내부클럭(ICLK)보다 긴 주기를 갖도록 분주된다. 따라서 상대적으로 긴 주기를 갖는 분주클럭(ICLK2D)에 응답하여 설정신호(SET)의 쉬프트가 이루어지므로 설정신호(SET)를 쉬프트시키기 위한 회로들의 동작 마진이 확보되고, 원하는 주기를 갖는 출력 인에이블 리셋 신호(OERST)를 생성할 수 있게 된다.
도 3에 도시한 타이밍도를 참조하여 설명하면 다음과 같다.
내부클럭(ICLK)은 기 설정된 주기(tCK)를 가지고 반도체 장치 내부에 공급된다.
DLL 회로에서 락킹 동작이 이루어지면 DLL 락킹신호의 반전신호(DLL_LOCKB)는 디스에이블된다. 시점 T1에서 출력 인에이블 리셋 신호(OERST)는 비활성화 상태이므로, 구간 설정신호 생성부(110)에서 출력되는 설정신호(SET)는 인에이블 상태를 갖는다.
한편, 클럭 분주부(120)는 설정신호(SET)에 응답하여 내부클럭(ICLK)을 기 설정된 분주비만큼 분주시킨 분주클럭(ICLK2D)을 출력한다. 분주비가 예를 들어 1/2인 경우 분주클럭(ICLK2D)의 주기는 2tCK가 된다.
이에 따라 쉬프트부(130)의 제 1 쉬프트부(131)는 설정신호(SET)를 입력받고 있다가 분주클럭(ICLK2D)의 첫번째 라이징 에지에 동기된 제 1 쉬프트 신호(SET1D)를 출력한다. 이어서, 제 2 쉬프트부(133)는 제 1 쉬프트 신호(SET1D)를 입력받고 있다가 분주클럭(ICLK2D)의 두번째 라이징 에지에 동기된 제 2 쉬프트 신호(제 1 지연 설정신호, SET2D)를 출력한다.
즉, 제 2 쉬프트부(133)의 입력단에 데이터(SET1D)가 제공되고 난 후 충분한 시간(Δt)동안 셋업 타임을 가진 후 두번째 분주클럭(ICLKD2D)이 펄싱되므로 제 2 쉬프트부(133)는 정확한 위상과 주기를 갖는 제 1 지연 설정신호(SET2D)를 출력할 수 있다.
한편, 전송부(141)에서 분주클럭(ICLK2D)에 응답하여 전달된 제 1 지연 설정신호(SET2D)는 지연부(143)에서 제 2 시간만큼 지연되어 제 2 지연 설정신호(SET2.5D)로 출력된다. 특히, 제 2 지연 설정신호(SET2.5DB)는 두번째 분주클럭(ICLK2D)의 폴링 에지에 동기되어 로우 레벨로 인에이블된다.
따라서, 분주클럭(ICLK2D)의 두번째 라이징 에지에 동기되어 출력되는 제 1 지연 설정신호(SET2D)와, 분주클럭(ICLK2D)의 두번째 폴링 에지에 동기되어 출력되는 제 2 지연 설정신호(SET2.5DB)의 조합에 의해 생성되는 출력 인에이블 리셋 신호(OERST)는 정확히 tCK만큼의 주기를 갖게 된다.
분주클럭(ICLK2D)이 인에이블된 후 제 1 지연 설정신호(SET2D)가 인에이블될 때까지의 구간(tCO) 및, 제 1 지연 설정신호(SET2D)가 인에이블된 후 분주클럭(ICLK2D)이 디스에이블될 때까지의 시간(tIS)의 합(tCO+tIS)은 내부클럭(ICLK)의 주기(tCK)보다 작아야 하며, 이 경우에 출력 인에이블 리셋 신호(OERST)의 주기를 tCK로 생성할 수 있다.
본 발명에서는 분주클럭(ICLK2D), 보다 바람직하게는 내부클럭(ICLK)의 2배 주기를 갖는 분주클럭(ICLK2D)에 동기하여 제 1 지연 설정신호(SET2D) 및 제 2 지연 설정신호(SET2.5DB)를 출력하고, 이를 조합하여 출력 인에이블 리셋 신호(OERST)를 생성하므로 출력 인에이블 리셋 신호(OERST)의 주기 및 출력 타이밍의 정확성을 확보할 수 있다.
도 4는 본 발명의 일 실시예에 의한 출력 구동 회로의 구성도이다.
출력 구동 회로(20)는 출력 인에이블 리셋신호 생성 회로(210), 지연 회로(220), 카운팅부(230) 및 출력 인에이블 신호 출력부(240)를 포함할 수 있다.
출력 인에이블 리셋신호 생성 회로(210)는 DLL 락킹 신호(DLL_LOCK) 및 내부클럭(ICLK)에 응답하여 출력 인에이블 리셋신호(OERST)를 생성한다. 출력 인에이블 리셋신호 생성 회로(210)는 예를 들어 도 1, 또는 도 2와 같이 구성할 수 있다. 즉, 내부클럭(ICLK)을 그 주기보다 긴 주기를 갖도록 분주한 분주클럭(ICLK2D)에 동기하여 설정신호(SET)를 쉬프트시키고, 이에 의해 생성된 제 1 지연 설정신호(SET2D)와 제 2 지연 설정신호(SET2.5DB)를 조합하여 정확한 주기를 갖는 출력 인에이블 리셋 신호(OERST)를 생성한다.
지연회로(220)는 출력 인에이블 리셋 신호(OERST)를 기 설정된 시간 지연시킨다. 지연회로(220)는 DLL 회로에서 외부 클럭신호를 기 설정된 시간 지연시키는 지연라인을 모델링한 시간만큼 출력 인에이블 리셋 신호(OERST)를 지연시키고, 다시 DLL 회로에서 출력된 신호가 반도체 메모리 장치 외부로 출력되기까지의 반도체 메모리 장치 내 지연 정도를 모델링한 시간만큼 출력 인에이블 리셋 신호(OERST)를 지연시킨다.
카운팅부(230)는 내부클럭(ICLK)에 응답하여 출력 인에이블 리셋 신호(OERST) 및 지연회로(220)에서 출력된 지연된 출력 인에이블 리셋 신호(OERST)에 의해 정의되는 구간에 대응하는 카운트신호(N<0:N>)를 출력한다. 따라서, 카운트신호(N<0:N>)는 지연회로(220)에 의한 신호 지연량을 나타내게 된다.
출력 인에이블 신호 출력부(240)는 카운트신호(N<0:>)와 카스 레이턴시(CL) 정보에 응답하여 출력 인에이블 신호(OE)를 출력한다.
이와 같이 생성된 출력 인에이블 신호(OE)에 의해, 출력될 데이터가 리드 명령 이후 원하는 시점에 출력될 수 있게 된다. 특히, 출력 인에이블 신호(OE) 생성에 기반이 되는 출력 인에이블 리셋 신호(OERST)가 정확한 주기로 생성되므로 출력 인에이블 신호(OE) 또한 정확한 타이밍에 인에이블될 수 있다.
이상에서 설명한 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 출력 제어 회로
110 : 구간 설정신호 생성부
120 : 클럭 분주부
130 : 쉬프트부
140 : 출력부

Claims (17)

  1. DLL(Delay Locked Loop) 락킹신호와 출력 인에이블 리셋 신호에 응답하여 지정된 구간동안 활성화되는 설정신호를 출력하는 구간 설정신호 생성부;
    내부클럭 및 상기 설정신호에 응답하여 상기 내부클럭을 기 설정된 분주비로 분주한 분주클럭을 출력하는 클럭 분주부;
    상기 분주클럭에 응답하여 상기 설정신호를 기 설정된 제 1 시간만큼 쉬프트시켜 제 1 지연 설정신호를 출력하는 쉬프트부; 및
    상기 제 1 지연 설정신호를 제공받으며, 상기 분주클럭에 응답하여 상기 제 1 지연 설정신호를 가공하여 상기 출력 인에이블 리셋 신호를 출력하는 출력부;
    를 포함하는 출력 제어 회로.
  2. 제 1 항에 있어서,
    상기 구간 설정신호 생성부는 상기 DLL 락킹 신호가 인에이블된 상태에서 상기 지정된 구간동안 활성화되는 상기 설정신호를 출력하는 출력 제어 회로.
  3. 제 1 항에 있어서,
    상기 클럭 분주부는 상기 분주클럭의 주기가 상기 내부클럭의 주기보다 길도록 분주하는 출력 제어 회로.
  4. 제 3 항에 있어서,
    상기 분주클럭의 주기는 상기 내부클럭의 2배인 출력 제어 회로.
  5. 제 1 항에 있어서,
    상기 쉬프트부는 상기 분주클럭에 응답하여 상기 설정신호를 1차 쉬프트시킨 제 1 쉬프트 신호를 출력하는 제 1 쉬프트부; 및
    상기 분주클럭에 응답하여 상기 제 1 쉬프트 신호를 2차 쉬프트시킨 제 2 쉬프트 신호를 상기 제 1 지연 설정신호로 출력하는 제 2 쉬프트부;
    를 포함하는 출력 제어 회로.
  6. 제 5 항에 있어서,
    상기 제 1 쉬프트부 및 상기 제 2 쉬프트부는 동일한 지연량을 갖는 출력 제어 회로.
  7. 제 1 항에 있어서,
    상기 출력부는 상기 분주클럭에 응답하여, 상기 제 1 지연 설정신호를 기 설정된 제 2 시간만큼 지연시킨 제 2 지연 설정신호를 생성하고, 상기 제 1 지연 설정신호와 상기 제 2 지연 설정신호를 조합하여 상기 출력 인에이블 리셋 신호를 생성하는 출력 제어 회로.
  8. 제 7 항에 있어서,
    상기 출력부는 상기 분주클럭에 응답하여 상기 제 1 지연 설정신호의 전달하는 전송부;
    상기 전송부를 통해 전달된 상기 제 1 지연 설정신호를 상기 제 2 시간만큼 지연시켜 상기 제 2 지연 설정신호를 생성하는 지연부; 및
    상기 제 1 지연 설정신호와 상기 제 2 지연 설정신호를 조합하여 상기 출력 인에이블 리셋 신호를 생성하는 조합부;
    를 포함하는 출력 제어 회로.
  9. 제 1 항에 있어서,
    상기 쉬프트부는 상기 설정신호의 활성화 구간 중의 상기 분주클럭의 두번째 라이징 에지에 동기시켜 상기 제 1 지연 설정신호를 출력하고, 상기 출력부는 상기 분주클럭의 두번째 폴링 에지에 동시시켜 제 2 지연 설정신호를 출력하는 출력 제어 회로.
  10. 제 1 항에 있어서,
    상기 내부클럭의 주기와 상기 출력 인에이블 리셋 신호의 주기는 동일하게 제어되는 출력 제어 회로.
  11. DLL(Delay Locked Loop) 락킹 신호 및 내부클럭에 응답하여, 상기 내부클럭을 분주한 분주클럭에 동기하여 설정신호를 쉬프트시켜 제 1 지연 설정신호를 생성하고, 상기 분주클럭에 응답하여 상기 지연 설정신호를 가공하여 출력 인에이블 리셋신호를 생성하는 출력 인에이블 리셋신호 생성 회로;
    상기 출력 인에이블 리셋 신호를 기 설정된 시간 지연시키는 지연회로;
    상기 내부클럭에 응답하여 상기 출력 인에이블 리셋 신호 및 상기 지연회로의 출력 신호에 의해 정의되는 구간에 대응하는 카운트신호를 출력하는 카운팅부; 및
    상기 카운트신호와 카스 레이턴시 정보에 응답하여 출력 인에이블 신호를 출력하는 출력 인에이블 신호 출력부;
    를 포함하는 출력 구동 회로.
  12. 제 11 항에 있어서,
    상기 출력 인에이블 리셋신호 생성 회로는, 상기 DLL 락킹신호와 상기 출력 인에이블 리셋 신호에 응답하여 지정된 구간동안 활성화되는 상기 설정신호를 출력하는 구간 설정신호 생성부;
    상기 내부클럭 및 상기 설정신호에 응답하여 상기 내부클럭을 기 설정된 분주비로 분주한 분주클럭을 출력하는 클럭 분주부;
    상기 분주클럭에 응답하여 상기 설정신호를 기 설정된 제 1 시간만큼 쉬프트시켜 제 1 지연 설정신호를 출력하는 쉬프트부; 및
    상기 제 1 지연 설정신호를 제공받으며, 상기 분주클럭에 응답하여 상기 제 1 지연 설정신호를 가공하여 상기 출력 인에이블 리셋 신호를 출력하는 출력부;
    를 포함하는 출력 구동 회로.
  13. 제 12 항에 있어서,
    상기 클럭 분주부는 상기 분주클럭의 주기가 상기 내부클럭의 주기보다 길도록 분주하는 출력 구동 회로.
  14. 제 12 항에 있어서,
    상기 쉬프트부는 상기 분주클럭에 응답하여 상기 설정신호를 1차 쉬프트시킨 제 1 쉬프트 신호를 출력하는 제 1 쉬프트부; 및
    상기 분주클럭에 응답하여 상기 제 1 쉬프트 신호를 2차 쉬프트시킨 제 2 쉬프트 신호를 상기 제 1 지연 설정신호로 출력하는 제 2 쉬프트부;
    를 포함하는 출력 구동 회로.
  15. 제 12 항에 있어서,
    상기 출력부는 상기 분주클럭에 응답하여, 상기 제 1 지연 설정신호를 기 설정된 제 2 시간만큼 지연시킨 제 2 지연 설정신호를 생성하고, 상기 제 1 지연 설정신호와 상기 제 2 지연 설정신호를 조합하여 상기 출력 인에이블 리셋 신호를 생성하는 출력 구동 회로.
  16. 제 15 항에 있어서,
    상기 출력부는 상기 분주클럭에 응답하여 상기 제 1 지연 설정신호의 전달하는 전송부;
    상기 전송부를 통해 전달된 상기 제 1 지연 설정신호를 상기 제 2 시간만큼 지연시켜 상기 제 2 지연 설정신호를 생성하는 지연부; 및
    상기 제 1 지연 설정신호와 상기 제 2 지연 설정신호를 조합하여 상기 출력 인에이블 리셋 신호를 생성하는 조합부;
    를 포함하는 출력 구동 회로.
  17. 제 12 항에 있어서,
    상기 쉬프트부는 상기 설정신호의 활성화 구간 중의 상기 분주클럭의 두번째 라이징 에지에 동기시켜 상기 제 1 지연 설정신호를 출력하고, 상기 출력부는 상기 분주클럭의 두번째 폴링 에지에 동시시켜 제 2 지연 설정신호를 출력하는 출력 구동 회로.
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