CN104954009B - 用于半导体装置的输出控制电路和包括其的输出驱动电路 - Google Patents

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Abstract

一种输出控制电路可以包括：周期设定信号发生单元，其被配置成响应于延迟锁定环(DLL)锁定信号和输出使能复位信号来输出在指定时段期间被使能的设置信号。输出控制电路还可以包括时钟分频单元，其被配置成响应于设置信号来以预设的分频比对内部时钟进行分频，并且输出分频时钟。另外，输出控制电路可以包括移位单元，其被配置成响应于分频时钟来将设置信号移位预设的第一时间，并且输出第一延迟设置信号。另外，输出控制电路可以包括输出单元，其被配置成响应于分频时钟来接收并处理第一延迟设置信号，并且将输出使能复位信号输出。

Description

用于半导体装置的输出控制电路和包括其的输出驱动电路
相关申请的交叉引用
本申请要求2014年3月27日向韩国知识产权局提交的申请号为10-2014-0036229的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例涉及一种半导体装置，且更具体地，涉及一种输出控制电路和包括所述输出控制电路的输出驱动电路。
背景技术
半导体存储装置包括用于将外部时钟信号和内部时钟信号的操作定时同步的电路。所述电路的实例可以包括延迟锁定环(DLL，delay locked loop)电路、输出控制电路等。
DLL电路通过将外部时钟信号延迟期望的时间来产生内部时钟信号。通常，半导体装置在传送时钟信号时不可避免地具有延迟时间。DLL电路将半导体装置的延迟时间反映至外部时钟信号，并且执行锁定操作以产生内部信号。
发明内容
在一个实施例中，一种输出控制电路可以包括周期设定信号发生单元，其被配置成响应于延迟锁定环(DLL)锁定信号和输出使能复位信号来输出在指定时段期间被使能的设置信号。输出控制电路还可以包括时钟分频单元，其被配置成响应于设置信号来以预设的分频比对内部时钟进行分频，并且输出分频时钟。另外，输出控制电路还可以包括移位单元，其被配置成响应于分频时钟来将设置信号移位预设的第一时间，并且输出第一延迟设置信号。输出控制电路还可以包括输出单元，其被配置成响应于分频时钟来接收并处理第一延迟设置信号，并且将输出使能复位信号输出。
在一个实施例中，一种输出驱动电路可以包括输出使能复位信号发生电路，其被配置成与通过响应于延迟锁定环(DLL)锁定信号而对内部时钟进行分频所获得的分频时钟同步地将设置信号移位来产生第一延迟设置信号。输出使能复位信号发生电路还可以通过响应于分频时钟来处理第一延迟设置信号而产生输出使能复位信号。输出驱动电路还可以包括延迟电路，其被配置成将输出使能复位信号延迟预设的时间。此外，输出驱动电路还可以包括计数单元，其被配置成响应于内部时钟来输出与通过输出使能复位信号和延迟电路的输出信号所限定的时段相对应的计数信号。输出驱动电路还可以包括输出使能信号输出单元，其被配置成响应于计数信号和CAS延时信息来将输出使能信号输出。
在一个实施例中，一种输出控制电路可以包括：周期设定信号发生单元，其被配置成当延迟锁定环(DLL)锁定信号响应于DLL锁定信号的反相信号和输出使能复位信号而被使能时，输出设置信号。输出控制电路还可以包括时钟分频单元，其被配置成响应于设置信号来对内部时钟进行分频，以允许分频时钟的周期比内部时钟的周期长。另外，输出控制电路可以包括移位单元，其被配置成响应于分频时钟来将设置信号延迟，以输出第一延迟设置信号。此外，输出控制电路可以包括：输出单元，其被配置成通过将第一延迟设置信号延迟来产生第二延迟设置信号，并且根据第二延迟设置信号和第一延迟设置信号的组合产生输出使能复位信号。
附图说明
图1是根据一个实施例的输出控制电路的配置图；
图2是图示图1的输出控制电路的示图；
图3是用于解释根据一个实施例的输出控制电路的操作的时序图；
图4是根据一个实施例的输出驱动电路的配置图；以及
图5图示了利用根据本发明的一个实施例的存储器控制器电路的系统的框图。
具体实施方式
以下将参照附图通过各种实施例来描述根据本发明的输出控制电路和包括所述输出控制电路的输出驱动电路。输出控制电路可以执行将与外部时钟信号同步的读取命令与内部时钟信号同步的域交叉操作。另外，经由输出控制电路产生的输出使能信号可以包括CAS(列地址选通)延时(CL)信息。半导体存储装置利用DLL电路和输出控制电路，在读取命令之后期望的时间处，如同它与外部时钟信号同步地输出数据来操作。因而，需要输出控制电路以准确的定时产生控制信号，以根据设计的数据输出时间来输出数据。
参见图1，输出控制电路10可以包括：周期设定信号发生单元110、时钟分频单元120、移位单元130和输出单元140。
周期设定信号发生单元110可以被配置成在DLL锁定信号DLL_LOCK被使能的状态下，输出在指定时段期间被使能的设置信号SET。更具体地，DLL锁定信号的反相信号DLL_LOCKB响应于DLL锁定信号DLL_LOCK的反相信号DLL_LOCKB和输出使能复位信号OERST而被禁止。
时钟分频单元120可以被配置成响应于内部时钟ICLK和设置信号SET来以预设的分频比对内部时钟ICLK进行分频，并且输出分频时钟ICLK2D。在一个实施例中，时钟分频单元120可以被配置成对内部时钟ICLK进行分频，使得分频时钟ICLK2D的周期比内部时钟ICLK长。例如，分频比可以被设定成1/2。
移位单元130可以被配置成响应于分频时钟ICLK2D来将设置信号SET延迟预设的第一时间，并且输出第一延迟设置信号SET2D。由于时钟分频单元120的分频操作仅在设置信号SET的使能时段期间执行，所以从移位单元130输出的第一延迟设置信号SET2D可以在设置信号SET被禁止时被禁止。
输出单元140可以被配置成通过响应于分频时钟ICLK2D来将第一延迟设置信号SET2D延迟第二时间而产生第二延迟设置信号SET2.5DB。输出单元140还可以被配置成通过将第二延迟设置信号SET2.5DB和第一延迟设置信号SET2D进行组合来产生输出使能复位信号OERST。
通过将设置信号SET经由移位单元130延迟第一时间产生的第一延迟设置信号SET2D可以与分频时钟ICLK2D同步地输出。在一个实施例中，内部时钟ICLK被分频，使得分频时钟ICLK2D具有比内部时钟ICLK更长的周期。例如，分频比可以因此被设定至1/2。
当内部时钟ICLK具有短周期tCK，并且用作移位单元130的同步信号时，移位单元130的操作裕度可以被降低，以使得难以产生输出使能复位信号OERST。
然而，在一个实施例中，由于第一延迟设置信号SET2D根据通过将内部时钟ICLK分频以具有长周期获得的分频时钟ICLK2D来输出，结果可以保证移位单元130的操作裕度。
参见图2，输出控制电路10的周期设定信号发生单元110可以被配置成在响应于DLL锁定信号的反相信号DLL_LOCKB和输出使能复位信号OERST而使DLL锁定信号的反相信号DLL_LOCKB禁止的状态下，输出在指定时段期间被使能的设置信号SET。周期设定信号发生单元110可以用SR锁存电路来实施，但是不限制于此。
周期设定信号发生单元110可以被配置成响应于输出使能复位信号OERST而被复位。因而，设置信号SET的使能时段可以在从DLL锁定信号的反相信号DLL_LOCKB被禁止的时间到输出使能复位信号OERST被使能的时间的范围。
此外，输出使能复位信号OERST可以经由脉冲发生电路150被提供至周期设定信号发生单元110。然后，输出使能复位信号110可以被提供为用于周期设定信号发生单元110的复位信号。然而，输出使能信号OERST不限制于此。
时钟分频单元120可以被配置成响应于内部信号ICLK和设置信号SET来以预设的分频比对内部时钟ICLK进行分频，并且输出分频时钟ICLK2D。例如，时钟分频单元120可以用T触发器电路等来实施，但是不限制于此。
移位单元130可以被配置成包括第一移位器131和第二移位器133。第一移位器131可以被配置成响应于分频时钟ICKL2D来将设置信号SET第一次移位，并且输出第一移位信号SET1D。第二移位器133可以被配置成响应于分频时钟ICLK2D来将第一移位信号SET1D第二次移位，并且将第二移位信号作为第一延迟设置信号SET2D输出。
第一移位器131和第二移位器133中的每个可以用D触发器等来实施，但是不限制于此。移位单元130可以被配置成通过利用单个移位电路将设置信号SET延迟期望的时间来产生第一延迟设置信号SET2D。此外，第一移位器131和第二移位器133可以被设计成具有大体相同的延迟时间。
分频时钟ICLK2D可以仅在设置信号SET的使能时段期间产生。因此，第一延迟设置信号SET2D可以在设置信号SET被禁止时被禁止。
输出单元140可以被配置成包括发送器141、延迟器143和组合器145。发送器141可以被配置成响应于分频时钟ICLK2D来确定是否传送第一延迟设置信号SET2D。延迟器143可以被配置成将经由发送器141传送的第一延迟设置信号SET2D延迟预设的第二时间，并且产生第二延迟设置信号SET2.5DB。组合器145可以被配置成将第一延迟设置信号SET2D和第二延迟设置信号SET2.5DB进行组合以产生输出使能复位信号OERST。
更具体地，根据一个实施例的输出控制电路10可以与设置信号SET被使能时产生的分频时钟ICLK2D同步地产生输出使能复位信号OERST。具体地，分频时钟ICLK2D具有比内部时钟ICKL更长的周期。因此，由于设置信号SET响应于具有相对长的周期的分频时钟ICLK2D而被移位，所以可以保证用于将设置信号SET移位的电路的操作裕度，以产生具有期望周期的输出使能复位信号OERST。
参见图3，将描述输出控制电路的操作。
内部时钟ICLK可以采用预设的周期tCK被供应至半导体装置中。
当由DLL电路执行锁定操作时，结果DLL锁定信号的反相信号DLL_LOCKB可以被禁止。由于输出使能信号OERST在时间T1被禁止，所以从周期设定信号发生单元110输出的设置信号SET于是可以被使能。图3还图示了时间T2。
时钟分频单元120可以被配置成响应于设置信号SET来以预设的分频比对内部时钟ICLK进行分频，并且输出分频时钟ICLK2D。当分频比为1/2时，分频时钟ICLK2D的周期可以变成2tCK。
因此，接收设置信号SET的移位单元130中的第一移位器131可以被配置成输出与分频时钟ICLK2D的第一上升沿同步的第一移位信号SET1D。然后，第二移位器132可以接收第一移位信号SET1D，并且输出与分频时钟ICLK2D的第二上升沿同步的第二移位信号(第一延迟设置信号)SET2D。
即，由于在数据SET1D被提供至第二移位器133的输入端子之后，第二分频时钟ICLK2D在充足的设置时间Δt中施加脉冲，所以第二移位器133可以被配置成输出具有精确相位和周期的第一延迟设置信号SET2D。
响应于延迟时钟ICLK2D从发送器141传送的第一延迟设置信号SET2D可以被延迟第二时间。另外，第一延迟设置信号SET2D可以被输出为第二延迟设置信号SET2.5DB。更具体地，第二延迟设置信号SET2.5DB可以与第二分频时钟ICLK2D的下降沿同步地被使能至低电平。
因此，通过与分频时钟ICLK2D的第二上升沿同步地输出的第一延迟设置信号SET2D、和与分频时钟ICLK2D的第二下降沿同步地输出的第二延迟设置信号SET2.5DB的组合产生的输出使能复位信号OERST，可以具有与tCK相对应的周期。
在延迟时钟ICLK2D被使能之后直到第一延迟设置信号SET2D被使能为止所需的时段tCO、和在第一延迟设置信号SET2D被使能之后直到分频时钟ICLK2D被禁止为止所需的时间tIS之和(tCO+tIS)，可以比内部时钟ICLK的周期tCK小。在这种情况下，输出使能复位信号OERST可以被产生成具有tCK的周期。
在一个实施例中，第一延迟设置信号SET2D和第二延迟设置信号SET2.5DB可以与分频时钟ICLK2D同步地输出。在可替选方式中，分频时钟ICLK2D可以具有内部时钟ICLK的两倍的周期，然后被组合以产生输出使能复位信号OERST。因此，可以保证周期的精确性，并且将输出使能复位信号OERST的定时输出。
参见图4，图示了根据一个实施例的输出驱动电路的配置图。
输出驱动电路20可以被配置成包括：输出使能复位信号发生电路210、延迟电路220、计数单元230和输出使能信号输出单元240。
输出使能复位信号发生电路210可以被配置成响应于DLL锁定信号DLL_LOCK和内部时钟ICLK来产生输出使能复位信号OERST。输出使能复位信号发生电路210可以如图1或图2所示来配置。更具体地，输出使能复位信号发生电路210可以被配置成与通过将内部时钟ICKL分频成具有更长的周期所获得的分频时钟ICLK2D同步地将设置信号SET移位。输出使能复位信号发生电路210还可以将经由设置信号SET产生的第一延迟设置信号SET2D和第二延迟设置信号SET2.5DB进行组合。另外，输出使能复位信号发生电路210可以产生具有精确周期的输出使能复位信号OERST。
延迟电路220可以被配置成将输出使能复位信号OERST延迟预设的时间。延迟电路220可以被配置成将输出使能复位信号OERST延迟通过下列方式获得的时间：在DLL电路中对用于将外部时钟信号延迟预设的时间的延迟线进行建模。于是延迟电路220可以将输出使能复位信号OERST延迟通过下列方式获得的时间：对在半导体存储装置中直到从DLL电路输出的信号被输出至半导体存储装置的外部为止所需的延迟量进行建模。
计数单元230可以被配置成响应于内部时钟ICLK，输出与通过输出使能复位信号OERST和从延迟电路220输出的延迟输出使能复位信号OERST所限定的时段相对应的计数信号N<0:N>。因此，计数信号N<0:N>可以表示通过延迟电路220的信号延迟量。
输出使能信号输出单元240可以被配置成响应于计数信号N<0:N>和CL信息来将输出使能信号OE输出。
根据产生的输出使能信号OE，可以在读取命令之后在期望时间处输出数据。具体地，由于用来产生输出使能信号OE所需的输出使能复位信号OERST以精确的定时产生，所以输出使能信号OE还可以以精确的定时被使能。
参见图5，系统1000可以包括一个或更多个处理器1100。处理器1100可以单独地使用或者与其他处理器组合使用。芯片组1150可以与处理器1100电耦接。芯片组1150是处理器1100与系统1000的其他部件之间的信号的通信路径。其他部件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动器控制器1300。根据系统1000的配置，可以经由芯片组1150来传送若干不同的信号中的任何一个。
存储器控制器1200可以与芯片组1150电耦接。存储器控制器1200可以经由芯片组1150接收从处理器1100提供的请求。存储器控制器1200可以与一个或更多个存储器件1350电耦接。存储器件1350可以包括上面描述的输出控制电路10。
芯片组1150还可以与I/O总线1250电耦接。I/O总线1250可以用作信号从芯片组1150至I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以利用若干通信协议中的任何一种与I/O设备1410、1420和1430通信。
盘驱动器控制器1300还可以与芯片组1150电耦接。盘驱动器控制器1300可以用作芯片组1150与一个或更多个内部盘驱动器1450之间的通信路径。盘驱动器控制器1300和内部盘驱动器1450可以彼此通信，或者实际上可以利用任何类型通信协议与芯片组1150通信。
尽管以上已经描述了某些实施例，但是对于本领域的技术人员将会理解的是，描述的实施例仅仅是举例说明。因此，不应当基于所描述的实施例来限制所描述的半导体装置。更确切地说，应当仅根据所附权利要求并结合以上描述和附图来限制所描述的半导体装置。
通过本发明的实施例可以看出，本发明提供了下面技术方案:
1.一种输出控制电路，包括：
周期设定信号发生单元，其被配置成响应于延迟锁定环(DLL)锁定信号和输出使能复位信号来输出在指定时段期间被使能的设置信号；
时钟分频单元，其被配置成响应于所述设置信号来以预设的分频比对内部时钟进行分频，并且输出分频时钟；
移位单元，其被配置成响应于所述分频时钟来将所述设置信号移位预设的第一时间，并且输出第一延迟设置信号；以及
输出单元，其被配置成响应于所述分频时钟来接收并处理所述第一延迟设置信号，并且输出所述输出使能复位信号。
2.如技术方案1所述的输出控制电路，其中，所述周期设定信号发生单元在所述DLL锁定信号被使能的状态下，输出在所述指定时段期间被使能的所述设置信号。
3.如技术方案1所述的输出控制电路，其中，所述时钟分频单元对所述内部时钟进行分频以将所述分频时钟使能成具有比所述内部时钟更长的周期。
4.如技术方案3所述的输出控制电路，其中，所述分频时钟的周期是所述内部时钟的两倍。
5.如技术方案1所述的输出控制电路，其中，所述移位单元包括：
第一移位器，其被配置成响应于所述分频时钟来将所述设置信号第一次移位，并且输出第一移位信号；以及
第二移位器，其被配置成响应于所述分频时钟来将所述第一移位信号第二次移位，并且将第二移位信号作为所述第一延迟设置信号输出。
6.如技术方案5所述的输出控制电路，其中，所述第一移位器和所述第二移位器具有相同的延迟时间。
7.如技术方案1所述的输出控制电路，其中，所述输出单元通过响应于所述分频时钟来将所述第一延迟设置信号延迟预设的第二时间而产生第二延迟设置信号，以及通过对所述第一延迟设置信号和所述第二延迟设置信号进行组合来产生所述输出使能复位信号。
8.如技术方案7所述的输出控制电路，其中，所述输出单元包括：
发送器，其被配置成响应于所述延迟时钟来传送所述第一延迟设置信号；
延迟器，其被配置成通过将经由所述发送器传送的所述第一延迟设置信号延迟来产生所述第二延迟设置信号；以及
组合器，其被配置成通过将所述第一延迟设置信号和所述第二延迟设置信号进行组合来产生所述输出使能复位信号。
9.如技术方案1所述的输出控制电路，其中，所述移位单元在所述设置信号的使能时段期间，与所述分频时钟的上升沿同步地输出所述第一延迟设置信号，并且所述输出单元与所述分频时钟的下降沿同步地输出所述第二延迟设置信号。
10.如技术方案1所述的输出控制电路，其中，所述内部时钟的周期和所述输出使能复位信号的周期被等同地控制。
11.一种输出驱动电路，包括：
输出使能复位信号发生电路，其被配置成与通过响应于延迟锁定环(DLL)锁定信号而对内部时钟进行分频所获得的分频时钟同步地将设置信号移位来产生第一延迟设置信号，并且通过响应于所述分频时钟而处理所述第一延迟设置信号来产生输出使能复位信号；
延迟电路，其被配置成将所述输出使能复位信号延迟预设的时间；
计数单元，其被配置成响应于所述内部时钟来输出与通过所述输出使能复位信号和所述延迟电路的输出信号限定的时段相对应的计数信号；以及
输出使能信号输出单元，其被配置成响应于所述计数信号和CAS延时信息来将输出使能信号输出。
12.如技术方案11所述的输出驱动电路，其中，所述输出使能复位信号发生电路包括：
周期设定信号发生单元，其被配置成响应于所述DLL锁定信号和所述输出使能复位信号，输出在指定时段期间被使能的所述设置信号；
时钟分频单元，其被配置成响应于所述内部时钟和所述设置信号来以预设的分频比对所述内部时钟进行分频，并且输出分频时钟；
移位单元，其被配置成响应于所述分频时钟来将所述设置信号移位预设的第一时间，并且输出第一延迟设置信号；以及
输出单元，其被配置成响应于所述分频时钟来接收并处理所述第一延迟设置信号，并且输出所述输出使能复位信号。
13.如技术方案12所述的输出驱动电路，其中，所述时钟分频单元对所述内部时钟进行分频，以允许所述分频时钟具有比所述内部时钟更长的周期。
14.如技术方案12所述的输出驱动电路，其中，所述移位单元包括：
第一移位器，其被配置成响应于所述分频时钟来将所述设置信号第一次移位，并且输出第一移位信号；以及
第二移位器，其被配置成响应于所述分频时钟来将所述第一移位信号第二次移位，并且将第二移位信号作为所述第一延迟设置信号输出。
15.如技术方案12所述的输出驱动电路，其中，所述输出单元通过响应于所述分频时钟来将所述第一延迟设置信号延迟预设的第二时间而产生第二延迟设置信号，以及通过将所述第一延迟设置信号和所述第二延迟设置信号进行组合来产生所述输出使能复位信号。
16.如技术方案15所述的输出驱动电路，其中，所述输出单元包括：
发送器，其被配置成响应于所述延迟时钟来传送所述第一延迟设置信号；
延迟器，其被配置成通过将经由所述发送器传送的所述第一延迟设置信号延迟来产生所述第二延迟设置信号；以及
组合器，其被配置成通过将所述第一延迟设置信号和所述第二延迟设置信号进行组合来产生所述输出使能复位信号。
17.如技术方案12所述的输出驱动电路，其中，所述移位单元在所述设置信号的使能时段期间与所述分频时钟的上升沿同步地输出所述第一延迟设置信号，以及所述输出单元与所述分频时钟的下降沿同步地输出所述第二延迟设置信号。
18.一种输出控制电路，包括：
周期设定信号发生单元，其被配置成当延迟锁定环(DLL)锁定信号响应于所述DLL锁定信号的反相信号和输出使能复位信号而被使能时，输出设置信号；
时钟分频单元，其被配置成响应于所述设置信号来对内部时钟进行分频，以允许分频时钟的周期比所述内部时钟的周期长；
移位单元，其被配置成响应于所述分频时钟来将所述设置信号延迟，以输出第一延迟设置信号；以及
输出单元，其被配置成通过将所述第一延迟设置信号延迟来产生第二延迟设置信号，并且根据所述第二延迟设置信号和所述第一延迟设置信号的组合产生输出使能复位信号。
19.如技术方案18所述的输出控制电路，其中，所述第一延迟设置信号与所述分频时钟同步地输出。
20.如技术方案18所述的输出控制电路，其中，所述输出使能复位信号与所述分频时钟同步地产生。

Claims (20)

1.一种输出控制电路，包括：
周期设定信号发生单元，其被配置成响应于延迟锁定环DLL锁定信号和输出使能复位信号来输出在指定时段期间被使能的设置信号；
时钟分频单元，其被配置成响应于所述设置信号来以预设的分频比对内部时钟进行分频，并且输出分频时钟；
移位单元，其被配置成响应于所述分频时钟来将所述设置信号移位预设的第一时间，并且输出第一延迟设置信号；以及
输出单元，其被配置成响应于所述分频时钟来接收并处理所述第一延迟设置信号，并且输出所述输出使能复位信号。
2.如权利要求1所述的输出控制电路，其中，所述周期设定信号发生单元在所述延迟锁定环DLL锁定信号被使能的状态下，输出在所述指定时段期间被使能的所述设置信号。
3.如权利要求1所述的输出控制电路，其中，所述时钟分频单元对所述内部时钟进行分频以将所述分频时钟使能成具有比所述内部时钟更长的周期。
4.如权利要求3所述的输出控制电路，其中，所述分频时钟的周期是所述内部时钟的两倍。
5.如权利要求1所述的输出控制电路，其中，所述移位单元包括：
第一移位器，其被配置成响应于所述分频时钟来将所述设置信号第一次移位，并且输出第一移位信号；以及
第二移位器，其被配置成响应于所述分频时钟来将所述第一移位信号第二次移位，并且将第二移位信号作为所述第一延迟设置信号输出。
6.如权利要求5所述的输出控制电路，其中，所述第一移位器和所述第二移位器具有相同的延迟时间。
7.如权利要求1所述的输出控制电路，其中，所述输出单元通过响应于所述分频时钟来将所述第一延迟设置信号延迟预设的第二时间而产生第二延迟设置信号，以及通过对所述第一延迟设置信号和所述第二延迟设置信号进行组合来产生所述输出使能复位信号。
8.如权利要求7所述的输出控制电路，其中，所述输出单元包括：
发送器，其被配置成响应于所述分频时钟来传送所述第一延迟设置信号；
延迟器，其被配置成通过将经由所述发送器传送的所述第一延迟设置信号延迟来产生所述第二延迟设置信号；以及
组合器，其被配置成通过将所述第一延迟设置信号和所述第二延迟设置信号进行组合来产生所述输出使能复位信号。
9.如权利要求7所述的输出控制电路，其中，所述移位单元在所述设置信号的使能时段期间，与所述分频时钟的上升沿同步地输出所述第一延迟设置信号，并且所述输出单元与所述分频时钟的下降沿同步地输出所述第二延迟设置信号。
10.如权利要求1所述的输出控制电路，其中，所述内部时钟的周期和所述输出使能复位信号的周期被等同地控制。
11.一种输出驱动电路，包括：
输出使能复位信号发生电路，其被配置成与通过响应于延迟锁定环DLL锁定信号而对内部时钟进行分频所获得的分频时钟同步地将设置信号移位来产生第一延迟设置信号，并且通过响应于所述分频时钟而处理所述第一延迟设置信号来产生输出使能复位信号；
延迟电路，其被配置成将所述输出使能复位信号延迟预设的时间；
计数单元，其被配置成响应于所述内部时钟来输出与通过所述输出使能复位信号和所述延迟电路的输出信号限定的时段相对应的计数信号；以及
输出使能信号输出单元，其被配置成响应于所述计数信号和CAS延时信息来将输出使能信号输出。
12.如权利要求11所述的输出驱动电路，其中，所述输出使能复位信号发生电路包括：
周期设定信号发生单元，其被配置成响应于所述延迟锁定环DLL锁定信号和所述输出使能复位信号，输出在指定时段期间被使能的所述设置信号；
时钟分频单元，其被配置成响应于所述内部时钟和所述设置信号来以预设的分频比对所述内部时钟进行分频，并且输出分频时钟；
移位单元，其被配置成响应于所述分频时钟来将所述设置信号移位预设的第一时间，并且输出第一延迟设置信号；以及
输出单元，其被配置成响应于所述分频时钟来接收并处理所述第一延迟设置信号，并且输出所述输出使能复位信号。
13.如权利要求12所述的输出驱动电路，其中，所述时钟分频单元对所述内部时钟进行分频，以允许所述分频时钟具有比所述内部时钟更长的周期。
14.如权利要求12所述的输出驱动电路，其中，所述移位单元包括：
第一移位器，其被配置成响应于所述分频时钟来将所述设置信号第一次移位，并且输出第一移位信号；以及
第二移位器，其被配置成响应于所述分频时钟来将所述第一移位信号第二次移位，并且将第二移位信号作为所述第一延迟设置信号输出。
15.如权利要求12所述的输出驱动电路，其中，所述输出单元通过响应于所述分频时钟来将所述第一延迟设置信号延迟预设的第二时间而产生第二延迟设置信号，以及通过将所述第一延迟设置信号和所述第二延迟设置信号进行组合来产生所述输出使能复位信号。
16.如权利要求15所述的输出驱动电路，其中，所述输出单元包括：
发送器，其被配置成响应于所述分频时钟来传送所述第一延迟设置信号；
延迟器，其被配置成通过将经由所述发送器传送的所述第一延迟设置信号延迟来产生所述第二延迟设置信号；以及
组合器，其被配置成通过将所述第一延迟设置信号和所述第二延迟设置信号进行组合来产生所述输出使能复位信号。
17.如权利要求15所述的输出驱动电路，其中，所述移位单元在所述设置信号的使能时段期间与所述分频时钟的上升沿同步地输出所述第一延迟设置信号，以及所述输出单元与所述分频时钟的下降沿同步地输出所述第二延迟设置信号。
18.一种输出控制电路，包括：
周期设定信号发生单元，其被配置成当延迟锁定环DLL锁定信号响应于所述延迟锁定环DLL锁定信号的反相信号和输出使能复位信号而被使能时，输出设置信号；
时钟分频单元，其被配置成响应于所述设置信号来对内部时钟进行分频，以允许分频时钟的周期比所述内部时钟的周期长；
移位单元，其被配置成响应于所述分频时钟来将所述设置信号延迟，以输出第一延迟设置信号；以及
输出单元，其被配置成通过将所述第一延迟设置信号延迟来产生第二延迟设置信号，并且根据所述第二延迟设置信号和所述第一延迟设置信号的组合产生输出使能复位信号。
19.如权利要求18所述的输出控制电路，其中，所述第一延迟设置信号与所述分频时钟同步地输出。
20.如权利要求18所述的输出控制电路，其中，所述输出使能复位信号与所述分频时钟同步地产生。
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