CN112104822A - 成像设备及其操作方法 - Google Patents

成像设备及其操作方法 Download PDF

Info

Publication number
CN112104822A
CN112104822A CN202010503920.0A CN202010503920A CN112104822A CN 112104822 A CN112104822 A CN 112104822A CN 202010503920 A CN202010503920 A CN 202010503920A CN 112104822 A CN112104822 A CN 112104822A
Authority
CN
China
Prior art keywords
clock
frequency
pll
time
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010503920.0A
Other languages
English (en)
Other versions
CN112104822B (zh
Inventor
郑志运
金基耘
金采领
金好影
尹恩胜
李汉洙
车耕韩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN112104822A publication Critical patent/CN112104822A/zh
Application granted granted Critical
Publication of CN112104822B publication Critical patent/CN112104822B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/74—Circuitry for scanning or addressing the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/80—Camera processing pipelines; Components thereof
    • H04N23/81—Camera processing pipelines; Components thereof for suppressing or minimising disturbance in the image signal generation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/60—Control of cameras or camera modules
    • H04N23/665—Control of cameras or camera modules involving internal camera communication with the image sensor, e.g. synchronising or multiplexing SSIS control signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/617—Noise processing, e.g. detecting, correcting, reducing or removing noise for reducing electromagnetic interference, e.g. clocking noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/745—Circuitry for generating timing or clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Information Transfer Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

一种成像设备可以包括：时钟发生器，用于生成第一频率的第一输出时钟；链路层，用于生成用于改变第一频率并且输出包括第一帧信息的第一并行数据的控制信号；检测器，用于生成冲突避免命令，以在垂直消隐时间期间将第一频率改变为第二频率；以及频率改变器，用于从检测器接收冲突避免命令并且将频率改变命令发送到链路层。链路层基于频率改变命令向时钟发生器发送控制信号。垂直消隐时间是从不从链路层输出第一并行数据的第一时间点到输出第二并行数据的第二时间点的时间段。

Description

成像设备及其操作方法
相关申请的交叉引用
2019年6月17日向韩国知识产权局提交的标题为“成像设备及其操作方法”的韩国专利申请第10-2019-0071584号，其全部内容通过引用结合于此。
技术领域
实施例涉及成像设备及其操作方法。
背景技术
用于发送串行数据的串行接口方法，主要用于显示器设备或成像设备的接口中。串行接口方法可以包括低压差分信令(low-voltage differential signaling，LVDS)接口方法、移动工业处理器接口(mobile industry processor interface，MIPI)方法等。
虽然MIPI方法是高速操作接口中的一种，但是MIPI方法中的帧数据可以从发送器实时发送到接收器。因此，频率干扰可能发生在MIPI的时钟频率与外围设备的操作带宽之间，从而导致电磁干扰(electro-magnetic interference，EMI)。
发明内容
实施例针对一种成像设备。该成像设备可以包括：时钟发生器，用于生成第一频率的第一输出时钟；链路层，用于生成用于改变第一频率的控制信号，以及输出包括第一帧信息的第一并行数据；检测器，用于生成冲突避免命令，以在垂直消隐时间期间将第一频率改变为第二频率，第二频率不同于第一频率；以及频率改变器，用于从检测器接收冲突避免命令，并且将频率改变命令发送到链路层。链路层可以基于频率改变命令向时钟发生器发送控制信号，并且垂直消隐时间是从链路层不输出第一并行数据的第一时间点到输出第二并行数据的第二时间点的时间段。第二并行数据可以包括继第一帧信息之后的第二帧信息。
实施例针对一种成像设备。该成像设备可以包括：检测器，用于生成冲突避免命令；频率改变器，用于从检测器接收冲突避免命令并且生成频率改变命令；链路层，用于从频率改变器接收频率改变命令，基于频率改变命令生成控制信号，并且输出包括第一帧信息的第一并行数据；以及时钟发生器，用于从链路层接收控制信号并且生成第一频率的第一输出时钟。第一频率可以在垂直消隐时间期间改变为第二频率，第二频率不同于第一频率，并且垂直消隐时间可以是从不从链路层输出第一并行数据的第一时间点到输出第二并行数据的第二时间点的时间段。第二并行数据可以包括继第一帧信息之后的第二帧信息。
实施例针对一种成像设备。该成像设备可以包括：链路层，用于生成包括第一帧信息的第一并行数据，该第一并行数据从第一时间点开始不被生成；第一外围电路，以第一带宽操作；时钟发生器，用于生成第一频率的第一输出时钟；检测器，用于感测在第一带宽和第一频率之间是否存在频率冲突，并且当感测到频率冲突时生成冲突避免命令；以及频率改变器，用于从检测器接收冲突避免命令，并且生成频率改变命令，以在第一时间点之后将第一频率改变为第二频率。第二频率可以不与第一带宽冲突。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得明显，其中：
图1示出了用于解释电磁干扰(EMI)的移动设备的示例。
图2示出了用于解释根据一些实施例的防止EMI的方法的曲线图。
图3示出了根据示例实施例的成像设备。
图4示出了根据实施例的成像设备的时钟门控单元。
图5示出了用于解释图4中的时钟门控单元的操作的时序图。
图6示出了根据一些实施例的成像设备的时钟门控单元。
图7示出了用于解释图6中的时钟门控单元的操作的时序图。
图8示出了用于示出根据示例实施例的成像设备的操作方法的流程图。
图9示出了用于解释根据示例实施例的成像设备的操作方法的时序图。
图10至图16示出了根据一些实施例的成像设备。
具体实施方式
通过参考附图详细描述本公开的示例性实施例，本公开的上述和其他目的、特征和优点对于本领域普通技术人员来说将变得更加明显。
图1示出了用于解释电磁干扰(EMI)的移动设备的示例。图2示出了用于解释根据一些实施例的防止EMI的方法的曲线图。
参考图1，移动设备1可以能够使用多频段，并且可以经由用于在图像传感器200和应用处理器(application processor，AP)100之间进行高速数据传输的接口来发送或接收数据。能够使用多频段的设备可以包括各种便携式电子设备，例如，图1中的移动设备1、膝上型计算机、蜂窝电话、智能电话、平板PC、个人数字助理(personal digital assistant，PDA)、企业数字助理(enterprise digital assistant，EDA)、数字静态照相机、数字摄像机、便携式多媒体播放器(portable multimedia player，PMP)、个人/便携式导航设备(personal/portable navigation device，PND)、手持游戏控制台、电子书等。
例如，移动设备1可以包括外围电路，例如，用于位置信息管理的全球定位系统(global positioning system，GPS)电路和/或用于无线电频率利用的无线电频率(radiofrequency，RF)电路。外围电路可以以其带宽操作。此外，移动设备可以包括其他外围电路。用于高速数据传输的接口可以包括例如移动工业处理器接口(MIPI)。MIPI可以是用于应用处理器(AP)100和外围设备之间的连接的串行接口标准之一，并且可以是由MIPI联盟定义的接口标准。MIPI D-PHY可以是高速数字串行接口。MIPI D-PHY显示器串行接口(displayserial interface，DSI)和照相机串行接口(camera serial interface，CSI)可以是与显示器和照相机相关的基于D-PHY的协议标准规范。
图像传感器200和应用处理器(AP)100可以根据MIPI标准(例如，对于D-PHY的MIPI联盟规范)彼此交换数据。例如，下面描述的接口(例如，第一接口和/或第二接口)可以是MIPI接口。
图像传感器200和应用处理器(AP)100可以以被包括在图像传感器200中的时钟发生器生成的输出时钟的频率操作。例如，由于输出时钟的频率和移动设备1中的外围电路的操作带宽之间的频率干扰，可能发生电磁干扰(EMI)。这将参考下面的图1和图2进行详细描述。
参考图1和图2，基频f1可以用于图像传感器200和应用处理器(AP)100之间的通信。此外，多个频率f2至f[n]可以是由于基频f1而生成的多个谐波频率分量，并且对应于基频f1的整数倍。多个谐波频率分量f2至f[n]可以由于被包括在移动设备1中的设备的非线性而生成，这些设备例如图1中的全球定位系统(GPS)电路、无线电频率(RF)电路、图像传感器200和应用处理器(AP)100。
例如，移动设备1可以能够使用多频段，并且移动设备1的外围电路的操作带宽可以变化。例如，当移动设备1被移动到不同的长距离区域时，外围电路的操作带宽可以变化。例如，当二次谐波分量f2与外围电路(例如，RF电路)中的一些外围电路所使用的带宽(阴影部分)冲突或重叠时，可能发生EMI。
例如，当图像传感器200和应用处理器(AP)100以基频f1交换数据时，可能生成电磁波并且导致不希望的噪声。因此，外围电路可能由于不希望的噪声而不能适当地操作。例如，在图像传感器200和应用处理器(AP)100彼此通信时生成的EMI可能干扰外围电路的操作。
例如，为了去除由于EMI而引起的噪声，基频f1可以改变为偏离冲突带宽(阴影部分)。基频f1和多个谐波分量f2至f[n]可以改变为基频f1’和多个谐波分量f2’到f[n]’。例如，多个谐波分量f2至f[n]可以由于基频f1的改变或偏移而改变。因此，冲突带宽(阴影部分)可以通过基频f1的偏离来去除。
例如，图像传感器200可以包括将在下面描述的锁相环(PLL)电路。例如，可以重置锁相环(PLL)电路以改变用于图像传感器200和应用处理器(AP)100之间的通信的基频f1。
然而，当移动设备1的用户实时使用图像传感器200进行例如互联网实况广播或视频呼叫时，当PLL电路被重置时，使用移动设备1中的图像传感器200的应用可能停止。因此，当基频f1改变时，移动设备1的用户可能无法实时使用这些使用图像传感器200的应用。
根据一些实施例，成像设备可以能够在垂直消隐时间VBLANK期间改变用于图像传感器200和应用处理器(AP)100之间的通信的基频f1。因此，可以在无需重置PLL电路的情况下，改变用于图像传感器200和应用处理器(AP)100之间的通信的基频f1。结果，当基频f1改变时，可以无缝地或连续地实时使用成像设备。因此，可以通过在垂直消隐时间内将基频f1改变为偏离VBLANK中的冲突带宽而无需重置图像传感器200的PLL电路来改善成像设备的操作性能。
下面将描述垂直消隐时间VBLANK。例如，可能需要显示同步以在移动设备1的显示器上显示图像。显示同步可以包括将来自移动设备1中的图形处理单元(graphicsprocessing unit，GPU)的帧缓冲器的图像与从显示器(例如，移动设备1的屏幕)输出的图像同步。
例如，关于移动设备1的显示器的显示方法，移动设备1的显示器可以每秒从GPU接收60个图像帧，以更新移动设备1的显示器上的图像。然而，当GPU在移动设备1的显示器接收图像帧期间更新图像帧时，可能发生撕裂现象。撕裂现象可以包括异常地显示输出到移动设备1的显示器的图像的部分。例如，当GPU更新图像帧与移动设备1的显示器接收图像帧不同步时，移动设备1的显示器可能异常地显示图像。
例如，垂直同步信号Vsync可用于防止撕裂现象。例如，GPU可以在接收垂直同步信号Vsync之后更新图像帧。在图像帧的更新期间，移动设备1的显示器可以不访问GPU。例如，垂直消隐时间VBLANK可以对应于在生成垂直同步信号Vsync之后移动设备1的显示器不访问GPU的时间。例如，垂直消隐时间VBLANK可以包括从垂直同步信号Vsync的生成到GPU对图像帧进行更新的时间。
下面将描述能够在垂直消隐时间VBLANK期间改变基频f1的成像设备及其操作方法。图3示出了根据示例实施例的成像设备。图4示出了图示根据示例实施例的成像设备的时钟门控单元的图。图5示出了用于解释图4中的时钟门控单元的操作的时序图。图6示出了根据另一实施例的成像设备的时钟门控单元。图7示出了用于解释图6中的时钟门控单元的操作的时序图。图8示出了用于图示根据示例实施例的成像设备的操作方法的流程图。
参考图3，根据一些实施例，成像设备可以包括图像传感器200、应用处理器(AP)100、第一外围电路300和第二外围电路400。图像传感器200可以包括频率改变单元250、链路层240、时钟发生器260和第一接口210。时钟发生器260可以包括PLL电路220和时钟门控单元230。
PLL电路220可以输出具有第一频率的PLL时钟PLL_CLK。PLL时钟PLL_CLK的第一频率可以通过从链路层240接收的分频控制信号PLL_M来改变。时钟门控单元230可以阻挡从PLL电路220接收的PLL时钟PLL_CLK，以降低同步电路中的功耗。例如，当特定电路的操作并非必需时，可以通过阻挡PLL时钟PLL_CLK被传送到特定电路来防止特定电路的不必要的功耗。
例如，时钟门控单元230可以从PLL电路220接收PLL时钟PLL_CLK，可以从链路层240接收时钟使能信号CLK_EN，并且可以在时钟使能信号CLK_EN被激活时输出PLL时钟PLL_CLK作为输出时钟CLK_OUT。此外，当时钟使能信号CLK_EN被去激活时，时钟门控单元230可以不输出PLL时钟PLL_CLK作为输出时钟CLK_OUT。
链路层240可以控制时钟发生器260。例如，当时钟发生器260生成具有第一频率的输出时钟CLK_OUT时，第一接口210可以以输出时钟CLK_OUT的第一频率操作。此外，第二接口110可以以第一接口210操作的第一频率操作。
此外，链路层240可以向第一接口210输出并行数据用于数据传输。例如，并行数据可以是(m+1)比特，其中m是大于或等于1的整数。第一接口210可以将并行数据转换成串行数据并且输出该串行数据。例如，第一接口210可以以k个比特为单位将并行数据输入转换成串行数据，其中k是大于或等于2的整数。
应用处理器(AP)100可以包括第二接口110和检测单元120。应用处理器(AP)100可以经由第二接口110从图像传感器200接收串行数据。并行数据和串行数据可以包括图像帧信息。
串行数据可以是单向或双向信号。根据一些实施例，串行数据可以是从图像传感器200发送到应用处理器(AP)100的单向串行信号。
检测单元120可以识别应用处理器(AP)100操作的第一频率与第一外围电路300操作的第一带宽是否彼此冲突或重叠，和/或第一频率与第二外围电路400操作的第二带宽是否彼此冲突或重叠。例如，检测单元的关于频率冲突的识别可以根据外围电路的类型和数量而变化。
第一外围电路300可以是例如RF电路。第二外围电路400可以是例如GPS电路。例如，第一外围电路300操作的第一带宽与应用处理器(AP)100操作的第一频率可能彼此冲突。例如，当第一外围电路300操作的第一带宽与应用处理器(AP)100操作的第一频率彼此冲突或重叠时，检测单元120可以生成冲突避免命令CMD以将第一频率改变为第二频率。例如，第二频率可以不与第一带宽和/或第二带宽冲突，并且可以不同于第一频率。
频率改变单元250可以从检测单元120接收冲突避免命令CMD，并且向链路层240发送包括频率改变序列信息的频率改变命令CH_CMD。应用处理器(AP)100操作的第一频率可以基于频率改变命令CH_CMD被改变为第二频率。例如，被包括在频率改变命令CH_CMD中的频率改变序列信息可以被设置为使得第一频率可以在垂直消隐时间VBLANK期间被改变为第二频率。
当链路层240从频率改变单元250接收到频率改变命令CH_CMD时，链路层240可以向时钟发生器260发送控制信号。控制信号可以包括用于改变由时钟发生器260生成的输出时钟CLK_OUT的频率的信号。控制信号可以包括分频控制信号PLL_M和时钟使能信号CLK_EN。
时钟发生器260的PLL电路220的主分频器的分频比可以由分频控制信号PLL_M调节。当主分频器的分频比被分频控制信号PLL_M调节时，PLL电路220可以基于调节后的分频比将具有第二频率的PLL时钟PLL_CLK输出到时钟门控单元230。
根据一些实施例，可以通过调节除了PLL电路220的主分频器的分频比之外的因子来改变PLL时钟PLL_CLK的频率，但是将描述通过调节PLL电路220中的主分频器的分频比来改变PLL时钟PLL_CLK的频率。
时钟门控单元230可以接收具有第二频率的PLL时钟PLL_CLK，可以从链路层240接收时钟使能信号CLK_EN，并且当时钟使能信号CLK_EN被激活时输出PLL时钟PLL_CLK。当时钟使能信号CLK_EN被去激活时，时钟门控单元230可以不输出PLL时钟PLL_CLK。例如，时钟门控单元230可以通过基于时钟使能信号CLK_EN控制PLL时钟PLL_CLK来输出输出时钟CLK_OUT。
当时钟门控单元230基于时钟使能信号CLK_EN控制PLL时钟PLL_CLK时，可能出现毛刺。毛刺可能是当通过时钟门控单元230输出PLL时钟PLL_CLK作为输出时钟CLK_OUT时生成的意外噪声脉冲。下面将参考图4至图7描述由时钟门控单元230引起的毛刺以及用于消除毛刺的配置和操作。
参考图4，根据一些实施例，时钟门控单元230可以包括选择器232。选择器232可以经由第一输入选择端A1接收PLL时钟PLL_CLK，选择器232可以包括连接到接地端的第二输入选择端A0，并且经由最终输出端Y输出输出时钟CLK_OUT。例如，在选择器232的操作期间可能发生毛刺。将参考下面的图4和图5通过示例来描述毛刺。
参考图4和图5，PLL时钟PLL_CLK可以从PLL电路220输入到第一输入选择端A1。当时钟使能信号CLK_EN为逻辑高时，选择器232可以将PLL时钟PLL_CLK输出到最终输出端Y。当时钟使能信号CLK_EN为逻辑低时，选择器232可以将连接到第二输入选择端A0的接地信号输出到最终输出端Y。毛刺可能发生在时钟使能信号CLK_EN为逻辑高的第一时间点t1和时钟使能信号CLK_EN为逻辑低的第四时间点t4。
参考图5，时钟使能信号CLK_EN可以在第一时间t1从逻辑低改变为逻辑高。例如，当时钟使能信号CLK_EN在第一时间点t1被激活(例如，逻辑高)时，选择器232可以将PLL时钟PLL_CLK输出到最终输出端Y作为输出时钟CLK_OUT。此外，PLL时钟PLL_CLK可以在第二时间点t2从逻辑高改变为逻辑低。根据在第二时间点t2的PLL时钟PLL_CLK的转换，输出时钟CLK_OUT可以从逻辑高改变为逻辑低。因此，可能在第一和第二时间点t1和t2之间发生第一毛刺。
此外，第一和第二时间点t1和t2之间的毛刺可以是噪声脉冲。例如，当时钟使能信号CLK_EN被激活时，PLL时钟PLL_CLK的频率信息可以被输出作为输出时钟CLK_OUT而不失真。然而，关于从第一时间点t1到第二时间点t2的时间段的信息可能不同于PLL时钟PLL_CLK的频率的周期的信息。因此，由于第一和第二时间点t1和t2之间的第一毛刺，输出时钟CLK_OUT可能包括失真的频率信息。
此外，与如上所述的在第一时间点t1和第二时间点t2之间发生第一毛刺类似的原因，在从第三时间点t3到第四时间点t4的时间段中可能发生第二毛刺。根据一些实施例，当输出时钟CLK_OUT包括毛刺时，成像设备可能发生故障，因此可以去除毛刺来防止成像设备发生故障。
使用电阻器和电容器的电阻器-电容器(resistor-capacitor，R-C)延迟方法、电容器-电流充电方法等可用于去除集成电路中的毛刺。然而，这种方法可以去除具有短宽度(例如微秒宽度)的毛刺，但是不能去除具有长宽度(例如毫秒宽度或更长宽度)的毛刺。此外，当使用电阻器和电容器的R-C延迟方法或电容器-电流充电方法被用来去除毛刺时，由于芯片尺寸和制造成本的增加而导致的价格竞争力可能得不到保证，因为大规模的电容器被提供在芯片内部。因此，当使用如图6所示的逻辑电路去除毛刺时，可以以最小化芯片尺寸有效地去除毛刺。下面将参考图6和图7描述被配置为消除毛刺的时钟门控单元230的结构和操作。
参考图6，在一些实施例中，时钟门控单元230可以包括反相器234、第一触发器236、第二触发器238和选择器232。反相器234可以从PLL电路220接收PLL时钟PLL_CLK，并且输出反相的PLL时钟PLL_CLKB。
第一触发器236可以经由第一输入端D1接收时钟使能信号CLK_EN，与反相的PLL时钟PLL_CLKB同步，并且在时钟使能信号CLK_EN的边沿将经由第一输入端D1接收的信号发送到第一输出端Q1。下文将描述第一触发器236和第二触发器238中的每一个在时钟使能信号CLK_EN的上升沿将经由输入端接收的信号发送到输出端。
第二触发器238可以经由第二输入端D2接收从第一触发器236的第一输出端Q1输出的信号，与反相的PLL时钟PLL_CLKB同步，并且在时钟使能信号CLK_EN的上升沿将经由第二输入端D2接收的信号发送到第二输出端Q2。
选择器232可以经由第一输入选择端A1从PLL电路220接收PLL时钟PLL_CLK，选择器232可以包括连接到接地端GND的第二输入选择端A0，并且可以输出信号作为输出时钟CLK_OUT。可以经由最终输出端Y从经由第一输入选择端A1和第二输入选择端A0接收的信号中选择作为输出时钟CLK_OUT的信号。例如，选择器232可以选择来自从第一输入选择端A1和第二输入选择端A0的信号中的一个，并且基于经由选择端S0输入的作为从第二触发器238的第二输出端Q2输出的信号的信号将所选择的信号输出到最终输出端Y。
下面将参考图7描述用于通过图6中的配置去除毛刺的操作。参考图6和图7，PLL时钟PLL_CLK和反相的PLL时钟PLL_CLKB可以具有相反的相位。
第一触发器236可以将信号从第一输入端D1发送到第一输出端Q1。当反相的PLL时钟PLL_CLKB处于上升沿时，第二触发器238可以将信号从第二输入端D2发送到第二输出端Q2。例如，当时钟使能信号CLK_EN维持在逻辑低电平时，就像在t4之后，在反相的PLL时钟PLL_CLKB的上升沿输入到第一触发器236的第一输入端D1的时钟使能信号CLK_EN可以是逻辑低的。因此，经由第二触发器238的第二输出端Q2输出的信号也可以维持在逻辑低电平。
参考图6和图7，当反相的PLL时钟PLL_CLKB可能在第一时间点t1具有上升沿时，时钟使能信号CLK_EN维持在逻辑高电平。因此，输入到第一触发器236的第一输入端D1的时钟使能信号CLK_EN可以在第一时间点t1被发送到第一触发器236的第一输出端Q1。结果，第二触发器238可以延迟时钟使能信号CLK_EN，例如延迟时钟使能信号CLK_EN的上升沿和反相的PLL时钟PLL_CLKB的上升沿之间的时间。此外，延迟的时钟使能信号CLK_EN可以在第一时间点t1从第一触发器236的第一输出端Q1输出到第二触发器238的第二输入端D2。
当反相的PLL时钟PLL_CLKB在第二时间点t2具有上升沿时，输入到第二触发器238的第二输入端D2的延迟的时钟使能信号CLK_EN可以被发送到第二触发器238的第二输出端Q2。因此，延迟的时钟使能信号CLK_EN可以被进一步延迟，例如延迟反相的PLL时钟PLL_CLKB的时钟周期。进一步延迟的时钟使能信号CLK_EN可以从第二输出端Q2输出到选择端S0。
例如，当时钟使能信号CLK_EN为逻辑高时，PLL时钟PLL_CLK可以在反相的PLL时钟PLL_CLKB的上升沿具有下降沿。因此，具有逻辑高的时钟使能信号CLK_EN可以在反相的PLL时钟PLL_CLKB的上升沿作为选择信号输出到选择端S0。此时，PLL时钟PLL_CLK可以作为输出时钟CLK_OUT输出到选择器232的最终输出端Y，并且可以输出从其去除了毛刺的输出时钟CLK_OUT，从而防止成像设备由于毛刺(例如，图5中的第一毛刺)而发生故障。类似地，当时钟使能信号CLK_EN在第一时间点t1之后从逻辑高改变为逻辑低时，可以消除毛刺(例如图5中的第二毛刺)。可替换地，选择端S0处的选择信号可以在第二时间点t2具有上升沿，而没有从反相的PLL时钟PLL_CLKB的上升沿开始的延迟时间(例如第二时间点t2和第三时间点t3之间的延迟时间)，并且可以在第五时间点t5具有下降沿而没有从反相的PLL时钟PLL_CLKB开始的延迟时间(例如，第五时间点t5和第六时间点t6之间的延迟时间)。
回到图3，根据一些实施例，成像设备的时钟发生器260可以经由时钟门控单元230将输出时钟CLK_OUT发送到第一接口210，时钟门控单元230接收从PLL电路220接收的PLL时钟PLL_CLK。第一接口210可以从链路层240接收并行数据，将并行数据转换成串行数据，并且将串行数据发送到第二接口110。图8示出了上述成像设备的操作方法的流程图。
参考图3和图8，检测单元120可以感测外围设备(例如，GPS或RF设备)操作的第一带宽和用于图像传感器200和应用处理器(AP)100之间的数据传输的第一频率之间是否存在频率冲突。当检测单元120感测到频率冲突时(操作S500)，检测单元120可以向频率改变单元250发送冲突避免命令CMD(操作S512)。例如，检测单元120可以发送用于将第一频率改变为不同于第一频率的第二频率的冲突避免命令CMD。因此，第二频率不会与第一带宽冲突。当从检测单元120接收到冲突避免命令CMD时，频率改变单元250可以向链路层240发送包括用于将第一频率改变为第二频率的序列信息的频率改变命令CH_CMD(操作S520)。链路层240可以向时钟发生器260发送控制信号，以由时钟发生器260生成以第二频率操作的输出时钟CLK_OUT。控制信号可以包括分频控制信号PLL_M和时钟使能信号CLK_EN。分频控制信号PLL_M可以改变PLL电路220的主分频器的分频比，使得PLL时钟PLL_CLK的输出频率可以从第一频率改变为第二频率。时钟使能信号CLK_EN可以被发送到时钟门控单元230，使得可以基于时钟使能信号CLK_EN选择PLL时钟PLL_CLK和来自接地端的接地信号中的一个，并且将其输出为输出时钟CLK_OUT。时钟发生器260可以向第一接口210发送具有第二频率的输出时钟CLK_OUT(操作S540)。
下面将参考图9中的时序图来描述根据一些实施例的由成像设备的频率改变单元配置的用于改变图像传感器和应用处理器(AP)之间的通信的频率的序列信息。图9示出了用于解释根据实施例的成像设备的操作方法的时序图。
参考图3和图9，链路层240可以向第一接口210发送包含帧信息的并行数据。可替换地，链路层240可以具有垂直消隐时间VBLANK以平滑地输出图像。垂直消隐时间VBLANK可以在帧结束(end of frame，EOF)之后。此外，可以在第一时间点t1之后充分维持垂直消隐时间VBLANK，以在第一并行数据被发送到第一接口210之前完全地更新包含帧信息的第一并行数据。
用于生成PLL电路220的PLL电路参考频率的参考频率生成信号MCLK可以在从帧结束EOF起的垂直消隐时间VBLANK内从链路层240连续发送到PLL电路220。检测单元120可以从以第一带宽操作的外围电路接收第一带宽的信息，并且将第一带宽的信息与用于图像传感器200和应用处理器(AP)100之间的通信的第一频率的信息进行比较。因此，检测单元可以基于第一带宽和第一频率的信息来感测第一带宽和第一频率之间是否发生频率冲突。
当检测单元120感测到第一带宽和第一频率之间的频率冲突时，检测单元120可以向频率改变单元250发送冲突避免命令CMD。检测单元120可以在冲突避免命令CMD中包括关于不与第一带宽冲突的第二频率的信息，并且将冲突避免命令CMD发送到频率改变单元250。
频率改变单元250可以向链路层240发送包含特定序列信息的频率改变命令CH_CMD，使得第一频率可以改变为第二频率。根据序列信息，时钟使能信号CLK_EN可以在比第一时间点t1晚第一时间段W1的第二时间点t2改变为逻辑低，即可以被去激活。
第一时间段W1可以基于图像传感器200的第一接口210和应用处理器(AP)100的第二接口110之间的通信期间的延迟来确定。例如，当链路层240通过第一字时钟操作时，第一时间段W1可以是第一字时钟的时钟周期的30倍。第一时间段W1可以是应用处理器(AP)100安排多条串行数据并且稳定地键入垂直消隐时间VBLANK的余量时间。第一时间段W1可以具有与第一字时钟的时钟周期的30倍不同的时间，只要满足应用处理器(AP)100稳定地进入垂直消隐时间VBLANK的余量时间。
在第二时间点t2，时钟使能信号CLK_EN可以被去激活，以将从PLL电路220输出的PLL时钟PLL_CLK的第一频率改变到第二频率。例如，可以通过基于从链路层240接收的分频控制信号PLL_M调节锁相环(PLL)电路220的主分频器的分频比来改变PLL时钟PLL_CLK的第一频率。此外，可以在比第二时间点t2晚第二时间段W2的第四时间点t4发送分频控制信号PLL_M以调节主分频器的分频比。
例如，当PLL时钟PLL_CLK的第一频率开始改变为第二频率时，PLL时钟PLL_CLK可能变得不稳定。因此，时钟使能信号CLK_EN可以在第四时间点t4(例如，在PLL时钟PLL_CLK的第一频率改变为第二频率时)之前和之后被去激活。此外，作为经由时钟发生器260输出的最终信号的输出时钟CLK_OUT可以在PLL时钟PLL_CLK的第一频率改变为第二频率时是逻辑低且去激活的。时钟发生器260可以输出从PLL电路220接收的PLL时钟PLL_CLK作为输出时钟CLK_OUT。然而，当输出时钟CLK_OUT在PLL时钟PLL_CLK的频率改变时间段期间不是去激活的时，图像传感器200和应用处理器(AP)100之间的通信可能不稳定。例如，当PLL时钟PLL_CLK在PLL时钟PLL_CLK的频率改变时间段期间不稳定时，与PLL时钟PLL_CLK同步的并行数据和串行数据可能不稳定，并且因此成像设备的数据传输操作可能不稳定。
如上所述，在第一频率改变为第二频率之后，经由时钟发生器260输出的输出时钟CLK_OUT可以是稳定的。因此，通过在比第四时间点t4早第二时间段W2的第二时间点t2预先去激活时钟使能信号CLK_EN，并且通过在比第四时间点t4晚第三时间段W3的第五时间点t5将时钟使能信号CLK_EN改变为逻辑高(即通过激活时钟使能信号CLK_EN)，可以将PLL时钟PLL_CLK输出为输出时钟CLK_OUT。
根据一些实施例，成像设备可以具有第三时间段W3(例如，75微秒或更长)。以上参考图4至图7描述了基于输入到时钟门控单元230的时钟使能信号CLK_EN在停止PLL时钟PLL_CLK期间去除毛刺的方法，因此，此处将省略其描述。
因此，基于由频率改变单元250生成的频率改变命令CH_CMD中包含的序列信息，图像传感器200和应用处理器(AP)100操作的第一频率可以在垂直消隐时间期间改变为第二频率。因此，可以在不重置PLL电路的情况下执行PLL电路的频率改变，并且因此用户可以实时使用包括成像设备的电子设备，而无需经历成像设备的故障。
图10至图16示出了根据其他实施例的成像设备。图像传感器的操作方法基本上与上面参考图3至图9所描述的相同，因此，描述将集中于结构差异。
参考图10，与图3不同，检测单元120可以设置在应用处理器(AP)100外部。例如，检测单元120可以接收关于第一外围电路300操作的第一带宽以及图像传感器200和应用处理器(AP)100彼此通信的第一频率的信息。检测单元120可以感测第一带宽和第一频率之间是否存在频率冲突。当感测到频率冲突时，检测单元120可以向应用处理器(AP)100发送关于感测到的频率冲突的信息。应用处理器(AP)100可以向频率改变单元250发送冲突避免命令CMD，以将第一频率改变为不与第一带宽冲突或重叠的第二频率。
参考图11，除了时钟发生器260被包括在第一接口210中之外，成像设备在结构和操作方法方面与图3中的成像设备基本相同。参考图12，除了检测单元120设置在应用处理器(AP)100外部并且时钟发生器260被包括在第一接口210中之外，成像设备在结构和操作方法方面与图3中的成像设备基本相同。参考图13，除了频率改变单元250被包括在链路层240中之外，图像传感器在结构和操作方法方面与图3中的图像传感器基本相同。参考图14，除了频率改变单元250被包括在链路层240中以及检测单元120被设置在应用处理器(AP)100外部之外，图像传感器在结构和操作方法方面与图3中的图像传感器基本相同。参考图15，除了频率改变单元250被包括在链路层240中以及时钟发生器260被包括在第一接口210中之外，图像传感器在结构和操作方法方面与图3中的图像传感器基本相同。参考图16，除了频率改变单元250被包括在链路层240中以及检测单元120被设置在应用处理器(AP)100外部之外，图像传感器在结构和操作方法方面与图3中的图像传感器基本相同。
上述方法的各种操作可以适当地执行，诸如通过各种硬件和/或软件组件、模块和/或电路执行。当在软件中实施时，操作可以使用例如用于实施逻辑功能的可执行指令的有序列表来实施，并且可以体现在处理器可读介质中，以供指令执行系统、装置或设备(诸如单核或多核处理器或包含处理器的系统)使用或结合指令执行系统、装置或设备使用。
在一些实施例中，结合本文公开的实施例描述的方法或算法和功能的块或步骤可以直接体现在硬件、由处理器执行的软件模块、或软件和硬件的组合中。如果在软件中实施，则功能可以作为一个或多个指令或代码存储在有形的、非暂时性的计算机可读介质上或通过其发送。软件模块可以驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD ROM、或任何其他合适形式的存储介质中。
本文已经公开了示例实施例，尽管采用了特定的术语，但是它们仅在一般和描述性的意义上被使用和解释，而不是为了限制的目的。在一些情况下，对于本领域的普通技术人员来说，在提交本申请时，除非另外特别指示，否则结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其他实施例描述的特征、特性和/或元件结合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求所阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种成像设备，包括：
时钟发生器，用于生成第一频率的第一输出时钟；
链路层，用于生成用于改变所述第一频率的控制信号，并且输出包括第一帧信息的第一并行数据；
检测器，用于生成冲突避免命令，以在垂直消隐时间期间将所述第一频率改变为第二频率，所述第二频率不同于所述第一频率；以及
频率改变器，用于从所述检测器接收所述冲突避免命令以及向所述链路层发送频率改变命令，其中：
所述链路层基于所述频率改变命令向所述时钟发生器发送所述控制信号，以及
所述垂直消隐时间是从不从所述链路层输出第一并行数据的第一时间点到输出第二并行数据的第二时间点的时间段，所述第二并行数据包括继所述第一帧信息之后的第二帧信息。
2.根据权利要求1所述的成像设备，其中
所述时钟发生器包括锁相环PLL电路和时钟门控电路，以及其中：
所述PLL电路生成所述第一频率的第一PLL时钟，以及
所述时钟门控电路通过控制所述第一PLL时钟的输出来生成第一输出时钟。
3.根据权利要求2所述的成像设备，其中
所述控制信号包括分频控制信号和时钟使能信号，以及其中：
所述分频控制信号将所述第一PLL时钟的所述第一频率改变为所述第二频率，以及
当所述时钟使能信号被去激活时，所述第一PLL时钟被所述时钟门控电路阻挡，使得所述第一输出时钟不被输出。
4.根据权利要求3所述的成像设备，其中，所述时钟门控电路包括反相器、选择器、第一触发器和第二触发器，其中：
所述反相器接收所述第一PLL时钟并且输出反相的第一PLL时钟，
所述第一触发器经由所述第一触发器的第一输入端接收所述时钟使能信号，以及经由第一触发器的第二输入端接收所述反相的第一PLL时钟，
所述第二触发器包括连接到所述第一触发器的第一输出端的第三输入端，经由第二触发器的第四输入端接收所述反相的第一PLL时钟，以及经由第二触发器的第三输出端输出选择信号，以及
所述选择器经由所述选择器的第一输入选择端接收所述第一PLL时钟，经由所述选择器的第二输入选择端接收接地电压，选择所述第一PLL时钟和所述接地电压中的一个，以及输出所选择的一个作为所述第一输出时钟。
5.根据权利要求3所述的成像设备，其中：
所述时钟使能信号在比所述第一时间点晚第一时间段的第二时间点被去激活，
所述分频控制信号在比所述第二时间点晚第二时间段的第三时间点改变所述第一PLL时钟的第一频率，以及
所述时钟使能信号在比所述第三时间点晚第三时间段的第四时间点被激活。
6.根据权利要求5所述的成像设备，其中：
所述链路层基于第一字时钟操作，以及
所述第一时间段是所述第一字时钟的时钟周期的三十倍。
7.根据权利要求5所述的成像设备，其中，所述第三时间段是75微秒或更长。
8.根据权利要求1所述的成像设备，还包括以第一带宽操作的第一外围电路，其中：
所述检测器感测在所述第一频率和所述第一带宽之间是否存在频率冲突，并且当感测到频率冲突时，将冲突避免命令发送到所述频率改变器。
9.根据权利要求8所述的成像设备，其中，所述第二频率不与所述第一带宽冲突。
10.一种成像设备，包括：
检测器，用于生成冲突避免命令；
频率改变器，用于从所述检测器接收所述冲突避免命令并且生成频率改变命令；
链路层，用于从所述频率改变器接收所述频率改变命令，基于所述频率改变命令生成控制信号，以及输出包括第一帧信息的第一并行数据；以及
时钟发生器，用于从所述链路层接收所述控制信号，以及生成第一频率的第一输出时钟，其中：
在垂直消隐时间期间，所述第一频率被改变为第二频率，所述第二频率不同于所述第一频率，并且
所述垂直消隐时间是从不从所述链路层输出所述第一并行数据的第一时间点到输出第二并行数据的第二时间点的时间段，所述第二并行数据包括继所述第一帧信息之后的第二帧信息。
11.根据权利要求10所述的成像设备，其中：
所述时钟发生器包括锁相环PLL电路和时钟门控电路，其中：
所述PLL电路生成所述第一频率的第一PLL时钟，
所述时钟门控电路通过控制所述第一PLL时钟的输出来生成所述第一输出时钟，以及
所述控制信号包括分频控制信号和时钟使能信号，并且其中：
所述分频控制信号改变所述第一PLL时钟的所述第一频率，以及
当所述时钟使能信号被去激活时，所述第一PLL时钟被所述时钟门控电路阻挡，使得所述第一输出时钟不被输出。
12.根据权利要求11所述的成像设备，其中，所述时钟门控电路包括反相器、选择器、第一触发器和第二触发器，并且其中：
所述反相器接收所述第一PLL时钟并且输出反相的第一PLL时钟，
所述第一触发器经由第一触发器的第一输入端接收所述时钟使能信号，以及经由所述第一触发器的第二输入端接收所述反相的第一PLL时钟，
所述第二触发器包括连接到所述第一触发器的第一输出端的第三输入端，经由所述第二触发器的第四输入端接收所述反相的第一PLL时钟，以及经由所述第二触发器的第三输出端输出选择信号，以及
所述选择器经由第一输入选择端接收所述第一PLL时钟，经由所述选择器的第二输入选择端接收接地电压，选择所述第一PLL时钟和所述接地电压中的一个，以及输出所选择的一个作为所述第一输出时钟。
13.根据权利要求11所述的成像设备，其中，所述时钟使能信号在比所述第一时间点晚第一时间段的第二时间点被去激活，
所述分频控制信号在比所述第二时间点晚第二时间段的第三时间点改变所述第一PLL时钟的第一频率，以及
所述时钟使能信号在比所述第三时间点晚第三时间段的第四时间点被激活。
14.根据权利要求13所述的成像设备，其中：
所述链路层基于第一字时钟操作，以及
所述第一时间段是所述第一字时钟的时钟周期的三十倍。
15.根据权利要求13所述的成像设备，其中，所述第三时间段是75微秒或更长。
16.根据权利要求10所述的成像设备，还包括以第一带宽操作的第一外围电路，其中：
所述检测器感测在所述第一频率和所述第一带宽之间是否存在频率冲突，并且当感测到频率冲突时，将所述冲突避免命令发送到所述频率改变器，以及
所述第二频率不与所述第一带宽冲突。
17.一种成像设备，包括：
链路层，用于生成包括第一帧信息的第一并行数据，所述第一并行数据从第一时间点开始不被生成；
第一外围电路，以第一带宽操作；
时钟发生器，用于生成第一频率的第一输出时钟；
检测器，用于感测在所述第一带宽和所述第一频率之间是否存在频率冲突，并且在感测到频率冲突时生成冲突避免命令；以及
频率改变器，用于从所述检测器接收所述冲突避免命令，并且生成频率改变命令，以在所述第一时间点之后将所述第一频率改变为第二频率，所述第二频率不与所述第一带宽冲突。
18.根据权利要求17所述的成像设备，其中，所述时钟发生器包括锁相环PLL电路和时钟门控电路，其中：
所述PLL电路生成以所述第一频率操作的第一PLL时钟，
所述时钟门控电路通过控制所述第一PLL时钟的输出来生成所述第一输出时钟，并且
所述链路层生成控制信号，所述控制信号包括分频控制信号和时钟使能信号，其中：
当所述时钟使能信号被去激活时，所述第一PLL时钟被所述时钟门控电路阻挡，使得所述第一输出时钟在比所述第一时间点晚第一时间段的第二时间点不被输出，以及
所述分频控制信号在比所述第二时间点晚第二时间段的第三时间点将所述第一PLL时钟的所述第一频率改变为所述第二频率。
19.根据权利要求18所述的成像设备，其中：
所述链路层基于第一字时钟操作，
所述第一时间段是所述第一字时钟的时钟周期的三十倍，
所述时钟使能信号在比第三时间点晚第三时间段的第四时间点被激活，以及
所述第三时间段是75微秒或更长。
20.根据权利要求17所述的成像设备，还包括以第一带宽操作的第一外围电路，其中：
所述检测器感测在所述第一频率和所述第一带宽之间是否存在频率冲突，并且当感测到频率冲突时将冲突避免命令发送到所述频率改变器，
所述第二频率不与所述第一带宽冲突，
所述时钟发生器包括锁相环PLL电路和时钟门控电路，并且其中：
所述PLL电路生成以所述第一频率操作的第一PLL时钟，
所述时钟门控电路通过控制所述第一PLL时钟来生成所述第一输出时钟，
所述链路层生成控制信号，所述控制信号包括分频控制信号和时钟使能信号，
所述时钟使能信号被去激活，所述第一PLL时钟被所述时钟门控电路阻挡，使得所述第一输出时钟在比所述第一时间点晚第一时间段的第二时间点不被输出，以及
所述分频控制信号在比所述第二时间点晚第二时间段的第三时间点将所述第一PLL时钟的所述第一频率改变为所述第二频率。
CN202010503920.0A 2019-06-17 2020-06-05 成像设备及其操作方法 Active CN112104822B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0071584 2019-06-17
KR1020190071584A KR20200143910A (ko) 2019-06-17 2019-06-17 이미지 장치 및 그 구동 방법

Publications (2)

Publication Number Publication Date
CN112104822A true CN112104822A (zh) 2020-12-18
CN112104822B CN112104822B (zh) 2024-07-02

Family

ID=

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100141613A1 (en) * 2008-12-10 2010-06-10 Kabushiki Kaisha Toshiba Electronic Device and Display Control Method
CN102725708A (zh) * 2009-12-11 2012-10-10 Ati科技无限责任公司 用于切换运行在不同时钟频率下的多个链路的时钟频率的装置和用于切换时钟频率的方法
US20130120037A1 (en) * 2011-11-14 2013-05-16 Brijesh Tripathi Agile Clocking with Receiver PLL Management
US20140177609A1 (en) * 2011-09-01 2014-06-26 Huawei Technologies Co., Ltd. Generation of Digital Clock for System Having RF Circuitry

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100141613A1 (en) * 2008-12-10 2010-06-10 Kabushiki Kaisha Toshiba Electronic Device and Display Control Method
CN102725708A (zh) * 2009-12-11 2012-10-10 Ati科技无限责任公司 用于切换运行在不同时钟频率下的多个链路的时钟频率的装置和用于切换时钟频率的方法
US20140177609A1 (en) * 2011-09-01 2014-06-26 Huawei Technologies Co., Ltd. Generation of Digital Clock for System Having RF Circuitry
US20130120037A1 (en) * 2011-11-14 2013-05-16 Brijesh Tripathi Agile Clocking with Receiver PLL Management

Also Published As

Publication number Publication date
US11134189B2 (en) 2021-09-28
KR20200143910A (ko) 2020-12-28
US20200396378A1 (en) 2020-12-17

Similar Documents

Publication Publication Date Title
US20170041086A1 (en) Data transmission apparatus for changing clock signal at runtime and data interface system including the same
US20170208219A1 (en) Display controller for generating video sync signal using external clock, an application processor including the controller, and an electronic system including the controller
US9666265B2 (en) Semiconductor device
US9543968B2 (en) Output control circuit for semiconductor apparatus and output driving circuit including the same
US6954506B2 (en) Clock signal recovery circuit used in receiver of universal serial bus and method of recovering clock signal
CN106453179B (zh) 半导体装置和包括该半导体装置的通信系统
EP2884807B1 (en) Clock synchronization system and method for base station
US9601173B2 (en) Semiconductor system
US10158349B2 (en) Electronic circuit and method for transferring data
CN112104822B (zh) 成像设备及其操作方法
US9343126B2 (en) Frequency selection granularity for integrated circuits
US11134189B2 (en) Image device and operating method thereof
US11262786B1 (en) Data delay compensator circuit
US20110211416A1 (en) Circuit and method for recovering clock data in highly integrated semiconductor memory apparatus
US8890726B2 (en) Data interface clock generation
EP3739463A1 (en) Circuit for asynchronous data transfer
US20040199802A1 (en) Method of synchronizing dual clock frequencies
US10429881B2 (en) Semiconductor device for stopping an oscillating clock signal from being provided to an IP block, a semiconductor system having the semiconductor device, and a method of operating the semiconductor device
US20240014823A1 (en) Delay control circuit, semiconductor memory device, and delay control method
US20140184288A1 (en) Semiconductor circuit and method for operating the same
CN117411465A (zh) 一种时钟切换电路、芯片及电子设备
JP6633398B2 (ja) 半導体装置及び受信装置の受信方法
JP6127816B2 (ja) 半導体集積回路装置、電子機器、及び、メモリー制御方法
CN115967408A (zh) 信号接收方法、装置、电子设备和存储介质
JP5315882B2 (ja) 半導体装置及び通信方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant