JP6127816B2 - 半導体集積回路装置、電子機器、及び、メモリー制御方法 - Google Patents
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Description
図1は、本発明の第1の実施形態に係る半導体集積回路装置の構成例を示すブロック図である。この半導体集積回路装置は、クロック信号のスペクトラムを拡散することによって電磁放射ノイズを低減するSSCG方式を採用しており、例えば、携帯電話や液晶テレビ等の電子機器に搭載されて、液晶表示パネルを駆動するために用いられる。
図2は、図1に示す変調回路の構成例を示すブロック図である。図2に示すように、変調回路20は、遅延回路21と、選択回路22とを含んでいる。遅延回路21は、基準クロック信号CK1に基づいて、複数の異なる位相を有する多相クロック信号を出力する。選択回路22は、選択信号に従って、遅延回路21から出力される多相クロック信号の内の1つを選択することにより、変調された周波数を有する変調クロック信号CK2を生成する。
図9は、本発明の第2の実施形態に係る半導体集積回路装置の構成例を示すブロック図である。第2の実施形態においては、ライトアドレスカウンター71が、タイミング信号生成回路50によって生成されるタイミング信号によって、ライトアドレスWAD[3:0]とリードアドレスRAD[3:0]との間隔が初期状態となるように同期化される。これにより、リードアドレスRAD[3:0]を基準としてライトアドレスWAD[3:0]が定期的に再設定されるので、外部からのノイズ等による誤動作からデュアルポートRAM73を正常動作に復帰させることができる。また、タイミング信号がアクティブとなる際には、基準クロック信号CK1及び変調クロック信号CK2の位相が揃っているので、デュアルポートRAM73が誤動作していない場合には、デュアルポートRAM73から読み出される画像データの連続性を維持することができる。
図10は、本発明の一実施形態に係るメモリー制御方法を示すフローチャートである。このメモリー制御方法は、図1又は図9に示す半導体集積回路装置において実施することができる。
Claims (8)
- 一定の周波数を有する第1のクロック信号に基づいて、変調された周波数を有する第2のクロック信号を生成する変調回路と、
所定の周期毎に前記第1のクロック信号と前記第2のクロック信号との位相差を所定の範囲内にすると共に、前記所定の周期において前記第2のクロック信号の周波数を変化させるように、前記変調回路を制御する制御回路と、
初期状態において設定された第1の初期値に基づいて前記第1のクロック信号に同期するライトアドレスを生成するライトアドレスカウンターと、
初期状態において設定された第2の初期値に基づいて前記第2のクロック信号に同期するリードアドレスを生成するリードアドレスカウンターと、
前記第1のクロック信号に同期して、前記ライトアドレスによって指定されたセルにデータが書き込まれると共に、前記第2のクロック信号に同期して、前記リードアドレスによって指定されたセルからデータが読み出されるメモリーと、
を具備し、前記ライトアドレスカウンターと前記リードアドレスカウンターとの内の一方が、前記所定の周期毎に、前記ライトアドレスと前記リードアドレスとの間隔が初期状態となるように同期化される、半導体集積回路装置。 - 前記第1又は第2のクロック信号のパルスをカウントすることにより、前記所定の周期毎にアクティブとなるタイミング信号を生成するタイミング信号生成回路を具備し、
前記制御回路は、前記タイミング信号がアクティブとなる際に前記第1のクロック信号と前記第2のクロック信号との位相差を所定の範囲内にすると共に、前記所定の周期において前記第2のクロック信号の周波数を変化させ、
前記ライトアドレスカウンターは、前記第1の初期値を前記第1のクロック信号に同期してインクリメントすることにより得られる第1のカウント値に基づいて、ライトアドレスを生成し、
前記リードアドレスカウンターは、前記第2の初期値を前記第2のクロック信号に同期してインクリメントすることにより得られる第2のカウント値に基づいて、リードアドレスを生成し、
前記ライトアドレスカウンターと前記リードアドレスカウンターとの内の一方は、前記タイミング信号によって同期化される、請求項1記載の半導体集積回路装置。 - 前記ライトアドレスカウンターが、前記所定の周期毎に同期化されたときに、前記リードアドレスの値に基づいて第1のカウント値を設定し、その後、前記第1のカウント値を前記第1のクロック信号に同期してインクリメントすることにより、ライトアドレスを生成する、請求項1または2記載の半導体集積回路装置。
- 前記リードアドレスカウンターが、前記所定の周期毎に同期化されたときに、前記ライトアドレスの値に基づいて第2のカウント値を設定し、その後、前記第2のカウント値を前記第2のクロック信号に同期してインクリメントすることにより、リードアドレスを生成する、請求項1または2記載の半導体集積回路装置。
- 前記変調回路が、
前記第1のクロック信号に基づいて、複数の異なる位相を有する多相クロック信号を出力する遅延回路と、
選択信号に従って前記多相クロック信号の内の1つを選択することにより、前記第2のクロック信号を生成する選択回路と、
を含み、前記制御回路が、前記所定の周期毎に前記第1のクロック信号と前記第2のクロック信号との位相差を所定の範囲内にすると共に、前記所定の周期において前記第2のクロック信号の周波数を変化させるように、前記選択信号を生成する、請求項1〜4のいずれか1項記載の半導体集積回路装置。 - 前記第2のクロック信号の生成が停止したときに内部リセット信号をアクティブにするクロック停止検出回路をさらに具備し、
前記タイミング信号生成回路が、前記内部リセット信号によってリセットされる、
請求項1〜5のいずれか1項記載の半導体集積回路装置。 - 請求項1〜6のいずれか1項記載の半導体集積回路装置を具備する電子機器。
- 一定の周波数を有する第1のクロック信号に基づいて、変調された周波数を有する第2のクロック信号を生成するステップと、
所定の周期毎に前記第1のクロック信号と前記第2のクロック信号との位相差を所定の範囲内にすると共に、前記所定の周期において前記第2のクロック信号の周波数を変化させるステップと、
初期状態において設定された第1の初期値に基づいて前記第1のクロック信号に同期するライトアドレスを生成するステップと、
初期状態において設定された第2の初期値に基づいて前記第2のクロック信号に同期するリードアドレスを生成するステップと、
前記所定の周期毎に、前記ライトアドレスと前記リードアドレスとの間隔が初期状態となるように同期化するステップと、
メモリーにおいて、前記第1のクロック信号に同期して、前記ライトアドレスによって指定されたセルにデータを書き込むと共に、前記第2のクロック信号に同期して、前記リードアドレスによって指定されたセルからデータを読み出すステップと、
を具備するメモリー制御方法。
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JP2013160206A JP6127816B2 (ja) | 2013-08-01 | 2013-08-01 | 半導体集積回路装置、電子機器、及び、メモリー制御方法 |
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