JP2015032938A5 - - Google Patents

Claims (8)

1. 一定の周波数を有する第１のクロック信号に基づいて、変調された周波数を有する第２のクロック信号を生成する変調回路と、
   所定の周期毎に前記第１のクロック信号と前記第２のクロック信号との位相差を所定の範囲内にすると共に、前記所定の周期において前記第２のクロック信号の周波数を変化させるように、前記変調回路を制御する制御回路と、
   初期状態において設定された第１の初期値に基づいて前記第１のクロック信号に同期するライトアドレスを生成するライトアドレスカウンターと、
   初期状態において設定された第２の初期値に基づいて前記第２のクロック信号に同期するリードアドレスを生成するリードアドレスカウンターと、
   前記第１のクロック信号に同期して、前記ライトアドレスによって指定されたセルにデータが書き込まれると共に、前記第２のクロック信号に同期して、前記リードアドレスによって指定されたセルからデータが読み出されるメモリーと、
   を具備し、前記ライトアドレスカウンターと前記リードアドレスカウンターとの内の一方が、前記所定の時間毎に、前記ライトアドレスと前記リードアドレスとの間隔が初期状態となるように同期化される、半導体集積回路装置。
2. 前記第１又は第２のクロック信号のパルスをカウントすることにより、前記所定の周期毎にアクティブとなるタイミング信号を生成するタイミング信号生成回路を具備し、
   前記制御回路は、前記タイミング信号がアクティブとなる際に前記第１のクロック信号と前記第２のクロック信号との位相差を所定の範囲内にすると共に、前記所定の周期において前記第２のクロック信号の周波数を変化させ、
   前記ライトアドレスカウンターは、前記第１の初期値を前記第１のクロック信号に同期してインクリメントすることにより得られる第１のカウント値に基づいて、ライトアドレスを生成し、
   前記リードアドレスカウンターは、前記第２の初期値を前記第２のクロック信号に同期してインクリメントすることにより得られる第２のカウント値に基づいて、リードアドレスを生成し、
   前記ライトアドレスカウンターと前記リードアドレスカウンターとの内の一方は、前記タイミング信号によって同期化される、請求項１記載の半導体集積回路装置。
3. 前記ライトアドレスカウンターが、前記所定の周期毎に同期化されたときに、前記リードアドレスの値に基づいて前記第１のカウント値を設定し、その後、前記第１のカウント値を前記第１のクロック信号に同期してインクリメントすることにより、ライトアドレスを生成する、請求項１または２記載の半導体集積回路装置。
4. 前記リードアドレスカウンターが、前記所定の周期毎に同期化されたときに、前記ライトアドレスの値に基づいて前記第２のカウント値を設定し、その後、前記第２のカウント値を前記第２のクロック信号に同期してインクリメントすることにより、リードアドレスを生成する、請求項１または２記載の半導体集積回路装置。
5. 前記変調回路が、
   前記第１のクロック信号に基づいて、複数の異なる位相を有する多相クロック信号を出力する遅延回路と、
   選択信号に従って前記多相クロック信号の内の１つを選択することにより、前記第２のクロック信号を生成する選択回路と、
   を含み、前記制御回路が、前記所定の周期毎に前記第１のクロック信号と前記第２のクロック信号との位相差を所定の範囲内にすると共に、前記所定の周期において前記第２のクロック信号の周波数を変化させるように、前記選択信号を生成する、請求項１〜４のいずれか１項記載の半導体集積回路装置。
6. 前記第２のクロック信号の生成が停止したときに内部リセット信号をアクティブにするクロック停止検出回路をさらに具備し、
   前記タイミング信号生成回路が、前記内部リセット信号によってリセットされる、
   請求項１〜５のいずれか１項記載の半導体集積回路装置。
7. 請求項１〜６のいずれか１項記載の半導体集積回路装置を具備する電子機器。
8. 一定の周波数を有する第１のクロック信号に基づいて、変調された周波数を有する第２のクロック信号を生成するステップと、
   所定の周期毎に前記第１のクロック信号と前記第２のクロック信号との位相差を所定の範囲内にすると共に、前記所定の周期において前記第２のクロック信号の周波数を変化させるステップと、
   初期状態において設定された第１の初期値に基づいて前記第１のクロック信号に同期するライトアドレスを生成するステップと、
   初期状態において設定された第２の初期値に基づいて前記第２のクロック信号に同期するリードアドレスを生成するステップと、
   前記所定の周期毎に、前記ライトアドレスと前記リードアドレスとの間隔が初期状態となるように同期化するステップと、
   メモリーにおいて、前記第１のクロック信号に同期して、前記ライトアドレスによって指定されたセルにデータを書き込むと共に、前記第２のクロック信号に同期して、前記リードアドレスによって指定されたセルからデータを読み出すステップと、
   を具備するメモリー制御方法。