JP5477013B2 - 集積回路 - Google Patents
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(付記1)
外部クロックを逓倍して内部クロックを発生する内部クロック発生回路と、
前記内部クロックで動作し、外部バスとは非同期でデータを入出力するインターフェースを含み、トランザクション信号に応じて、外部バスとの間でデータの入出力動作を行う内部回路と、を備える集積回路であって、
前記トランザクション信号を所定時間遅延し、前記トランザクション信号の変化から前記所定時間の間アクティブになる停止信号を発生する遅延回路と、
試験モード時に、前記内部回路への前記内部クロックの供給を前記停止信号がアクティブの間停止し、前記停止信号が非アクティブなった後、前記内部クロックに同期して前記内部回路への前記内部クロックの供給を再開するように制御するクロック制御回路と、を備えることを特徴とする集積回路。
(付記2)
前記内部クロック発生回路は、PLL回路を備える付記1に記載の集積回路。
(付記3)
前記集積回路の動作状態を制御するリセット信号を遅延すると共に前記内部クロックに同期する内部リセット信号に変換するリセット信号処理回路を備え、
前記内部リセット信号が前記クロック制御回路および前記内部回路に供給される付記1または2に記載の集積回路。
(付記4)
前記リセット信号処理回路は、
前記集積回路の動作状態を制御するリセット信号を前記外部クロックに同期してラッチする第1フリップフロップと、
前記第1フリップフロップの出力を前記内部クロックに同期してラッチする第2フリップフロップと、
前記第2フリップフロップの出力を前記内部クロックの周期分順次遅延させる1個以上のフリップフロップを備えるリセット遅延回路と、を備え、
前記リセット遅延回路の出力が前記内部回路に供給される付記3に記載の集積回路。
(付記5)
前記クロック制御回路は、
前記内部クロックを分周して、前記外部クロックと同じ周期の分周クロックを発生し、前記内部リセット信号に同期して動作を開始する分周器と、
前記分周クロックに同期して動作状態となり、前記内部クロックに同期して動作し、前記停止信号がアクティブの間クロック供給停止信号を発生するフリップフロップと、
前記内部クロックの前記内部回路への供給を、前記クロック供給停止信号がアクティブの間停止するゲートと、を備える付記1から4のいずれかに記載の集積回路。
(付記6)
前記トランザクション信号は、チップセレクト信号、またはリードイネーブル信号およびライトイネーブル信号である付記1から5のいずれかに記載の集積回路。
(付記7)
外部回路と、前記外部回路からアクセスされる集積回路と、を備える回路システムであって、
前記外部回路は、前記集積回路へのアクセス動作を前記第1クロックに同期して行い、
前記集積回路は、
前記外部回路から入力される前記第1クロックを逓倍して内部クロックを発生する内部クロック発生回路と、
前記内部クロックで動作し、前記外部回路とは非同期でデータを入出力するインターフェースを含み、前記外部回路からのトランザクション信号に応じて、前記外部回路との間でデータの入出力動作を開始する内部回路と、を備え、
前記外部回路は、前記集積回路にアクセスするために発生する前記トランザクション信号を第1所定時間遅延した第1遅延トランザクション信号、および前記第1遅延トランザクション信号をさらに第2所定時間遅延した第2遅延トランザクション信号、および前記トランザクション信号の発生から前記第1所定時間の間アクティブになる停止信号を発生する遅延回路を備え、
前記第1および第2遅延トランザクション信号、および前記停止信号が前記集積回路に入力され、
前記集積回路は、前記停止信号を前記第2所定時間遅延した遅延停止信号を発生する遅延回路と、試験モード時に、前記内部回路への前記内部クロックの供給を前記遅延停止信号がアクティブになる停止期間停止し、前記停止期間経過後、前記内部クロックに同期して前記内部回路への前記内部クロックの供給を再開するように制御するクロック制御回路と、を備え、前記第2遅延トランザクション信号が前記トランザクション信号として入力されることを特徴とする回路システム。
11 内部回路
20 内部クロック発生回路(PLL回路)
21 クロック制御回路
22 遅延回路
25 セレクタ
27 波形成形回路
30 分周器
Claims (5)
- 外部クロックを逓倍して内部クロックを発生する内部クロック発生回路と、
前記内部クロックで動作し、外部バスと非同期でデータを入出力するインターフェースを含み、前記外部バスとの間でデータの入出力動作を行う内部回路と、
入力されるトランザクション信号を前記外部クロックに基づいて所定時間遅延させ、前記トランザクション信号の電位の変化から前記所定時間の間アクティブになる停止信号を発生する遅延回路と、
試験モード時に、前記内部回路への前記内部クロックの供給を前記停止信号がアクティブとなることに応じて停止し、前記停止信号が非アクティブなった後、前記内部クロックに同期して前記内部回路への前記内部クロックの供給を再開するクロック制御回路と、を備えることを特徴とする集積回路。 - 前記内部クロック発生回路は、PLL回路を備え、
前記トランザクション信号と前記トランザクション信号を所定時間遅延した信号とが入力され、前記テストモード時に前記トランザクション信号を所定時間遅延した信号を前記内部回路へ出力する選択回路を更に備えることを特徴とする請求項1に記載の集積回路。 - 前記集積回路の動作状態を制御するリセット信号を前記外部クロックに基づいてラッチし、前記ラッチされた前記リセット信号と前記内部クロックに基づいて内部リセット信号を出力するリセット信号処理回路を備え、
前記内部リセット信号に基づいて前記クロック制御回路および前記内部回路がリセットされることを特徴とする請求項1または2に記載の集積回路。 - 前記クロック制御回路は、
前記内部クロックを分周して、前記外部クロックと同じ周期の分周クロックを発生し、前記内部リセット信号に同期して動作を開始する分周器と、
前記分周クロックに同期して動作状態となり、前記内部クロックに同期して動作し、前記停止信号がアクティブとなることに応じてクロック供給停止信号を発生するフリップフロップと、
前記内部クロックの前記内部回路への供給を、前記クロック供給停止信号がアクティブの間停止するゲートと、を備える請求項1から3のいずれか1項に記載の集積回路。 - 前記トランザクション信号は、チップセレクト信号、またはリードイネーブル信号およびライトイネーブル信号である請求項1から4のいずれか1項に記載の集積回路。
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JP2010011230A JP5477013B2 (ja) | 2010-01-21 | 2010-01-21 | 集積回路 |
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