JP6190699B2 - Ｅｍｉ低減回路 - Google Patents

Description

本発明は、ＳＳＣＧ（Spread Spectrum Clock Generator：スペクトラム拡散クロックジェネレータ）を使用してＥＭＩ（Electro-Magnetic Interference：電磁妨害）による放射ノイズを低減するＥＭＩ低減回路に関するものである。

電子機器で発生するＥＭＩの放射ノイズを低減するために、ＳＳＣＧを利用したＥＭＩ低減回路が使用されている。ＳＳＣＧは、例えば、入力クロックの遅延値を１クロックごとに変化させることにより、一定の周波数（周期）の入力クロックの周波数を周期的に変調した出力クロックを出力するものである。
ＳＳＣＧを使用する場合、周波数が周期的に変化する出力クロックで、入力クロックに同期したデータの受け渡しを行うために、ＦｉＦｏ（First-in First-out）メモリを用いて、出力クロックとデータとを同期させる必要がある。

図８は、ＥＭＩ低減回路を備える半導体集積回路のブロック図である。同図に示す半導体集積回路４０は、半導体集積回路４０の本来の機能を実現する論理回路４２と、同図中点線で囲んで示すＥＭＩ低減回路４４とによって構成されている。

ＥＭＩ低減回路４４は、入力クロックの周波数（周期）を周期的に変調した出力クロックを生成し、入力クロックに同期した入力データを、出力クロックに同期した出力データとして出力するものである。図８では一部を省略しているが、ＥＭＩ低減回路４４は、図９に詳細を示すように、ＳＳＣＧ１２ｂと、ライトポインタ生成部１４と、リードポインタ生成部１６と、ＦｉＦｏメモリ１８ｂと、ポインタ異常検知部２０と、リセット部２４ｂとを備えている。

ＥＭＩ低減回路４４では、Ｌ（ローレベル）のパワーオンリセットが入力されると、リセット部２４ｂからＬのリセット信号が出力され、ライトポインタ生成部１４およびリードポインタ生成部１６がリセットされ、リードポインタとライトポインタとの関係（間隔）、つまり、ＦｉＦｏメモリ１８ｂにおける出力データの読み出しおよび入力データの書き込みの関係が初期化される。

ＳＳＣＧ１２ｂからは、リセット信号に関係なく、入力クロックに同期して、入力クロックの周波数を周期的に変調した出力クロックが出力される。

図１０は、ＳＳＣＧの出力クロックの変調周期および累積遅延差を表す一例のグラフである。同図の縦軸は、周期および累積遅延差、横軸は、時間の経過を表す。また、横軸の位置の周期は、入力クロックの周期を表す。このグラフに示すように、変調（出力クロックの周期）は、時間の経過とともに、入力クロックと同じ周期から次第に増加して最大値となり、続いて、最大値から次第に減少して最小値となり、再び、最小値から次第に増加して入力クロックと同じ周期に戻る変調周期を繰り返す。

また、累積遅延差は、入力クロックと出力クロックとの間の位相差（遅延差）を表すものである。累積遅延差は、時間の経過とともに、出力クロックの周期が増加するに従って次第に増加し、続いて、出力クロックの周期が最大値から減少して入力クロックと同じ周期に戻る位置で最大値となり、続いて、出力クロックの周期が減少するに従って次第に減少し、続いて、出力クロックの周期が最小値から増加して入力クロックと同じ周期に戻る位置で最小値となる周期を繰り返す。

リセットの解除後、ライトポインタ生成部１４では、入力クロックに同期して、入力データを書き込むＦｉＦｏメモリ１８ｂのライトアドレスを指定するライトポインタが生成される。
一方、リードポインタ生成部１６では、出力クロックに同期して、ライトアドレスとは一致しない、出力データを読み出すＦｉＦｏメモリ１８ｂのリードアドレスを指定するリードポインタが生成される。

続いて、ＦｉＦｏメモリ１８ｂでは、入力クロックに同期して、ライトポインタにより指定されるライトアドレスに入力データが書き込まれ、かつ、出力クロックに同期して、リードポインタにより指定されるリードアドレスから出力データが読み出される。

また、図１１に示すように、ポインタ異常検知部２０では、リードポインタとライトポインタとが一致する（リードポインタがライトポインタに追いつく）異常の発生を検知すると、アクティブ状態であるＨ（ハイレベル）のポインタ異常検知信号が発生される。

ポインタ異常検知信号がアクティブ状態であるＨになると、リセット部２４ｂでは、ＡＮＤ回路２８から、累積遅延差の状態に関係なく、Ｌのリセット信号が直ちに出力され、ライトポインタ生成部１４およびリードポインタ生成部１６がリセットされる。

論理回路４２では、出力クロックに同期して、出力データを処理（論理演算）して論理回路出力が出力される。

ここで、リードポインタとライトポインタとの関係（間隔）は、図１０に示す、ＳＳＣＧ１２ｂの変調プロファイルから算出した累積遅延差によって決められる。

ＳＳＣＧ１２ｂの動作開始がパワーオンリセットと連動していない場合は、ライトポインタ生成部１４およびリードポインタ生成部１６のリセット時に、つまり、ＦｉＦｏメモリ１８ｂのリセット時に、累積遅延差の状態を把握することができない。そのため、通常は、下記（１）および（２）の２通りの場合であっても、ライトアドレスがリードアドレスに追いつかないように、ＦｉＦｏメモリ１８ｂが、出力クロックの１クロック当たりの変調量に対応するセルの段数を１段として、最大の累積遅延差に対応する段数の２倍の段数のセルによって構成されている。
（１）累積遅延差が最小の時にリセットされた場合
（２）累積遅延差が最大の時にリセットされた場合

以下、リードポインタとライトポインタとの関係について説明する。

図１２は、出力クロックの周波数が変調されていない場合（出力クロックの周波数が一定と仮定した場合。ただし、入力クロックと出力クロックの位相は異なっていてもよい）の、リードポインタとライトポインタとの関係を表す一例の概念図である。この例のＦｉＦｏメモリ１８ｂは、最大の累積遅延差に対応する１０段の２倍の２０段のセル（フリップフロップ）ＦＦ０〜ＦＦ１９により構成されている。同図中、Ｗｒは、ライトポインタにより指定されるライトアドレスのＦＦ、Ｒｄは、リードポインタにより指定されるリードアドレスのＦＦを表す。

パワーオンリセットがＬになると、リセット部２４ｂからＬのリセット信号が出力される。
これにより、ライトポインタ生成部１４およびリードポインタ生成部１６がリセットされ、リードポインタとライトポインタとは、同図の一番上に示すように、１０アドレスだけ離れた状態に初期化される。

リセットの解除後、ライトポインタの指定により、入力データの書き込み（ライト）が、同図の一番上に示すように、ＦＦ１０から開始され、かつ、リードポインタにより、出力データの読み出し（リード）がＦＦ０から開始される。

以後同様に、同図の上から２〜４番目に示すように、ライトポインタおよびリードポインタが１つずつ増加されて、入力データがＦＦ１１〜ＦＦ１９の順序で順次書き込まれ、かつ、出力データがＦＦ１〜ＦＦ９の順序で順次読み出される。

同図の上から４番目に示すように、入力データがＦＦ１９に書き込まれると、続いて、ＦＦ０へ戻って、入力データがＦＦ０に書き込まれる。以後同様に、同図の上から５〜９番目に示すように、入力データが順次書き込まれる。
一方、同図の上から６番目に示すように、出力データがＦＦ１９から読み出されると、続いて、ＦＦ０に戻って、出力データがＦＦ０から読み出される。以後同様に、同図の上から７〜９番目に示すように、出力データが順次読み出される。

このように、出力クロックの周波数が変調されていない場合、リードポインタとライトポインタとは、１０アドレスだけ離れた関係を常に維持する。

続いて、図１３（Ａ）は、従来のリセットのタイミングを表す概念図、同図（Ｂ）は、出力クロックの周波数が変調されている場合で、かつ、累積遅延差が最小の時にリセットされた場合の、リードポインタとライトポインタとの関係を表す一例の概念図である。

入力データの書き込みのタイミングは、出力クロックの周波数が変調されていない場合と同様である。一方、出力データの読み出しのタイミングは、出力クロックの周波数が変調されていない場合と異なる。

累積遅延差が最小の時にリセットされると、リードポインタとライトポインタとは、同図の一番上に示すように、１０アドレスだけ離れた状態となる。

累積遅延差が最小の時にリセットされた場合、同図（Ａ）に示すように、その後まず、累積遅延差が最小から次第に増加するため、出力クロックの周波数が変調されていない場合と比べて、出力クロックの読み出しタイミングが次第に遅くなり、同図（Ｂ）の上から１〜５番目に示すように、リードポインタとライトポインタとの間隔が次第に長くなる。
続いて、同図（Ｂ）の上から６番目に示すように、入力データがＦＦ９に書き込まれ、かつ、出力データがＦＦ１０から読み出される。この状態は、累積遅延差が最大の場合であり、リードポインタからライトポインタまでの間隔が最も長い状態である。

続いて、同図（Ａ）に示すように、累積遅延差が最大から次第に減少するため、出力クロックの周波数が変調されていない場合と比べて、出力クロックの読み出しタイミングが次第に早くなり、同図（Ｂ）の上から７〜９番目に示すように、リードポインタとライトポインタとの間隔が次第に短くなり、同図（Ｂ）の一番上に示す状態に戻る。以後同様に、出力データが読み出される。
同図（Ｂ）の一番上の状態は、累積遅延差が最小の場合であり、リードポインタからライトポインタまでの間隔が最も短い状態である。

このように、累積遅延差が最小の時にリセットされた場合、リードポインタとライトポインタとの間隔は、１０アドレスだけ離れた状態から次第に長くなって最も長い状態となり、その後、次第に短くなって最も短い状態となることを繰り返す。

続いて、図１４（Ａ）は、従来のリセットのタイミングを表す概念図、同図（Ｂ）は、出力クロックの周波数が変調されている場合で、かつ、累積遅延差が最大の時にリセットされた場合の、リードポインタとライトポインタとの関係を表す一例の概念図である。

この場合も、入力データの書き込みのタイミングは、出力クロックの周波数が変調されていない場合と同様である。一方、出力データの読み出しのタイミングは、累積遅延差が最小の時にリセットされた場合と逆になる。

累積遅延差が最大の時にリセットされると、リードポインタとライトポインタとは、同図の一番上に示すように、１０アドレスだけ離れた状態となる。

累積遅延差が最大の時にリセットされた場合、同図（Ａ）に示すように、その後まず、累積遅延差が最大から次第に減少するため、出力クロックの周波数が変調されていない場合と比べて、出力クロックの読み出しタイミングが次第に早くなり、同図の上から１〜５番目に示すように、リードポインタとライトポインタとの間隔が次第に短くなる。
続いて、同図の上から６番目に示すように、入力データがＦＦ３に書き込まれ、かつ、出力データがＦＦ２から読み出される。この状態は、累積遅延差が最小の場合であり、リードポインタからライトポインタまでの間隔が最も短い状態である。

続いて、同図（Ａ）に示すように、累積遅延差が最小値から次第に増加するため、出力クロックの周波数が変調されていない場合と比べて、出力クロックの読み出しタイミングが次第に遅くなり、同図（Ｂ）の上から７〜９番目に示すように、リードポインタとライトポインタとの間隔が次第に長くなり、同図（Ｂ）の一番上に示す状態に戻る。以後同様に、出力データが読み出される。
同図（Ｂ）の一番上の状態は、累積遅延差が最大の場合であり、リードポインタからライトポインタまでの間隔が最も長い状態である。

このように、累積遅延差が最大の時にリセットされた場合、リードポインタとライトポインタとの間隔は、１０アドレスだけ離れた状態から次第に短くなって最も短い状態となり、その後、次第に長くなって最も長い状態となることを繰り返す。

ここで、図１３（Ｂ）において、網掛けが付けられているＦｉＦＯメモリ１８ｂのセルは、各々のライトポインタの位置に対して、リードポインタが移動する範囲を表す。つまり、網掛けが付けられていないＦｉＦｏメモリ１８ｂのセルは、例えば、累積遅延差が最小の時に必ずリセットされるようにあらかじめ設定されている場合には、必要のないものである。図１４（Ｂ）における、網掛けが付けられていないＦｉＦｏメモリ１８ｂのセルも同様である。

しかし、パワーオンリセット、ポインタ異常発生時のリセットの何れにおいても、その時の累積遅延差の状態が不明である。そのため、従来のＥＭＩ低減回路４４では、ポインタの異常発生時に、出力クロックの変調周期のどの時点でリセットされても対応できるように、実際に必要となる２倍の段数のセルで、ＦｉＦｏメモリ１８ｂを構成する必要がある。
また、入力データと出力データとの関係がリセット時の累積遅延差の状態で決まるため、入力データをＦｉＦｏメモリ１８ｂに書き込んでから、ＦｉＦｏメモリ１８ｂから出力データを読み出すまでのレイテンシを一定にすることができず、リセット毎に、入力データと出力データとの間のレイテンシが変動する。

ここで、本発明に関連性のある先行技術文献として、特許文献１がある。

特許文献１には、図１５に示すように、パワーオンリセット／ライトが行われた後、入力クロックに同期して、ライトポインタで指定されるＦＩＦＯメモリのライトアドレスにデータを書き込み、続いて、読み出しのタイミングを、書き込みのタイミングよりもクロック周波数の変調量分量以上（図１５の例では５クロック分）遅延させるために、遅延器により、パワーオンリセット／ライトを遅延したパワーオンリセット／リードが行われた後、入力クロックを変調させた出力クロックに同期して、リードポインタで指定されるＦＩＦＯメモリのリードアドレスからデータを読み出すことにより、ＦＩＦＯメモリに記憶させるデータ量を削減することができるＥＭＩ低減制御装置が記載されている。

特開２００７−２２５８６３号公報

本発明の目的は、前記従来技術の問題点を解消し、ＳＳＣＧ用のＦｉＦｏメモリを構成するセルの段数を削減することができるＥＭＩ低減回路を提供することにある。

上記目的を達成するために、本発明は、入力クロックに同期して、前記入力クロックの周波数を周期的に変調した出力クロックを出力するとともに、前記出力クロックの変調周期の１周期ごとに、あらかじめ設定された入力クロックの周期でアクティブ状態の基準パルス信号を出力するＳＳＣＧと、
前記入力クロックに同期して、入力データを書き込むライトアドレスを指定するライトポインタを生成するライトポインタ生成部と、
前記出力クロックに同期して、前記ライトアドレスとは一致しない、出力データを読み出すリードアドレスを指定するリードポインタを生成するリードポインタ生成部と、
前記出力クロックの１クロック当たりの変調量に対応するセルの段数を１段として、前記入力クロックと前記出力クロックとの間の位相差を表す累積遅延差が最大となる最大累積遅延差に対応する段数の２倍未満の段数のセルによって構成され、前記入力クロックに同期して、前記ライトポインタにより指定されるライトアドレスに前記入力データを書き込み、かつ、前記出力クロックに同期して、前記リードポインタにより指定されるリードアドレスから前記出力データを読み出すＦｉＦｏメモリと、
前記リードポインタと前記ライトポインタとが一致する異常の発生を検知すると、アクティブ状態のポインタ異常検知信号を発生するポインタ異常検知部と、
前記ポインタ異常検知信号がアクティブ状態となってから、前記基準パルス信号がアクティブ状態となるまでの期間、前記ポインタ異常検知信号を保持して、ポインタ異常保持信号として出力するポインタ異常保持部と、
前記ポインタ異常保持信号および前記基準パルス信号の両方がアクティブ状態になると、前記ライトポインタ生成部および前記リードポインタ生成部をリセットするリセット信号を出力するリセット部とを備えることを特徴とするＥＭＩ低減回路を提供するものである。

ここで、前記ＦｉＦｏメモリは、前記最大累積遅延差に対応する段数＋１段のセルによって構成されていることが好ましい。

また、前記ＳＳＣＧは、前記累積遅延差が最小となる入力クロックの周期で前記アクティブ状態の基準パルス信号を出力するものであることが好ましい。

本発明のＥＭＩ低減回路は、従来のＥＭＩ低減回路において、ＳＳＣＧからリセット部へ接続される１本の基準パルス信号の追加と、ポインタ異常保持部の追加と、リセット部における回路の追加（修正）を行うだけで実現することができる。
このように、本発明のＥＭＩ低減回路では、ＳＳＣＧの内部に存在している信号を使用し、かつ、わずかな回路を追加するだけで、ＳＳＣＧ用のＦｉＦｏメモリを構成するセルの段数を約半分に削減することができる。

また、本発明のＥＭＩ低減回路は、従来のＥＭＩ低減回路と入出力の信号は同じであり、ＥＭＩ低減回路を備える半導体集積回路のチップトップのブロック構成も同じである。
そのため、本発明によれば、チップトップ直下で、従来のＥＭＩ低減回路を本発明のＥＭＩ低減回路に置き換えるだけで、本発明のＥＭＩ低減回路を既存チップへも容易に適用することができる。

さらに、本発明によれば、あらかじめ設定された入力クロックの周期でリセットすることにより、入力データをＦｉＦｏメモリに書き込んでから、ＦｉＦｏメモリから出力データを読み出すまでのレイテンシを１〜累積遅延差の最大値のアドレスとすることができ、レイテンシを最低限の範囲に固定することができる。

本発明のＥＭＩ低減回路の構成を表す一実施形態のブロック図である。 図１に示すＳＳＣＧの構成を表す一例のブロック図である。 図１に示すＳＳＣＧの動作を表す一例のタイミングチャートである。 図１に示すリセット部において、ポインタの異常発生検知時にリセット信号が発生されるタイミングを表す一例のタイミングチャートである。 出力クロックの周波数が変調されていない場合の、リードポインタとライトポインタとの関係を表す一例の概念図である。 （Ａ）は、リセットのタイミングを表す概念図、（Ｂ）は、出力クロックの周波数が変調されている場合で、かつ、累積遅延差が最小の時にリセットされた場合の、リードポインタとライトポインタとの関係を表す一例の概念図である。 （Ａ）は、リセットのタイミングを表す概念図、（Ｂ）は、出力クロックの周波数が変調されている場合で、かつ、累積遅延差が最大の時にリセットされた場合の、リードポインタとライトポインタとの関係を表す一例の概念図である。 ＥＭＩ低減回路を備える半導体集積回路のブロック図である。 従来のＥＭＩ低減回路の構成を表す一例のブロック図である。 ＳＳＣＧの出力クロックの変調周期および累積遅延差を表す一例のグラフである。 図９に示すリセット部において、ポインタの異常発生検知時にリセット信号が発生されるタイミングを表す一例のタイミングチャートである。 出力クロックの周波数が変調されていない場合の、リードポインタとライトポインタとの関係を表す一例の概念図である。 （Ａ）は、従来のリセットのタイミングを表す概念図、（Ｂ）は、出力クロックの周波数が変調されている場合で、かつ、累積遅延差が最小の時にリセットされた場合の、リードポインタとライトポインタとの関係を表す一例の概念図である。 （Ａ）は、従来のリセットのタイミングを表す概念図、（Ｂ）は、出力クロックの周波数が変調されている場合で、かつ、累積遅延差が最大の時にリセットされた場合の、リードポインタとライトポインタとの関係を表す一例の概念図である。 特許文献１に開示されたＥＭＩ低減制御装置の動作を表す一例のタイミングチャートである。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のＥＭＩ低減回路を詳細に説明する。

図１は、本発明のＥＭＩ低減回路の構成を表す一実施形態のブロック図である。同図に示すＥＭＩ低減回路１０は、ＳＳＣＧ１２ａと、ライトポインタ生成部１４と、リードポインタ生成部１６と、ＦｉＦｏメモリ１８ａと、ポインタ異常検知部２０と、ポインタ異常保持部２２と、リセット部２４ａとを備えている。
本実施形態のＥＭＩ低減回路１０において、図９に示す従来のＥＭＩ低減回路４４と同じ構成要素には同じ符号を付けて、その詳細な説明を省略する。

ＳＳＣＧ１２ａは、入力クロックに同期して、入力クロックの周波数を周期的に変調した出力クロックを出力するとともに、出力クロックの変調周期の１周期ごとに、あらかじめ設定された入力クロックの周期でアクティブ状態の基準パルス信号を出力するものである。
本実施形態のＳＳＣＧ１２ａは、累積遅延差が最小となる入力クロックの周期でアクティブ状態の基準パルス信号を出力する。

ＳＳＣＧ１２ａは、図２に示すように、変調周期カウント部３０と、遅延段数切替部３２と、遅延付加部３４とを備えている。

ＳＳＣＧ１２ａでは、図２および図３に示すように、変調周期カウント部３０により、入力クロックの数がカウントされ、そのカウント値１，２，…、ｎが変調周期カウント信号として出力される。また、変調周期カウント部３０では、カウント値がデコードされ、カウント値が最大値であるｎになると、Ｈの初期化信号が作成されて、入力クロックをカウントするカウンタが初期化され、以後同様に、カウントが繰り返される。この初期化信号は、変調周期において、累積遅延差が最小となる入力クロックの周期を示す基準パルスとして出力される。

続いて、遅延段数切替部３２により、変調周期カウント信号に基づいて、遅延付加部３４における遅延段数を切り替える遅延段数切替信号が生成される。

そして、遅延付加部３４により、遅延なしの入力クロック、および、各々所定の段数の遅延回路３６を通過して遅延された入力クロックの中から、遅延段数切替信号に対応する入力クロックがセレクタ３８により選択され、出力クロックとして出力される。

続いて、ライトポインタ生成部１４、および、リードポインタ生成部１６は、従来のＥＭＩ低減回路４４が備える各構成要素と同じものである。

ＦｉＦｏメモリ１８ａは、出力クロックの１クロック当たりの変調量に対応するセルの段数を１段として、累積遅延差が最大となる最大累積遅延差に対応する段数の２倍未満の段数のセルによって構成され、入力クロックに同期して、ライトポインタにより指定されるライトアドレスに入力データを書き込み、かつ、出力クロックに同期して、リードポインタにより指定されるリードアドレスから出力データを読み出すものである。
本実施形態のＦｉＦｏメモリ１８ａは、最大累積遅延差に対応する段数＋１段のセルによって構成されている。
このように、ＦｉＦｏメモリ１８ａを最大累積遅延差に対応する段数の２倍未満のセルによって構成することにより、ＦｉＦｏメモリ１８ａを、従来のＥＭＩ低減回路４４のＦｉＦｏメモリ１８ｂよりも少ない段数のセルで構成することができる。また、ＦｉＦｏメモリ１８ａを最大累積遅延差に対応する段数＋１段のセルによって構成することにより、ＦｉＦｏメモリ１８ａを、最大累積遅延差に対応する最小の段数のセルで構成することができる。

ポインタ異常検知部２０は、従来のＥＭＩ低減回路４４が備える構成要素と同じものである。

ポインタ異常保持部２２は、ポインタ異常検知信号がアクティブ状態となってから、基準パルス信号がアクティブ状態となるまでの期間、ポインタ異常検知信号を保持して、ポインタ異常保持信号として出力するものである。
本実施形態のポインタ異常保持部２２では、図４に示すように、ポインタ異常検知信号がアクティブ状態であるＨとなり、その後、Ｌとなってから、基準パルス信号がアクティブ状態であるＨとなり、その後、Ｌとなるまでの期間、Ｈのポインタ異常保持信号が出力される。

リセット部２４ａは、ポインタ異常保持信号および基準パルス信号の両方がアクティブ状態になると、ライトポインタ生成部１４およびリードポインタ生成部１６をリセットするリセット信号を出力するものである。
本実施形態のリセット部２４ａは、２つのＡＮＤ回路２６，２８によって構成されている。ＡＮＤ回路２６には、ポインタ異常保持信号および基準パルス信号が入力されている。ＡＮＤ回路２８の反転入力端子には、ＡＮＤ回路２６の出力信号が入力され、他方の正転入力端子には、パワーオンリセットが入力されている。
本実施形態のリセット部２４ａでは、パワーオンリセットがＬになるか、ポインタ異常保持信号および基準パルス信号の両方がアクティブ状態であるＨになると、Ｌのリセット信号が出力され、ライトポインタ生成部１４およびリードポインタ生成部１６がリセットされる。

次に、ＥＭＩ低減回路１０の動作を説明する。

ＥＭＩ低減回路１０では、Ｌのパワーオンリセットが入力されると、リセット部２４ａからＬのリセット信号が出力され、ライトポインタ生成部１４およびリードポインタ生成部１６がリセットされ、リードポインタとライトポインタとの関係（間隔）、つまり、ＦｉＦｏメモリ１８ａにおける出力データの読み出しおよび入力データの書き込みの関係が初期化される。

ＳＳＣＧ１２ａからは、リセット信号に関係なく、入力クロックに同期して、入力クロックの周波数を周期的に変調した出力クロックが出力されるとともに、出力クロックの変調周期の１周期ごとに、累積遅延差が最小となる入力クロックの周期でアクティブ状態であるＨの基準パルス信号が出力される。

リセットの解除後、ライトポインタ生成部１４では、入力クロックに同期して、ライトポインタが生成され、リードポインタ生成部１６では、出力クロックに同期して、ライトアドレスとは一致しない、リードポインタが生成される。

続いて、ＦｉＦｏメモリ１８ａでは、入力クロックに同期して、ライトポインタにより指定されるライトアドレスに入力データが書き込まれ、かつ、出力クロックに同期して、リードポインタにより指定されるリードアドレスから出力データが読み出される。
このように、入力クロックに同期して入力データをＦｉＦｏメモリ１８ａに書き込み、出力クロックに同期してＦｉＦｏメモリ１８ａから出力データを読み出すことにより、出力クロックと出力データとを同期させることができる。

また、図４に示すように、ポインタ異常検知部２０では、リードポインタとライトポインタとが一致する異常の発生を検知すると、アクティブ状態であるＨのポインタ異常検知信号が発生される。
ポインタ異常保持部２２では、ポインタ異常検知信号がアクティブ状態であるＨとなってから、基準パルス信号がアクティブ状態であるＨとなるまでの期間、ポインタ異常検知信号が保持され、ポインタ異常保持信号として出力される。

ポインタ異常保持信号および基準パルス信号の両方がアクティブ状態であるＨになると、リセット部２４ａからは、Ｌのリセット信号が出力される。リセット信号がＬになると、ライトポインタ生成部１４およびリードポインタ生成部１６がリセットされる。
このように、ポインタの異常発生を検知して、ライトポインタ生成部１４およびリードポインタ生成部１６をリセットすることにより、ポインタの異常が発生した場合に、パワーオンリセットを使用することなく、ポインタを正常な状態に戻すことができる。

本実施形態のＥＭＩ低減回路１０を、図８に示す半導体集積回路４０に適用すると、論理回路４２では、出力クロックに同期して、出力データを処理（論理演算）して論理回路出力が出力される。
このように、入力クロックの周波数を周期的に変調した出力クロックを使用して論理回路４２を動作させることにより、ＥＭＩによる放射ノイズを低減させることができる。

次に、リードポインタとライトポインタとの関係について説明する。

図５は、出力クロックの周波数が変調されていない場合の、リードポインタとライトポインタとの関係を表す一例の概念図である。この例のＦｉＦｏメモリ１８ａは、最大の累積遅延差に対応する１０段＋１段からなる１１段のセル（フリップフロップ）ＦＦ０〜ＦＦ１０により構成されている。同様に、同図中、Ｗｒは、ライトポインタにより指定されるライトアドレスのＦＦ、Ｒｄは、リードポインタにより指定されるリードアドレスのＦＦを表す。

パワーオンリセットがＬになると、リセット部２４ａからＬのリセット信号が出力される。
これにより、ライトポインタ生成部１４およびリードポインタ生成部１６がリセットされ、リードポインタとライトポインタとは、同図の一番上に示すように、１アドレスだけ離れた状態に初期化される。

リセットの解除後、ライトポインタの指定により、入力データの書き込みがＦＦ１から開始され、続いて、ライトポインタが１つずつ増加されて、これ以後、入力データがＦＦ２〜ＦＦ１０の順序で順次書き込まれる。

また、リセットの解除後、同図の一番上に示すように、リードポインタにより、出力データの読み出しがＦＦ０から開始される。

以後同様に、同図の上から２番目に示すように、ライトポインタおよびリードポインタが１つずつ増加されて、入力データがＦＦ２〜ＦＦ１０の順序で順次書き込まれ、かつ、出力データがＦＦ１〜ＦＦ９の順序で順次読み出される。

入力データがＦＦ１０に書き込まれると、同図の上から３番目に示すように、続いて、ＦＦ０へ戻って、入力データがＦＦ０に書き込まれる。以後同様に、同図の上から１〜３番目に示すように、入力データがＦＦ１〜ＦＦ１０の順序で順次書き込まれる。
一方、出力データがＦＦ１０から読み出されると、続いて、ＦＦ０に戻って、出力データがＦＦ０から読み出される。以後同様に、同図の上から１〜３番目に示すように、出力データがＦＦ１〜ＦＦ１０の順序で順次読み出される。

このように、出力クロックの周波数が変調されていない場合、リードポインタとライトポインタとは、１アドレスだけ離れた関係を常に維持する。

続いて、図６（Ａ）は、リセットのタイミングを表す概念図、同図（Ｂ）は、出力クロックの周波数が変調されている場合で、かつ、累積遅延差が最小の時にリセットされた場合の、リードポインタとライトポインタとの関係を表す一例の概念図である。

入力データの書き込みのタイミングは、出力クロックの周波数が変調されていない場合と同様である。一方、出力データの読み出しのタイミングは、出力クロックの周波数が変調されていない場合と異なる。

累積遅延差が最小の時にリセットされると、リードポインタとライトポインタとは、同図の一番上に示すように、最小の１アドレスだけ離れた状態となる。

累積遅延差が最小の時にリセットされた場合、同図（Ａ）に示すように、その後まず、累積遅延差が最小から次第に増加するため、出力クロックの周波数が変調されていない場合と比べて、出力クロックの読み出しタイミングが次第に遅くなり、同図（Ｂ）の上から１〜３番目に示すように、リードポインタとライトポインタとの間隔が次第に長くなる。
続いて、同図（Ｂ）の上から４番目に示すように、入力データがＦＦ５に書き込まれ、かつ、出力データがＦＦ６から読み出される。この状態は、累積遅延差が最大の場合であり、リードポインタからライトポインタまでの間隔が最も長い状態である。

続いて、同図（Ａ）に示すように、累積遅延差が最大から次第に減少するため、出力クロックの周波数が変調されていない場合と比べて、出力クロックの読み出しタイミングが次第に早くなり、同図（Ｂ）の上から５番目に示すように、リードポインタとライトポインタとの間隔が次第に短くなり、同図（Ｂ）の一番上に示す状態に戻る。以後同様に、出力データが読み出される。
同図（Ｂ）の一番上の状態は、累積遅延差が最小の場合であり、リードポインタからライトポインタまでの間隔が最も短い状態である。

このように、累積遅延差が最小の時にリセットされた場合、リードポインタとライトポインタとの間隔は、１アドレスだけ離れた状態から次第に長くなって最も長い状態となり、その後、次第に短くなって最も短い状態となることを繰り返す。
また、この場合、入力データをＦｉＦｏメモリ１８ａに書き込んでから、ＦｉＦｏメモリ１８ａから出力データを読み出すまでのレイテンシを１〜累積遅延差の最大値のアドレスとすることができ、レイテンシを最低限の範囲に固定することができる。

第二の実施例として、図７（Ａ）は、リセットのタイミングを表す概念図、同図（Ｂ）は、出力クロックの周波数が変調されている場合で、かつ、累積遅延差が最大の時にリセットされた場合の、リードポインタとライトポインタとの関係を表す一例の概念図である。

この場合も、入力データの書き込みのタイミングは、出力クロックの周波数が変調されていない場合と同様である。一方、出力データの読み出しのタイミングは、累積遅延差が最小の時にリセットされた場合と逆になる。

累積遅延差が最大の時にリセットされると、リードポインタとライトポインタとは、同図の一番上に示すように、１０アドレスだけ離れた状態となる。

累積遅延差が最大の時にリセットされた場合、同図（Ａ）に示すように、その後まず、累積遅延差が最大から次第に減少するため、出力クロックの周波数が変調されていない場合と比べて、出力クロックの読み出しタイミングが次第に早くなり、同図の上から１〜３番目に示すように、リードポインタとライトポインタとの間隔が次第に短くなる。
続いて、同図の上から４番目に示すように、入力データがＦＦ３に書き込まれ、かつ、出力データがＦＦ２から読み出される。この状態は、累積遅延差が最小の場合であり、リードポインタからライトポインタまでの間隔が最も短い状態である。

続いて、同図（Ａ）に示すように、累積遅延差が最小値から次第に増加するため、出力クロックの周波数が変調されていない場合と比べて、出力クロックの読み出しタイミングが次第に遅くなり、同図（Ｂ）の上から５番目に示すように、リードポインタとライトポインタとの間隔が次第に長くなり、同図（Ｂ）の一番上に示す状態に戻る。以後同様に、出力データが読み出される。
同図（Ｂ）の一番上の状態は、累積遅延差が最大の場合であり、リードポインタからライトポインタまでの間隔が最も長い状態である。

このように、累積遅延差が最大の時にリセットされた場合、リードポインタとライトポインタとの間隔は、１０アドレスだけ離れた状態から次第に短くなって最も短い状態となり、その後、次第に長くなって最も長い状態となることを繰り返す。
この場合も、入力データをＦｉＦｏメモリ１８ａに書き込んでから、ＦｉＦｏメモリ１８ａから出力データを読み出すまでのレイテンシを１〜累積遅延差の最大値のアドレスとすることができ、レイテンシを最低限の範囲に固定することができる。

図１に示す本実施形態のＥＭＩ低減回路１０は、図９に示す従来のＥＭＩ低減回路４４において、ＳＳＣＧ１２ａからリセット部２４ａへ接続される１本の基準パルス信号の追加と、ポインタ異常保持部２２の追加と、リセット部２４ａにおける回路の追加（修正）を行うだけで実現することができる。
このように、本実施形態のＥＭＩ低減回路１０では、ＳＳＣＧ１２ａの内部に存在している信号を使用し、かつ、わずかな回路を追加するだけで、ＳＳＣＧ用のＦｉＦｏメモリ１８ａを構成するセルの段数を約半分に削減することができる。

また、本実施形態のＥＭＩ低減回路１０は、従来のＥＭＩ低減回路４４と入出力の信号は同じであり、図８に示す、ＥＭＩ低減回路４４を備える半導体集積回路４０のチップトップのブロック構成も同じである。
そのため、チップトップ直下で、従来のＥＭＩ低減回路４４を本実施形態のＥＭＩ低減回路１０に置き換えるだけで、本実施形態のＥＭＩ低減回路１０を既存チップへも容易に適用することができる。

なお、ＥＭＩ低減回路１０の各構成要素の具体的な構成は何ら限定されず、同様の機能を果たす各種構成の回路を採用することができる。また、各信号の極性も何ら限定されず、適宜変更することができる。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

１０、４４ ＥＭＩ低減回路
１２ａ、１２ｂ ＳＳＣＧ
１４ ライトポインタ生成部
１６ リードポインタ生成部
１８ａ、１８ｂ ＦｉＦｏメモリ
２０ ポインタ異常検知部
２２ ポインタ異常保持部
２４ａ、２４ｂ リセット部
２６，２８ ＡＮＤ回路
３０ 変調周期カウント部
３２ 遅延段数切替部
３４ 遅延付加部
３６ 遅延回路
３８ セレクタ
４０ 半導体集積回路
４２ 論理回路

Claims (3)

1. 入力クロックに同期して、前記入力クロックの周波数を周期的に変調した出力クロックを出力するとともに、前記出力クロックの変調周期の１周期ごとに、あらかじめ設定された入力クロックの周期でアクティブ状態の基準パルス信号を出力するＳＳＣＧと、
   前記入力クロックに同期して、入力データを書き込むライトアドレスを指定するライトポインタを生成するライトポインタ生成部と、
   前記出力クロックに同期して、前記ライトアドレスとは一致しない、出力データを読み出すリードアドレスを指定するリードポインタを生成するリードポインタ生成部と、
   前記出力クロックの１クロック当たりの変調量に対応するセルの段数を１段として、前記入力クロックと前記出力クロックとの間の位相差を表す累積遅延差が最大となる最大累積遅延差に対応する段数の２倍未満の段数のセルによって構成され、前記入力クロックに同期して、前記ライトポインタにより指定されるライトアドレスに前記入力データを書き込み、かつ、前記出力クロックに同期して、前記リードポインタにより指定されるリードアドレスから前記出力データを読み出すＦｉＦｏメモリと、
   前記リードポインタと前記ライトポインタとが一致する異常の発生を検知すると、アクティブ状態のポインタ異常検知信号を発生するポインタ異常検知部と、
   前記ポインタ異常検知信号がアクティブ状態となってから、前記基準パルス信号がアクティブ状態となるまでの期間、前記ポインタ異常検知信号を保持して、ポインタ異常保持信号として出力するポインタ異常保持部と、
   前記ポインタ異常保持信号および前記基準パルス信号の両方がアクティブ状態になると、前記ライトポインタ生成部および前記リードポインタ生成部をリセットするリセット信号を出力するリセット部とを備えることを特徴とするＥＭＩ低減回路。
2. 前記ＦｉＦｏメモリは、前記最大累積遅延差に対応する段数＋１段のセルによって構成されている請求項１に記載のＥＭＩ低減回路。
3. 前記ＳＳＣＧは、前記累積遅延差が最小となる入力クロックの周期で前記アクティブ状態の基準パルス信号を出力するものである請求項１または２に記載のＥＭＩ低減回路。

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