JP3447586B2 - クロック同期化方法及びその装置 - Google Patents
クロック同期化方法及びその装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
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- Synchronisation In Digital Transmission Systems (AREA)
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Description
【０００１】
【発明の属する技術分野】この発明は、第１のクロック
に同期して入力されたデータを第２のクロックに同期さ
せて出力するクロック同期化方法及びその装置に係り、
例えば、コンピュータネットワークに用いて好適であ
る。
に同期して入力されたデータを第２のクロックに同期さ
せて出力するクロック同期化方法及びその装置に係り、
例えば、コンピュータネットワークに用いて好適であ
る。
【０００２】
【従来の技術】従来のローカルエリアネットワーク（Ｌ
ＡＮ）には、図１２に示すように、パーソナルコンピュ
ータ３１1、３１2が、パケット組立／分解装置３２1、
３２2、インタフェース３３1、３３2、パケット送受信
装置３４1、３４2を介してＬＡＮのネットワーク３５に
接続される構成のものがある。そのＬＡＮにおいて、パ
ーソナルコンピュータがＬＡＮのネットワーク３５との
間で送受するデータ形式は、パケット形式である。パケ
ット伝送等において、入力パケットのクロック信号と出
力パケットのクロック信号との間に周波数差がない場合
で、しかも入力パケットのクロック信号及び出力パケッ
トのクロック信号の周波数が変動する場合がある。ま
た、周波数差がある場合でも、同様に、入力パケットの
クロック信号及び出力パケットのクロック信号の周波数
が変動する場合がある。このような場合には、入力した
パケットを正しく出力に受け渡すのには、入力クロック
に同期している入力データを出力クロックに同期させて
出力すること（データの入出力に当たって、データのク
ロックを入力クロックから出力クロックに変換するこ
と）が必要不可欠である。その場合に、パケットのよう
な連続したデータについては、クロックの変換をするの
にパルスの立ち上がり又は立ち下がりを検出して行うこ
とはできない。データの抜けや、データの重複が発生し
てしまうからである。
ＡＮ）には、図１２に示すように、パーソナルコンピュ
ータ３１1、３１2が、パケット組立／分解装置３２1、
３２2、インタフェース３３1、３３2、パケット送受信
装置３４1、３４2を介してＬＡＮのネットワーク３５に
接続される構成のものがある。そのＬＡＮにおいて、パ
ーソナルコンピュータがＬＡＮのネットワーク３５との
間で送受するデータ形式は、パケット形式である。パケ
ット伝送等において、入力パケットのクロック信号と出
力パケットのクロック信号との間に周波数差がない場合
で、しかも入力パケットのクロック信号及び出力パケッ
トのクロック信号の周波数が変動する場合がある。ま
た、周波数差がある場合でも、同様に、入力パケットの
クロック信号及び出力パケットのクロック信号の周波数
が変動する場合がある。このような場合には、入力した
パケットを正しく出力に受け渡すのには、入力クロック
に同期している入力データを出力クロックに同期させて
出力すること（データの入出力に当たって、データのク
ロックを入力クロックから出力クロックに変換するこ
と）が必要不可欠である。その場合に、パケットのよう
な連続したデータについては、クロックの変換をするの
にパルスの立ち上がり又は立ち下がりを検出して行うこ
とはできない。データの抜けや、データの重複が発生し
てしまうからである。
【０００３】このことから、ＬＡＮのパケット組立／分
解装置３２1、３２2では、図１３に示すクロック同期化
回路が、クロックの変換に用いられている。図１３に示
すクロック同期化回路の例は、メモリ４２と、書き込み
ポインタ発生回路４５と、データ終了検出回路４６と、
読み出しポインタ発生回路４７とから同期化回路が構成
されている。クロックの変換開始時に、メモリ４２が初
期化されると共に、書き込みポインタ発生回路４５は、
入力クロックに応答して書き込みポインタの初期化が行
われて書き込みポインタ発生回路４５から初期化された
書き込みポインタが発生され、また読み出しポインタ発
生回路４７は、出力クロックに応答して読み出しポイン
タの初期化が行われて読み出しポインタ発生回路４７か
ら初期化された読み出しポインタが発生される（図１４
のステップＳＰ１、ＳＰ２）。メモリ４２の書き込み入
力にパケットデータが入力されるまで発生された書き込
みポインタの更新は行われない（ステップＳＰ３）。パ
ケットデータが入力されて来ると（ステップＳＰ３）、
メモリ４２は、クロック信号に応答して入力パケットデ
ータのうちのデータ書き込み単位を書き込みポインタ発
生回路４５から出力された書き込みポインタで指定され
る記憶位置に書き込む（ＳＰ４）。そして、書き込みポ
インタの更新を行う（ステップＳＰ５）。上述のような
書き込みポインタの更新毎に、パケットデータが終了し
たか否かの判定が、データ終了検出回路４６で行われる
（ステップＳＰ６）。終了していなければ（ステップＳ
Ｐ６）、パケットデータの次の書き込みデータ単位は、
書き込みポインタ発生回路４５で更新された書き込みポ
インタが指定するメモリ４２の書き込み位置に書き込ま
れる。パケットデータの終了判定が肯定であるならば
（ステップＳＰ６のＹｅｓ）、パケット書き込み終了指
示信号を発生して（ステップＳＰ７）パケット読み出し
処理にその旨を通知してその処理を開始させると共に、
パケット書き込み処理では、パケットデータ入力の待ち
状態であるステップＳＰ３に戻って次のパケットデータ
の入力を待機する。
解装置３２1、３２2では、図１３に示すクロック同期化
回路が、クロックの変換に用いられている。図１３に示
すクロック同期化回路の例は、メモリ４２と、書き込み
ポインタ発生回路４５と、データ終了検出回路４６と、
読み出しポインタ発生回路４７とから同期化回路が構成
されている。クロックの変換開始時に、メモリ４２が初
期化されると共に、書き込みポインタ発生回路４５は、
入力クロックに応答して書き込みポインタの初期化が行
われて書き込みポインタ発生回路４５から初期化された
書き込みポインタが発生され、また読み出しポインタ発
生回路４７は、出力クロックに応答して読み出しポイン
タの初期化が行われて読み出しポインタ発生回路４７か
ら初期化された読み出しポインタが発生される（図１４
のステップＳＰ１、ＳＰ２）。メモリ４２の書き込み入
力にパケットデータが入力されるまで発生された書き込
みポインタの更新は行われない（ステップＳＰ３）。パ
ケットデータが入力されて来ると（ステップＳＰ３）、
メモリ４２は、クロック信号に応答して入力パケットデ
ータのうちのデータ書き込み単位を書き込みポインタ発
生回路４５から出力された書き込みポインタで指定され
る記憶位置に書き込む（ＳＰ４）。そして、書き込みポ
インタの更新を行う（ステップＳＰ５）。上述のような
書き込みポインタの更新毎に、パケットデータが終了し
たか否かの判定が、データ終了検出回路４６で行われる
（ステップＳＰ６）。終了していなければ（ステップＳ
Ｐ６）、パケットデータの次の書き込みデータ単位は、
書き込みポインタ発生回路４５で更新された書き込みポ
インタが指定するメモリ４２の書き込み位置に書き込ま
れる。パケットデータの終了判定が肯定であるならば
（ステップＳＰ６のＹｅｓ）、パケット書き込み終了指
示信号を発生して（ステップＳＰ７）パケット読み出し
処理にその旨を通知してその処理を開始させると共に、
パケット書き込み処理では、パケットデータ入力の待ち
状態であるステップＳＰ３に戻って次のパケットデータ
の入力を待機する。
【０００４】パケット書き込み処理がパケットデータ待
機の状態となると同時に、それまで待機状態にあった読
み出し処理をパケット書き込み終了指示信号に応答して
開始させる（ステップＳＰ８のＹｅｓ）。このパケット
読み出し処理が開始されると、初期化されていた読み出
しポインタで指定されるメモリ４２の読み出し位置から
パケットの読み出しデータ単位を読み出し（ステップＳ
Ｐ９）、その読み出しデータ単位がメモリ４２に書き込
まれているパケットの最初の読み出しデータ単位として
出力される。この読み出しと共に、読み出しポインタを
次の読み出しデータ単位の読み出しポインタへ更新する
（ステップＳＰ１０）。
機の状態となると同時に、それまで待機状態にあった読
み出し処理をパケット書き込み終了指示信号に応答して
開始させる（ステップＳＰ８のＹｅｓ）。このパケット
読み出し処理が開始されると、初期化されていた読み出
しポインタで指定されるメモリ４２の読み出し位置から
パケットの読み出しデータ単位を読み出し（ステップＳ
Ｐ９）、その読み出しデータ単位がメモリ４２に書き込
まれているパケットの最初の読み出しデータ単位として
出力される。この読み出しと共に、読み出しポインタを
次の読み出しデータ単位の読み出しポインタへ更新する
（ステップＳＰ１０）。
【０００５】そして、このような読み出しポインタの更
新毎に、パケットデータが終了したか否かの判定が行わ
れる（ステップＳＰ１１）。終了していなければ（ステ
ップＳＰ１１のＮｏ）、パケットデータの次の読み出し
データ単位が、更新された読み出しポインタが指定する
メモリ４２の読み出し位置から読み出される。パケット
データの終了判定が肯定であるならば（ステップＳＰ１
１のＹｅｓ）、パケット読み出し処理は、パケット読み
出し開始の待ち状態であるステップＳＰ８に戻って次の
パケットについてのパケット書き込み終了指示信号をパ
ケット書き込み処理から受領するまで待機する。このよ
うにして、入力クロックに同期して入力された入力デー
タを出力クロックに同期させて出力することができる
（データの入出力に当たって、データのクロックを入力
クロックから出力クロックに変換することができる）。
新毎に、パケットデータが終了したか否かの判定が行わ
れる（ステップＳＰ１１）。終了していなければ（ステ
ップＳＰ１１のＮｏ）、パケットデータの次の読み出し
データ単位が、更新された読み出しポインタが指定する
メモリ４２の読み出し位置から読み出される。パケット
データの終了判定が肯定であるならば（ステップＳＰ１
１のＹｅｓ）、パケット読み出し処理は、パケット読み
出し開始の待ち状態であるステップＳＰ８に戻って次の
パケットについてのパケット書き込み終了指示信号をパ
ケット書き込み処理から受領するまで待機する。このよ
うにして、入力クロックに同期して入力された入力デー
タを出力クロックに同期させて出力することができる
（データの入出力に当たって、データのクロックを入力
クロックから出力クロックに変換することができる）。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
ように、従来の同期化回路は、入力クロックに同期して
入力されたパケットデータを出力クロックに同期させて
出力することはできるが、その同期化は、１パケットを
構成する書き込み単位数の入力クロック信号で、１パケ
ット全体をメモリ４２に一旦書き込んだ後に、その１パ
ケットを該パケットを構成する読み出し単位数の読み出
しクロック信号で読み出すという技法で為し得るに過ぎ
なかった。したがって、入力クロックに同期して入力さ
れたパケットデータを出力クロックに同期させて出力す
るのに、不可避的に１パケット分の記憶容量を必要とし
（メモリ４２の記憶容量をＮとし、パケットデータの最
大パケット長をＬとすると、Ｎ＞Ｌである必要がある。
Ｎ、Ｌは任意の自然数である。）、このような一時的記
憶で、パケットの送受に遅延が生ずる、という不都合が
あった。また、半導体チップ上に集積化する場合に占有
面積を大きく費やしてしまうという不具合もあった。
ように、従来の同期化回路は、入力クロックに同期して
入力されたパケットデータを出力クロックに同期させて
出力することはできるが、その同期化は、１パケットを
構成する書き込み単位数の入力クロック信号で、１パケ
ット全体をメモリ４２に一旦書き込んだ後に、その１パ
ケットを該パケットを構成する読み出し単位数の読み出
しクロック信号で読み出すという技法で為し得るに過ぎ
なかった。したがって、入力クロックに同期して入力さ
れたパケットデータを出力クロックに同期させて出力す
るのに、不可避的に１パケット分の記憶容量を必要とし
（メモリ４２の記憶容量をＮとし、パケットデータの最
大パケット長をＬとすると、Ｎ＞Ｌである必要がある。
Ｎ、Ｌは任意の自然数である。）、このような一時的記
憶で、パケットの送受に遅延が生ずる、という不都合が
あった。また、半導体チップ上に集積化する場合に占有
面積を大きく費やしてしまうという不具合もあった。
【０００７】この発明は、上述の事情に鑑みてなされた
もので、入力クロックに同期して入力された入力データ
を出力クロックに同期させて出力するために必要な記憶
容量を削減でき、それゆえ、装置の簡素化、小型化、低
廉化を図ることのできるクロック同期化方法及びその装
置を提供することを目的としている。
もので、入力クロックに同期して入力された入力データ
を出力クロックに同期させて出力するために必要な記憶
容量を削減でき、それゆえ、装置の簡素化、小型化、低
廉化を図ることのできるクロック同期化方法及びその装
置を提供することを目的としている。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、データを入力クロックに同
期して記憶手段の書き込みポインタの指すデータ記憶位
置に順次書き込む書き込み処理と、出力クロックに同期
して上記記憶手段の読み出しポインタの指すデータ記憶
位置から上記データを順次読み出す読み出し処理とを独
立に並行して行うクロック同期化方法に係り、上記読み
出し処理では、ある読み出しタイミングで上記記憶手段
の上記読み出しポインタの指す上記データ記憶位置から
上記データを読み出したときに、上記記憶手段に記憶さ
れた上記データが有効なデータであるか否かを検出し、
検出結果が肯定であるときは、上記読み出しポインタを
上記記憶手段の次の上記データ記憶位置を指すように設
定し、上記検出結果が否定であるときは、上記読み出し
ポインタを上記読み出しタイミングの直前の書き込みタ
イミングで用いた上記書き込みポインタが指す上記デー
タ記憶位置を指すように設定することを特徴としてい
る。
に、請求項１記載の発明は、データを入力クロックに同
期して記憶手段の書き込みポインタの指すデータ記憶位
置に順次書き込む書き込み処理と、出力クロックに同期
して上記記憶手段の読み出しポインタの指すデータ記憶
位置から上記データを順次読み出す読み出し処理とを独
立に並行して行うクロック同期化方法に係り、上記読み
出し処理では、ある読み出しタイミングで上記記憶手段
の上記読み出しポインタの指す上記データ記憶位置から
上記データを読み出したときに、上記記憶手段に記憶さ
れた上記データが有効なデータであるか否かを検出し、
検出結果が肯定であるときは、上記読み出しポインタを
上記記憶手段の次の上記データ記憶位置を指すように設
定し、上記検出結果が否定であるときは、上記読み出し
ポインタを上記読み出しタイミングの直前の書き込みタ
イミングで用いた上記書き込みポインタが指す上記デー
タ記憶位置を指すように設定することを特徴としてい
る。
【０００９】請求項２記載の発明は、データを入力クロ
ックに同期して記憶手段の書き込みポインタの指すデー
タ記憶位置に順次書き込む書き込み処理と、出力クロッ
クに同期して上記記憶手段の読み出しポインタの指すデ
ータ記憶位置から上記データを順次読み出す読み出し処
理とを独立に並行して行うクロック同期化方法に係り、
上記書き込み処理では、ある書き込みタイミングで上記
記憶手段の上記書き込みポインタの指す上記データ記憶
位置に上記データを書き込んだときに、上記記憶手段に
記憶された上記データが有効なデータであるか否かを検
出し、検出結果が肯定であるときは、上記書き込みポイ
ンタを上記記憶手段の次の上記データ記憶位置を指すよ
うに設定し、上記検出結果が否定であるときは、上記書
き込みポインタを上記書き込みタイミングの直前の読み
出しタイミングで用いた上記読み出しポインタが指す上
記データ記憶位置を指すように設定することを特徴とし
ている。
ックに同期して記憶手段の書き込みポインタの指すデー
タ記憶位置に順次書き込む書き込み処理と、出力クロッ
クに同期して上記記憶手段の読み出しポインタの指すデ
ータ記憶位置から上記データを順次読み出す読み出し処
理とを独立に並行して行うクロック同期化方法に係り、
上記書き込み処理では、ある書き込みタイミングで上記
記憶手段の上記書き込みポインタの指す上記データ記憶
位置に上記データを書き込んだときに、上記記憶手段に
記憶された上記データが有効なデータであるか否かを検
出し、検出結果が肯定であるときは、上記書き込みポイ
ンタを上記記憶手段の次の上記データ記憶位置を指すよ
うに設定し、上記検出結果が否定であるときは、上記書
き込みポインタを上記書き込みタイミングの直前の読み
出しタイミングで用いた上記読み出しポインタが指す上
記データ記憶位置を指すように設定することを特徴とし
ている。
【００１０】請求項３記載の発明は、データを入力クロ
ックに同期して記憶手段の書き込みポインタの指すデー
タ記憶位置に順次書き込む書き込み処理と、出力クロッ
クに同期して上記記憶手段の読み出しポインタの指すデ
ータ記憶位置から上記データを順次読み出す読み出し処
理とを独立に並行して行うクロック同期化方法に係り、
上記読み出し処理では、ある読み出しタイミングで上記
記憶手段の上記読み出しポインタの指す上記データ記憶
位置から上記データを読み出したときに、上記記憶手段
に記憶された上記データが有効なデータであるか否かを
検出し、検出結果が肯定であるときは、上記読み出しポ
インタを上記記憶手段の次の上記データ記憶位置を指す
ように設定し、上記検出結果が否定であるときは、上記
読み出しポインタを上記読み出しタイミングの直前の書
き込みタイミングで用いた上記書き込みポインタが指す
上記データ記憶位置を指すように設定し、上記書き込み
処理では、ある書き込みタイミングで上記記憶手段の上
記書き込みポインタの指す上記データ記憶位置に上記デ
ータを書き込んだ後、上記記憶手段に記憶された上記デ
ータが有効なデータであるか否かを検出し、検出結果が
肯定であるときは、上記書き込みポインタを上記記憶手
段の次の上記データ記憶位置を指すように設定し、上記
検出結果が否定であるときは、上記書き込みポインタを
上記書き込みタイミングの直前の読み出しタイミングで
用いた上記読み出しポインタが指す上記データ記憶位置
を指すように設定することを特徴としている。
ックに同期して記憶手段の書き込みポインタの指すデー
タ記憶位置に順次書き込む書き込み処理と、出力クロッ
クに同期して上記記憶手段の読み出しポインタの指すデ
ータ記憶位置から上記データを順次読み出す読み出し処
理とを独立に並行して行うクロック同期化方法に係り、
上記読み出し処理では、ある読み出しタイミングで上記
記憶手段の上記読み出しポインタの指す上記データ記憶
位置から上記データを読み出したときに、上記記憶手段
に記憶された上記データが有効なデータであるか否かを
検出し、検出結果が肯定であるときは、上記読み出しポ
インタを上記記憶手段の次の上記データ記憶位置を指す
ように設定し、上記検出結果が否定であるときは、上記
読み出しポインタを上記読み出しタイミングの直前の書
き込みタイミングで用いた上記書き込みポインタが指す
上記データ記憶位置を指すように設定し、上記書き込み
処理では、ある書き込みタイミングで上記記憶手段の上
記書き込みポインタの指す上記データ記憶位置に上記デ
ータを書き込んだ後、上記記憶手段に記憶された上記デ
ータが有効なデータであるか否かを検出し、検出結果が
肯定であるときは、上記書き込みポインタを上記記憶手
段の次の上記データ記憶位置を指すように設定し、上記
検出結果が否定であるときは、上記書き込みポインタを
上記書き込みタイミングの直前の読み出しタイミングで
用いた上記読み出しポインタが指す上記データ記憶位置
を指すように設定することを特徴としている。
【００１１】請求項４記載の発明は、請求項１、２又は
３記載のクロック同期化方法に係り、上記入力クロック
の周波数が、上記出力クロックの周波数と異なることを
特徴としている。
３記載のクロック同期化方法に係り、上記入力クロック
の周波数が、上記出力クロックの周波数と異なることを
特徴としている。
【００１２】請求項５記載の発明は、請求項１乃至４の
いずれか１に記載のクロック同期化方法に係り、上記入
力クロックの周波数をＡとし、上記出力クロックの周波
数をＢとし、最大パケット長をＬとしたとき、上記記憶
手段の記憶容量Ｎは、上記入力クロックより上記出力ク
ロックの方が速い場合に式（５）で与えられる上記記憶
手段の記憶容量Ｎ１と、上記出力クロックより上記入力
クロックの方が速い場合に式（６）で与えられる上記記
憶手段の記憶容量Ｎ２との合計（Ｎ１＋Ｎ２）であるこ
とを特徴としている。 Ｎ１＜ｎ＋１ …（５） ｎ≦Ｎ２ …（６） 但し、式（５）及び式（６）において、ｎ＝｜Ａ−Ｂ｜
×Ｌ／ｍａｘ（Ａ，Ｂ）であり、ｍａｘ（Ａ，Ｂ）は、
Ａ≧ＢのときＡ、Ａ＜ＢのときＢとなることを表す。
Ｎ、Ｎ１、Ｎ２は任意の自然数である。
いずれか１に記載のクロック同期化方法に係り、上記入
力クロックの周波数をＡとし、上記出力クロックの周波
数をＢとし、最大パケット長をＬとしたとき、上記記憶
手段の記憶容量Ｎは、上記入力クロックより上記出力ク
ロックの方が速い場合に式（５）で与えられる上記記憶
手段の記憶容量Ｎ１と、上記出力クロックより上記入力
クロックの方が速い場合に式（６）で与えられる上記記
憶手段の記憶容量Ｎ２との合計（Ｎ１＋Ｎ２）であるこ
とを特徴としている。 Ｎ１＜ｎ＋１ …（５） ｎ≦Ｎ２ …（６） 但し、式（５）及び式（６）において、ｎ＝｜Ａ−Ｂ｜
×Ｌ／ｍａｘ（Ａ，Ｂ）であり、ｍａｘ（Ａ，Ｂ）は、
Ａ≧ＢのときＡ、Ａ＜ＢのときＢとなることを表す。
Ｎ、Ｎ１、Ｎ２は任意の自然数である。
【００１３】請求項６記載の発明は、データを入力クロ
ックに同期して記憶手段の書き込みポインタの指すデー
タ記憶位置に順次書き込むとともに、これと独立に並行
して、出力クロックに同期して上記記憶手段の読み出し
ポインタの指すデータ記憶位置から上記データを順次読
み出すクロック同期化装置に係り、上記記憶手段に記憶
された上記データが有効なデータであるか否かを検出す
る検出手段と、ある読み出しタイミングで上記記憶手段
の上記読み出しポインタの指す上記データ記憶位置から
上記データを読み出したときに上記検出手段から供給さ
れる検出結果が肯定であるときは、上記読み出しポイン
タを上記記憶手段の次の上記データ記憶位置を指すよう
に設定し、上記検出結果が否定であるときは、上記読み
出しポインタを上記読み出しタイミングの直前の書き込
みタイミングで用いた上記書き込みポインタが指す上記
データ記憶位置を指すように設定する読み出しポインタ
発生手段とを備えてなることを特徴としている。
ックに同期して記憶手段の書き込みポインタの指すデー
タ記憶位置に順次書き込むとともに、これと独立に並行
して、出力クロックに同期して上記記憶手段の読み出し
ポインタの指すデータ記憶位置から上記データを順次読
み出すクロック同期化装置に係り、上記記憶手段に記憶
された上記データが有効なデータであるか否かを検出す
る検出手段と、ある読み出しタイミングで上記記憶手段
の上記読み出しポインタの指す上記データ記憶位置から
上記データを読み出したときに上記検出手段から供給さ
れる検出結果が肯定であるときは、上記読み出しポイン
タを上記記憶手段の次の上記データ記憶位置を指すよう
に設定し、上記検出結果が否定であるときは、上記読み
出しポインタを上記読み出しタイミングの直前の書き込
みタイミングで用いた上記書き込みポインタが指す上記
データ記憶位置を指すように設定する読み出しポインタ
発生手段とを備えてなることを特徴としている。
【００１４】請求項７記載の発明は、データを入力クロ
ックに同期して記憶手段の書き込みポインタの指すデー
タ記憶位置に順次書き込むとともに、これと独立に並行
して、出力クロックに同期して上記記憶手段の読み出し
ポインタの指すデータ記憶位置から上記データを順次読
み出すクロック同期化装置に係り、上記記憶手段に記憶
された上記データが有効なデータであるか否かを検出す
る検出手段と、ある書き込みタイミングで上記記憶手段
の上記書き込みポインタの指す上記データ記憶位置に上
記データを書き込んだときに上記検出手段から供給され
る検出結果が肯定であるときは、上記書き込みポインタ
を上記記憶手段の次の上記データ記憶位置を指すように
設定し、上記検出結果が否定であるときは、上記書き込
みポインタを上記書き込みタイミングの直前の読み出し
タイミングで用いた上記読み出しポインタが指す上記デ
ータ記憶位置を指すように設定する書き込みポインタ発
生手段とを備えてなることを特徴としている。
ックに同期して記憶手段の書き込みポインタの指すデー
タ記憶位置に順次書き込むとともに、これと独立に並行
して、出力クロックに同期して上記記憶手段の読み出し
ポインタの指すデータ記憶位置から上記データを順次読
み出すクロック同期化装置に係り、上記記憶手段に記憶
された上記データが有効なデータであるか否かを検出す
る検出手段と、ある書き込みタイミングで上記記憶手段
の上記書き込みポインタの指す上記データ記憶位置に上
記データを書き込んだときに上記検出手段から供給され
る検出結果が肯定であるときは、上記書き込みポインタ
を上記記憶手段の次の上記データ記憶位置を指すように
設定し、上記検出結果が否定であるときは、上記書き込
みポインタを上記書き込みタイミングの直前の読み出し
タイミングで用いた上記読み出しポインタが指す上記デ
ータ記憶位置を指すように設定する書き込みポインタ発
生手段とを備えてなることを特徴としている。
【００１５】請求項８記載の発明は、データを入力クロ
ックに同期して記憶手段の書き込みポインタの指すデー
タ記憶位置に順次書き込むとともに、これと独立に並行
して、出力クロックに同期して上記記憶手段の読み出し
ポインタの指すデータ記憶位置から上記データを順次読
み出すクロック同期化装置に係り、上記記憶手段に記憶
された上記データが有効なデータであるか否かを検出す
る検出手段と、ある読み出しタイミングで上記記憶手段
の上記読み出しポインタの指す上記データ記憶位置から
上記データを読み出したときに上記検出手段から供給さ
れる検出結果が肯定であるときは、上記読み出しポイン
タを上記記憶手段の次の上記データ記憶位置を指すよう
に設定し、上記検出結果が否定であるときは、上記読み
出しポインタを上記読み出しタイミングの直前の書き込
みタイミングで用いた上記書き込みポインタが指す上記
データ記憶位置を指すように設定する読み出しポインタ
発生手段と、ある書き込みタイミングで上記記憶手段の
上記書き込みポインタの指す上記データ記憶位置に上記
データを書き込んだときに上記検出手段から供給される
検出結果が肯定であるときは、上記書き込みポインタを
上記記憶手段の次の上記データ記憶位置を指すように設
定し、上記検出結果が否定であるときは、上記書き込み
ポインタを上記書き込みタイミングの直前の読み出しタ
イミングで用いた上記読み出しポインタが指す上記デー
タ記憶位置を指すように設定する書き込みポインタ発生
手段とを備えてなることを特徴としている。
ックに同期して記憶手段の書き込みポインタの指すデー
タ記憶位置に順次書き込むとともに、これと独立に並行
して、出力クロックに同期して上記記憶手段の読み出し
ポインタの指すデータ記憶位置から上記データを順次読
み出すクロック同期化装置に係り、上記記憶手段に記憶
された上記データが有効なデータであるか否かを検出す
る検出手段と、ある読み出しタイミングで上記記憶手段
の上記読み出しポインタの指す上記データ記憶位置から
上記データを読み出したときに上記検出手段から供給さ
れる検出結果が肯定であるときは、上記読み出しポイン
タを上記記憶手段の次の上記データ記憶位置を指すよう
に設定し、上記検出結果が否定であるときは、上記読み
出しポインタを上記読み出しタイミングの直前の書き込
みタイミングで用いた上記書き込みポインタが指す上記
データ記憶位置を指すように設定する読み出しポインタ
発生手段と、ある書き込みタイミングで上記記憶手段の
上記書き込みポインタの指す上記データ記憶位置に上記
データを書き込んだときに上記検出手段から供給される
検出結果が肯定であるときは、上記書き込みポインタを
上記記憶手段の次の上記データ記憶位置を指すように設
定し、上記検出結果が否定であるときは、上記書き込み
ポインタを上記書き込みタイミングの直前の読み出しタ
イミングで用いた上記読み出しポインタが指す上記デー
タ記憶位置を指すように設定する書き込みポインタ発生
手段とを備えてなることを特徴としている。
【００１６】請求項９記載の発明は、請求項６、７又は
８記載のクロック同期化装置に係り、上記入力クロック
の周波数が、上記出力クロックの周波数と異なることを
特徴としている。
８記載のクロック同期化装置に係り、上記入力クロック
の周波数が、上記出力クロックの周波数と異なることを
特徴としている。
【００１７】請求項１０記載の発明は、請求項６乃至９
のいずれか１に記載のクロック同期化装置に係り、上記
入力クロックの周波数をＡとし、上記出力クロックの周
波数をＢとし、最大パケット長をＬとしたとき、上記記
憶手段の記憶容量Ｎは、上記入力クロックより上記出力
クロックの方が速い場合に式（７）で与えられる上記記
憶手段の記憶容量Ｎ１と、上記出力クロックより上記入
力クロックの方が速い場合に式（８）で与えられる上記
記憶手段の記憶容量Ｎ２との合計（Ｎ１＋Ｎ２）である
ことを特徴としている。 Ｎ１＜ｎ＋１ …（７） ｎ≦Ｎ２ …（８） 但し、式（７）及び式（８）において、ｎ＝｜Ａ−Ｂ｜
×Ｌ／ｍａｘ（Ａ，Ｂ）であり、ｍａｘ（Ａ，Ｂ）は、
Ａ≧ＢのときＡ、Ａ＜ＢのときＢとなることを表す。
Ｎ、Ｎ１、Ｎ２は任意の自然数である。
のいずれか１に記載のクロック同期化装置に係り、上記
入力クロックの周波数をＡとし、上記出力クロックの周
波数をＢとし、最大パケット長をＬとしたとき、上記記
憶手段の記憶容量Ｎは、上記入力クロックより上記出力
クロックの方が速い場合に式（７）で与えられる上記記
憶手段の記憶容量Ｎ１と、上記出力クロックより上記入
力クロックの方が速い場合に式（８）で与えられる上記
記憶手段の記憶容量Ｎ２との合計（Ｎ１＋Ｎ２）である
ことを特徴としている。 Ｎ１＜ｎ＋１ …（７） ｎ≦Ｎ２ …（８） 但し、式（７）及び式（８）において、ｎ＝｜Ａ−Ｂ｜
×Ｌ／ｍａｘ（Ａ，Ｂ）であり、ｍａｘ（Ａ，Ｂ）は、
Ａ≧ＢのときＡ、Ａ＜ＢのときＢとなることを表す。
Ｎ、Ｎ１、Ｎ２は任意の自然数である。
【００１８】
【００１９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるクロック同期化回
路の電気的構成を示すブロック図、図２は、同クロック
同期化回路の動作を説明するためのフローチャート、図
３は、同クロック同期化回路を構成するメモリにデータ
列として書き込まれたデータ列の形式を示す図、図４
は、同実施例の動作を説明するための説明図で、入力ク
ロックの周波数より出力クロックの周波数の方が高い周
波数である場合のタイミングチャート、図５は、同実施
例の動作を説明するための説明図で、入力クロックの周
波数より出力クロックの周波数の方が高い周波数である
場合のメモリの記憶内容を時系列上に展開して示す図、
図６は、同実施例の動作を説明するための説明図で、出
力クロックの周波数より入力クロックの周波数の方が高
い周波数である場合のタイミングチャート、図７は、同
実施例の動作を説明するための説明図で、出力クロック
の周波数より入力クロックの周波数の方が高い周波数で
ある場合のメモリの記憶内容を時系列上に展開して示す
図である。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるクロック同期化回
路の電気的構成を示すブロック図、図２は、同クロック
同期化回路の動作を説明するためのフローチャート、図
３は、同クロック同期化回路を構成するメモリにデータ
列として書き込まれたデータ列の形式を示す図、図４
は、同実施例の動作を説明するための説明図で、入力ク
ロックの周波数より出力クロックの周波数の方が高い周
波数である場合のタイミングチャート、図５は、同実施
例の動作を説明するための説明図で、入力クロックの周
波数より出力クロックの周波数の方が高い周波数である
場合のメモリの記憶内容を時系列上に展開して示す図、
図６は、同実施例の動作を説明するための説明図で、出
力クロックの周波数より入力クロックの周波数の方が高
い周波数である場合のタイミングチャート、図７は、同
実施例の動作を説明するための説明図で、出力クロック
の周波数より入力クロックの周波数の方が高い周波数で
ある場合のメモリの記憶内容を時系列上に展開して示す
図である。
【００２０】この例のクロック同期化回路１０は、ロー
カルエリアネットワークのパケット組立／分解装置（図
１２参照）に組み込まれて入力クロックに同期して入力
されたパケットデータを出力クロックに同期させて出力
できる機能を持つ回路に係り、図１に示すように、メモ
リ１２と、書き込みポインタ発生回路１５と、データ保
持検出回路１６と、読み出しポインタ発生回路１７から
構成されている。なお、この実施例においても、上記ク
ロック同期化回路を組み込むローカルエリアネットワー
クのパケット組立／分解装置３２1、３２2（図１２）と
パケット送受信装置３４1、３４2とを接続するインタフ
ェース３３1、３３2には、ＩＥＥＥ８０２．３ｕで定義
されているＭＩＩインタフェースが用いられる。
カルエリアネットワークのパケット組立／分解装置（図
１２参照）に組み込まれて入力クロックに同期して入力
されたパケットデータを出力クロックに同期させて出力
できる機能を持つ回路に係り、図１に示すように、メモ
リ１２と、書き込みポインタ発生回路１５と、データ保
持検出回路１６と、読み出しポインタ発生回路１７から
構成されている。なお、この実施例においても、上記ク
ロック同期化回路を組み込むローカルエリアネットワー
クのパケット組立／分解装置３２1、３２2（図１２）と
パケット送受信装置３４1、３４2とを接続するインタフ
ェース３３1、３３2には、ＩＥＥＥ８０２．３ｕで定義
されているＭＩＩインタフェースが用いられる。
【００２１】上記メモリ１２は、図３に示すようなデー
タ列の形式でパケットを独立に読み書き可能に記憶する
ものであり、具体的にはフリップフロップ回路で構成さ
れている。メモリ１２の記憶容量としての列数Ｎは、入
力クロックの周波数をＡ（Ｈｚ）とし、出力クロックの
周波数をＢ（Ｈｚ）とし、最大パケット長をＬ（クロッ
ク数／パケット）としたとき、入力クロックより出力ク
ロックの方が速い場合に式（９）で与えられる列数Ｎ１
と、出力クロックより入力クロックの方が速い場合に式
（１０）で与えられる列数Ｎ２との合計（Ｎ１＋Ｎ２）
で表わされる。 Ｎ１＜ｎ＋１ …（９） ｎ≦Ｎ２ …（１０） 但し、式（９）及び式（１０）において、ｎ＝｜Ａ−Ｂ
｜×Ｌ／ｍａｘ（Ａ，Ｂ）で、ｍａｘ（Ａ，Ｂ）は、Ａ
≧ＢのときＡ、Ａ＜ＢのときＢとなることを表す。Ｎ、
Ｎ１、Ｎ２は任意の自然数である。ここで、式（９）及
び式（１０）の導出について説明する。まず、最大パケ
ットの書き込みに必要な時間はＬ／Ａ、最大パケットの
読み出しに必要な時間はＬ／Ｂとなる。入力クロックよ
り出力クロックの方が速い場合、この例のクロック同期
化装置においてパケットの途中で途切れなくデータの読
み出しを行うためには、あらかじめメモリ１２にデータ
を蓄えておいてから、読み出しを開始する必要がある。
書き込みと読み出しが同時に終了する場合、書き込み開
始から読み出し開始までの時間は（Ｌ／Ａ−Ｌ／Ｂ）と
なる。この間に書き込まれるデータは（Ｌ／Ａ−Ｌ／
Ｂ）×Ａ＝（Ｂ−Ａ）×Ｌ／Ｂとなり、Ｌは最大パケッ
ト長であるので、これが入力クロックより出力クロック
の方が速い場合のメモリ１２の最大使用量となる。今の
場合、Ａ＜Ｂであるため、（Ｂ−Ａ）×Ｌ／Ｂ＝｜Ａ−
Ｂ｜×Ｌ／ｍａｘ（Ａ，Ｂ）となる。一方、出力クロッ
クより入力クロックの方が速い場合、この例のクロック
同期化装置においてデータの書き込み及び読み出しを同
時に開始した場合、書き込み終了から読み出し終了まで
の時間は、（Ｌ／Ｂ−Ｌ／Ａ）となる。この間に読み出
されるデータは（Ｌ／Ｂ−Ｌ／Ａ）×Ｂ＝（Ａ−Ｂ）×
Ｌ／Ａとなる。また、書き込み読み出し開始時に、メモ
リ１２の使用量は０になるが、読み出しが遅れるため、
書き込み終了の時点で、メモリ１２の使用量は（Ａ−
Ｂ）×Ｌ／Ａとなる。Ｌは最大パケット長であるので、
これが出力クロックより入力クロックの方が速い場合の
メモリ１２の最大使用量となる。今の場合、Ａ≧Ｂであ
るため、（Ａ−Ｂ）×Ｌ／Ａ＝｜Ａ−Ｂ｜×Ｌ／ｍａｘ
（Ａ，Ｂ）となる。入力クロックと出力クロックとのス
ピードの大小関係により、速い場合と遅い場合はメモリ
１２の容量を別に確保しなければならないため、出力ク
ロックより入力クロックの方が速い場合（Ａ≧Ｂの場
合）と、入力クロックより出力クロックの方が速い場合
（Ａ＜Ｂの場合）とのメモリ１２の最大使用量の合算に
よって、メモリ１２に必要な容量が求められる。すなわ
ち、式（１１）を満足する必要がある。 （Ａ−Ｂ）×Ｌ／Ａ＋（Ｂ−Ａ）×Ｌ／Ｂ＝Ｌ×（Ａ−
Ｂ）（Ａ−Ｂ）／（Ａ×Ｂ） …（１１） したがって、従来の技術で必要な記憶装置の記憶容量Ｌ
に比べて、Ａ≒Ｂとなった場合、この式の値は小さくな
るため、クロックの変換に必要なメモリ１２の記憶容量
を削減できることが分かる。
タ列の形式でパケットを独立に読み書き可能に記憶する
ものであり、具体的にはフリップフロップ回路で構成さ
れている。メモリ１２の記憶容量としての列数Ｎは、入
力クロックの周波数をＡ（Ｈｚ）とし、出力クロックの
周波数をＢ（Ｈｚ）とし、最大パケット長をＬ（クロッ
ク数／パケット）としたとき、入力クロックより出力ク
ロックの方が速い場合に式（９）で与えられる列数Ｎ１
と、出力クロックより入力クロックの方が速い場合に式
（１０）で与えられる列数Ｎ２との合計（Ｎ１＋Ｎ２）
で表わされる。 Ｎ１＜ｎ＋１ …（９） ｎ≦Ｎ２ …（１０） 但し、式（９）及び式（１０）において、ｎ＝｜Ａ−Ｂ
｜×Ｌ／ｍａｘ（Ａ，Ｂ）で、ｍａｘ（Ａ，Ｂ）は、Ａ
≧ＢのときＡ、Ａ＜ＢのときＢとなることを表す。Ｎ、
Ｎ１、Ｎ２は任意の自然数である。ここで、式（９）及
び式（１０）の導出について説明する。まず、最大パケ
ットの書き込みに必要な時間はＬ／Ａ、最大パケットの
読み出しに必要な時間はＬ／Ｂとなる。入力クロックよ
り出力クロックの方が速い場合、この例のクロック同期
化装置においてパケットの途中で途切れなくデータの読
み出しを行うためには、あらかじめメモリ１２にデータ
を蓄えておいてから、読み出しを開始する必要がある。
書き込みと読み出しが同時に終了する場合、書き込み開
始から読み出し開始までの時間は（Ｌ／Ａ−Ｌ／Ｂ）と
なる。この間に書き込まれるデータは（Ｌ／Ａ−Ｌ／
Ｂ）×Ａ＝（Ｂ−Ａ）×Ｌ／Ｂとなり、Ｌは最大パケッ
ト長であるので、これが入力クロックより出力クロック
の方が速い場合のメモリ１２の最大使用量となる。今の
場合、Ａ＜Ｂであるため、（Ｂ−Ａ）×Ｌ／Ｂ＝｜Ａ−
Ｂ｜×Ｌ／ｍａｘ（Ａ，Ｂ）となる。一方、出力クロッ
クより入力クロックの方が速い場合、この例のクロック
同期化装置においてデータの書き込み及び読み出しを同
時に開始した場合、書き込み終了から読み出し終了まで
の時間は、（Ｌ／Ｂ−Ｌ／Ａ）となる。この間に読み出
されるデータは（Ｌ／Ｂ−Ｌ／Ａ）×Ｂ＝（Ａ−Ｂ）×
Ｌ／Ａとなる。また、書き込み読み出し開始時に、メモ
リ１２の使用量は０になるが、読み出しが遅れるため、
書き込み終了の時点で、メモリ１２の使用量は（Ａ−
Ｂ）×Ｌ／Ａとなる。Ｌは最大パケット長であるので、
これが出力クロックより入力クロックの方が速い場合の
メモリ１２の最大使用量となる。今の場合、Ａ≧Ｂであ
るため、（Ａ−Ｂ）×Ｌ／Ａ＝｜Ａ−Ｂ｜×Ｌ／ｍａｘ
（Ａ，Ｂ）となる。入力クロックと出力クロックとのス
ピードの大小関係により、速い場合と遅い場合はメモリ
１２の容量を別に確保しなければならないため、出力ク
ロックより入力クロックの方が速い場合（Ａ≧Ｂの場
合）と、入力クロックより出力クロックの方が速い場合
（Ａ＜Ｂの場合）とのメモリ１２の最大使用量の合算に
よって、メモリ１２に必要な容量が求められる。すなわ
ち、式（１１）を満足する必要がある。 （Ａ−Ｂ）×Ｌ／Ａ＋（Ｂ−Ａ）×Ｌ／Ｂ＝Ｌ×（Ａ−
Ｂ）（Ａ−Ｂ）／（Ａ×Ｂ） …（１１） したがって、従来の技術で必要な記憶装置の記憶容量Ｌ
に比べて、Ａ≒Ｂとなった場合、この式の値は小さくな
るため、クロックの変換に必要なメモリ１２の記憶容量
を削減できることが分かる。
【００２２】また、式（９）及び式（１０）は、１パケ
ットについて入力クロックに同期している入力データを
出力クロックに同期させて出力するに際して、パケット
の入出力間で生ずる最大位相差をも表す。列数Ｎだけの
各列のデータは、図３に示すように、ＴＸＤフィールド
（４ビット）、ＴＸＥＮフィールド（１ビット）、及び
ＴＸＥＲフィールド（１ビット）から構成されている。
したがって、図３においては、各フィールドの後に１乃
至Ｎを付して示してある。
ットについて入力クロックに同期している入力データを
出力クロックに同期させて出力するに際して、パケット
の入出力間で生ずる最大位相差をも表す。列数Ｎだけの
各列のデータは、図３に示すように、ＴＸＤフィールド
（４ビット）、ＴＸＥＮフィールド（１ビット）、及び
ＴＸＥＲフィールド（１ビット）から構成されている。
したがって、図３においては、各フィールドの後に１乃
至Ｎを付して示してある。
【００２３】この例では、ＭＩＩインタフェースが用い
られるが、この場合に必要になる列数を求めてみると次
のようになる。上述のＭＩＩインタフェース上のパケッ
トは、プリアンブル、スタートフレームデリミタ（ＳＦ
Ｄ）、及びデータフレームから成り、プリアンブルは７
オクテット、ＳＦＤは１オクテット、データフレームは
最大フレーム長で１５１８オクテットである。したがっ
て、ＩＥＥＥ８０２．３ｕで定義されているＭＩＩイン
タフェースでの１つのパケットの最大パケット長は、１
５２６オクテットとなる。このように、１つのパケット
は、１５２６オクテット、つまりＭＩＩインタフェース
上のクロックで３０５２クロックとなる。そして、ＭＩ
Ｉインタフェースのクロックの周波数を２５ＭＨｚと
し、この構成条件でのクロック同期化回路の入力側のク
ロックも、また出力側のクロックも±１００ｐｐｍ（１
ｐｐｍは、１００万分の１）だけの変動が許容されてい
るから、入力クロック１４と出力クロック１８との間の
周波数差が最も大きくなるときの周波数の高い方のクロ
ック１４又は１８の周波数Ａ又はＢは２５．００２５Ｍ
Ｈｚとなり、低い方のクロック１８又は１４の周波数Ｂ
又はＡは２４．９９７５ＭＨｚとなる。これらの周波数
Ａ，Ｂと、１パケット当たりのクロック数３０５２とを
式（９）及び式（１０）に代入してＮを求めてみると、
メモリ１２に必要な列数は、３となる。
られるが、この場合に必要になる列数を求めてみると次
のようになる。上述のＭＩＩインタフェース上のパケッ
トは、プリアンブル、スタートフレームデリミタ（ＳＦ
Ｄ）、及びデータフレームから成り、プリアンブルは７
オクテット、ＳＦＤは１オクテット、データフレームは
最大フレーム長で１５１８オクテットである。したがっ
て、ＩＥＥＥ８０２．３ｕで定義されているＭＩＩイン
タフェースでの１つのパケットの最大パケット長は、１
５２６オクテットとなる。このように、１つのパケット
は、１５２６オクテット、つまりＭＩＩインタフェース
上のクロックで３０５２クロックとなる。そして、ＭＩ
Ｉインタフェースのクロックの周波数を２５ＭＨｚと
し、この構成条件でのクロック同期化回路の入力側のク
ロックも、また出力側のクロックも±１００ｐｐｍ（１
ｐｐｍは、１００万分の１）だけの変動が許容されてい
るから、入力クロック１４と出力クロック１８との間の
周波数差が最も大きくなるときの周波数の高い方のクロ
ック１４又は１８の周波数Ａ又はＢは２５．００２５Ｍ
Ｈｚとなり、低い方のクロック１８又は１４の周波数Ｂ
又はＡは２４．９９７５ＭＨｚとなる。これらの周波数
Ａ，Ｂと、１パケット当たりのクロック数３０５２とを
式（９）及び式（１０）に代入してＮを求めてみると、
メモリ１２に必要な列数は、３となる。
【００２４】引続いて、クロック同期化回路を構成する
書き込みポインタ発生回路１５を説明すると、この書き
込みポインタ発生回路１５は、クロック同期化回路１０
の動作開始時に書き込みポインタの初期化を行うと共
に、書き込みデータ単位をメモリ１２に書き込むと、そ
の都度、入力クロック１４に応答して入力されて来るパ
ケットのうちの次の記憶データ単位をメモリ１２に書き
込むための書き込みポインタに更新する。また、書き込
みポインタ発生回路１５は、データ列をメモリ１２に書
き込んだメモリ１２のデータ記憶位置を示す書き込みポ
インタ１９を後述の読み出しポインタ発生回路１７へ供
給する。
書き込みポインタ発生回路１５を説明すると、この書き
込みポインタ発生回路１５は、クロック同期化回路１０
の動作開始時に書き込みポインタの初期化を行うと共
に、書き込みデータ単位をメモリ１２に書き込むと、そ
の都度、入力クロック１４に応答して入力されて来るパ
ケットのうちの次の記憶データ単位をメモリ１２に書き
込むための書き込みポインタに更新する。また、書き込
みポインタ発生回路１５は、データ列をメモリ１２に書
き込んだメモリ１２のデータ記憶位置を示す書き込みポ
インタ１９を後述の読み出しポインタ発生回路１７へ供
給する。
【００２５】データ保持検出回路１６は、メモリ１２に
記憶されたデータ列に有効なデータが存在するか否かを
検出し、存在するとき読み出しポインタ更新信号を読み
出しポインタ発生回路１７へ出力し、存在しないとき読
み出しポインタ再初期化指示信号（以下、読み出しポイ
ンタ再設定指示信号とも言う。）を読み出しポインタ発
生回路１７へ出力する。有効なデータは、図３に示すデ
ータ列中のＴＸＥＮフィールドとＴＸＥＲフィールドで
ある。
記憶されたデータ列に有効なデータが存在するか否かを
検出し、存在するとき読み出しポインタ更新信号を読み
出しポインタ発生回路１７へ出力し、存在しないとき読
み出しポインタ再初期化指示信号（以下、読み出しポイ
ンタ再設定指示信号とも言う。）を読み出しポインタ発
生回路１７へ出力する。有効なデータは、図３に示すデ
ータ列中のＴＸＥＮフィールドとＴＸＥＲフィールドで
ある。
【００２６】読み出しポインタ発生回路１７は、クロッ
ク同期化回路１０の動作開始時に読み出しポインタの初
期化を行うと共に、データ保持検出回路１６からポイン
タ更新信号を受信し、読み出しデータ単位をメモリ１２
から読み出したとき、その都度、出力クロック１８に応
答してメモリ１２に記憶されているパケットのうちの次
の記憶データ単位をメモリ１２から読み出すための読み
出しポインタに更新し、データ保持検出回路１６から読
み出しポインタ再設定指示信号を受信し、かつ読み出し
データ単位をメモリ１２から読み出した出力クロック直
前の入力クロックでの書き込みに用いた書き込みポイン
タ１９を書き込みポインタ発生回路１５から受信する
と、読み出しポインタを受信した書き込みポインタに合
わせ込む（変更する）再初期化を行う。
ク同期化回路１０の動作開始時に読み出しポインタの初
期化を行うと共に、データ保持検出回路１６からポイン
タ更新信号を受信し、読み出しデータ単位をメモリ１２
から読み出したとき、その都度、出力クロック１８に応
答してメモリ１２に記憶されているパケットのうちの次
の記憶データ単位をメモリ１２から読み出すための読み
出しポインタに更新し、データ保持検出回路１６から読
み出しポインタ再設定指示信号を受信し、かつ読み出し
データ単位をメモリ１２から読み出した出力クロック直
前の入力クロックでの書き込みに用いた書き込みポイン
タ１９を書き込みポインタ発生回路１５から受信する
と、読み出しポインタを受信した書き込みポインタに合
わせ込む（変更する）再初期化を行う。
【００２７】そして、書き込みポインタ発生回路１５と
読み出しポインタ発生回路１７とは独立して動作する。
また、書き込みポインタ発生回路１５と読み出しポイン
タ発生回路１７との初期化とは、書き込みポインタ発生
回路１５から出力される書き込みポインタが、メモリ１
２のうちのいずれか１つのデータ記憶位置を指すとき、
読み出しポインタ発生回路１７から出力される読み出し
ポインタは、メモリ１２のうちの書き込みポインタが指
しているデータ記憶位置から正順及び逆順に辿り同距離
の位置を指すようにポインタを設定することをいう。
読み出しポインタ発生回路１７とは独立して動作する。
また、書き込みポインタ発生回路１５と読み出しポイン
タ発生回路１７との初期化とは、書き込みポインタ発生
回路１５から出力される書き込みポインタが、メモリ１
２のうちのいずれか１つのデータ記憶位置を指すとき、
読み出しポインタ発生回路１７から出力される読み出し
ポインタは、メモリ１２のうちの書き込みポインタが指
しているデータ記憶位置から正順及び逆順に辿り同距離
の位置を指すようにポインタを設定することをいう。
【００２８】この例においては、メモリ１２をリンクバ
ッファとして使用し、入力クロック及び出力クロックの
周波数が正規分布しているとすると、入力クロック１４
が出力クロック１８に比べて速い確率は５０％であるこ
とから、読み出しポインタ１７の初期化は、書き込みポ
インタ１５から正順及び逆順に辿り同距離で最も離れて
いるデータ記憶位置となる。これを具体的に言えば、書
き込みポインタ１５が初期データ記憶位置１であると
き、読み出しポインタの初期データ記憶位置Ｍは、Ｍ＝
Ｎ／２＋１となり、書き込みポインタ１５の位置から正
順及び逆順方向にみて同一距離の位置となる。読み出し
ポインタ発生回路１７の再初期化とは、データ保持検出
回路１６から読み出しポインタ再設定指示信号を受信
し、かつ読み出しデータ単位をメモリ１２から読み出し
た出力クロック直前の入力クロックでの書き込みに用い
た書き込みポインタ１９を書き込みポインタ発生回路１
５から受信したとき、読み出しポインタを受信した書き
込みポインタに設定することをいう。
ッファとして使用し、入力クロック及び出力クロックの
周波数が正規分布しているとすると、入力クロック１４
が出力クロック１８に比べて速い確率は５０％であるこ
とから、読み出しポインタ１７の初期化は、書き込みポ
インタ１５から正順及び逆順に辿り同距離で最も離れて
いるデータ記憶位置となる。これを具体的に言えば、書
き込みポインタ１５が初期データ記憶位置１であると
き、読み出しポインタの初期データ記憶位置Ｍは、Ｍ＝
Ｎ／２＋１となり、書き込みポインタ１５の位置から正
順及び逆順方向にみて同一距離の位置となる。読み出し
ポインタ発生回路１７の再初期化とは、データ保持検出
回路１６から読み出しポインタ再設定指示信号を受信
し、かつ読み出しデータ単位をメモリ１２から読み出し
た出力クロック直前の入力クロックでの書き込みに用い
た書き込みポインタ１９を書き込みポインタ発生回路１
５から受信したとき、読み出しポインタを受信した書き
込みポインタに設定することをいう。
【００２９】次に、この例の動作について説明する。ク
ロック同期化回路１０が動作を開始するとき、メモリ１
２の初期化も行われると共に、書き込みポインタ発生回
路１５と読み出しポインタ発生回路１７の初期化が行わ
れる（図２のステップＳＰ１、ステップＳＰ２）。この
初期化により、書き込みポインタ１５は初期データ記憶
位置１を指し、読み出しポインタは初期データ記憶位置
ＭをＭ＝Ｎ／２＋１を指す。入力されるパケットの書き
込みデータ単位［ＴＸＤ（４ビット）、ＴＸＥＮ（１ビ
ット）、ＴＸＥＲ（１ビット）］が、書き込みポインタ
発生回路１５から出力される書き込みポインタが指して
いるデータ記憶位置に書き込まれ（ステップＳＰ３）、
この書き込み後に、書き込みポインタの更新が行われる
（ステップＳＰ４）。
ロック同期化回路１０が動作を開始するとき、メモリ１
２の初期化も行われると共に、書き込みポインタ発生回
路１５と読み出しポインタ発生回路１７の初期化が行わ
れる（図２のステップＳＰ１、ステップＳＰ２）。この
初期化により、書き込みポインタ１５は初期データ記憶
位置１を指し、読み出しポインタは初期データ記憶位置
ＭをＭ＝Ｎ／２＋１を指す。入力されるパケットの書き
込みデータ単位［ＴＸＤ（４ビット）、ＴＸＥＮ（１ビ
ット）、ＴＸＥＲ（１ビット）］が、書き込みポインタ
発生回路１５から出力される書き込みポインタが指して
いるデータ記憶位置に書き込まれ（ステップＳＰ３）、
この書き込み後に、書き込みポインタの更新が行われる
（ステップＳＰ４）。
【００３０】この書き込み処理と独立に並行して、読み
出し処理が行われる。この読み出し処理は、初期化され
た読み出しポインタが指しているデータ記憶位置から開
始される（ステップＳＰ５）。読み出されたデータ列に
有効なデータが存在するか否かの判定が、データ保持検
出回路１６で行われる（ステップＳＰ６）。読み出し開
始時には、メモリ１２がクリアされており、読み出され
たデータ列は、例えば、オール０のデータ列が出力デー
タとして出力される。
出し処理が行われる。この読み出し処理は、初期化され
た読み出しポインタが指しているデータ記憶位置から開
始される（ステップＳＰ５）。読み出されたデータ列に
有効なデータが存在するか否かの判定が、データ保持検
出回路１６で行われる（ステップＳＰ６）。読み出し開
始時には、メモリ１２がクリアされており、読み出され
たデータ列は、例えば、オール０のデータ列が出力デー
タとして出力される。
【００３１】メモリ１２には、未だ有効なデータはない
から、データ保持検出回路１６での判定（ステップＳＰ
６の判定）は、有効なデータ無しの判定（否定判定）と
なり（ステップＳＰ６のＮｏ）、データ保持検出回路１
６から読み出しポインタ再初期化指示信号が出力され、
読み出しポインタの再初期化（再設定）が行われ（ステ
ップＳＰ７）、この再初期化後の読み出し処理は、ステ
ップＳＰ５に戻って再初期化された読み出しポインタ
（直前のクロックで書き込みが行われたデータ記憶位置
に再初期化された読み出しポインタ）が指しているメモ
リ１２のデータ記憶位置からの読み出しを行う（ステッ
プＳＰ５）。
から、データ保持検出回路１６での判定（ステップＳＰ
６の判定）は、有効なデータ無しの判定（否定判定）と
なり（ステップＳＰ６のＮｏ）、データ保持検出回路１
６から読み出しポインタ再初期化指示信号が出力され、
読み出しポインタの再初期化（再設定）が行われ（ステ
ップＳＰ７）、この再初期化後の読み出し処理は、ステ
ップＳＰ５に戻って再初期化された読み出しポインタ
（直前のクロックで書き込みが行われたデータ記憶位置
に再初期化された読み出しポインタ）が指しているメモ
リ１２のデータ記憶位置からの読み出しを行う（ステッ
プＳＰ５）。
【００３２】ここで、図４乃至図７を参照して、メモリ
１２の列数を３としてこの例を構成した場合の、読み出
しポインタの再初期化を以下に説明する。先ず、入力ク
ロックの周波数より出力クロックの周波数が高い場合の
再初期化を図４及び図５を参照して説明する。図４にお
いて、ａ乃至ｍは、入力クロックの立ち上がり（データ
列の書き込みタイミング）を表し、１乃至１５は、出力
クロックの立ち上がり（データ列の読み出しタイミン
グ）を表す。図５は、メモリ１２の書き込みと読み出し
との関係を時系列上に展開して示す図であり、３列の容
量を有するメモリ１２の第１列目を（１）と、第２列目
を（２）と、第３列目を（３）と図５の最左側の縦欄に
表してある。そして、表示の都合上、図５では、図４に
示すタイミング関係の一部のみを示している。最左側の
縦欄より右側にある各縦欄には、その最初の縦欄から右
へ第１番目の縦欄、第２番目の縦欄、・・・として参照
する。その各縦欄は、交互に読み出しタイミング、そし
て書き込みタイミングを表す。そして、各縦欄の小文字
のアルファベットは、図４の書き込みタイミングを表
し、算用数字は、図４の読み出しタイミングを表す。ま
た、アンダーラインを付してある小文字のアルファベッ
トは、書き込みタイミングを表すと同時に、当該書き込
みタイミングで有効なデータが書き込まれたことをも表
し、アンダーラインを付してない小文字のアルファベッ
トは、書き込みタイミングを表すと同時に、当該書き込
みタイミングで有効なデータが書き込まれていないこと
をも表している。
１２の列数を３としてこの例を構成した場合の、読み出
しポインタの再初期化を以下に説明する。先ず、入力ク
ロックの周波数より出力クロックの周波数が高い場合の
再初期化を図４及び図５を参照して説明する。図４にお
いて、ａ乃至ｍは、入力クロックの立ち上がり（データ
列の書き込みタイミング）を表し、１乃至１５は、出力
クロックの立ち上がり（データ列の読み出しタイミン
グ）を表す。図５は、メモリ１２の書き込みと読み出し
との関係を時系列上に展開して示す図であり、３列の容
量を有するメモリ１２の第１列目を（１）と、第２列目
を（２）と、第３列目を（３）と図５の最左側の縦欄に
表してある。そして、表示の都合上、図５では、図４に
示すタイミング関係の一部のみを示している。最左側の
縦欄より右側にある各縦欄には、その最初の縦欄から右
へ第１番目の縦欄、第２番目の縦欄、・・・として参照
する。その各縦欄は、交互に読み出しタイミング、そし
て書き込みタイミングを表す。そして、各縦欄の小文字
のアルファベットは、図４の書き込みタイミングを表
し、算用数字は、図４の読み出しタイミングを表す。ま
た、アンダーラインを付してある小文字のアルファベッ
トは、書き込みタイミングを表すと同時に、当該書き込
みタイミングで有効なデータが書き込まれたことをも表
し、アンダーラインを付してない小文字のアルファベッ
トは、書き込みタイミングを表すと同時に、当該書き込
みタイミングで有効なデータが書き込まれていないこと
をも表している。
【００３３】図５において、第１番目の縦欄は、読み出
しタイミング３であり、メモリ１２の第３列目の読み出
しを行う。また、該読み出しタイミング３直前の書き込
みタイミングは、図５の例示の書き込み／読み出しの関
係においては、図４に示す書き込みタイミングｂであ
り、この書き込みタイミングｂでの書き込みは、メモリ
１２の第１列目（１）に対して為される。書き込みポイ
ンタ発生回路１５からは、またメモリ１２の第１列目
（１）を示す書き込みポインタ１９が読み出しポインタ
発生回路１７へ供給される。そして、図４のタイミング
チャートから明らかなように、このタイミングにおいて
はメモリ１２に有効なデータは存在しないので、データ
保持検出回路１６から読み出しポインタ再初期化指示信
号が発生され、読み出しポインタ発生回路１７へ供給さ
れるので、読み出しポインタ発生回路１７では、読み出
しポインタを供給された書き込みポインタ１９に合わせ
込む（変更する）。この書き込みポインタの変更が、こ
の具体例での再初期化である。この再初期化を、第１番
目の縦欄で、メモリ１２の第３列目（３）の枡の中に示
す読み出しタイミング３の下に（１）で示してある。こ
の（１）が、再初期化された読み出しポインタである。
しタイミング３であり、メモリ１２の第３列目の読み出
しを行う。また、該読み出しタイミング３直前の書き込
みタイミングは、図５の例示の書き込み／読み出しの関
係においては、図４に示す書き込みタイミングｂであ
り、この書き込みタイミングｂでの書き込みは、メモリ
１２の第１列目（１）に対して為される。書き込みポイ
ンタ発生回路１５からは、またメモリ１２の第１列目
（１）を示す書き込みポインタ１９が読み出しポインタ
発生回路１７へ供給される。そして、図４のタイミング
チャートから明らかなように、このタイミングにおいて
はメモリ１２に有効なデータは存在しないので、データ
保持検出回路１６から読み出しポインタ再初期化指示信
号が発生され、読み出しポインタ発生回路１７へ供給さ
れるので、読み出しポインタ発生回路１７では、読み出
しポインタを供給された書き込みポインタ１９に合わせ
込む（変更する）。この書き込みポインタの変更が、こ
の具体例での再初期化である。この再初期化を、第１番
目の縦欄で、メモリ１２の第３列目（３）の枡の中に示
す読み出しタイミング３の下に（１）で示してある。こ
の（１）が、再初期化された読み出しポインタである。
【００３４】第２番目の縦欄は、書き込みタイミングｃ
を示してある。第３番目の縦欄は、読み出しタイミング
４を示してあるが、この読み出しタイミング４の読み出
しポインタは、第１番目の縦欄において説明した再初期
化の読み出しポインタ１であり、この読み出しポインタ
１によるメモリ１２の第１列目（１）の読み出しが行わ
れた後に、データ保持検出回路１６による有効なデータ
の存否の判定が行われる。図４のタイミングチャートか
ら明らかなように、有効なデータは存在しないから、第
１番目の縦欄において説明したと同様の再初期化が行わ
れる。その結果は、第３番目の縦欄に示すように、読み
出しタイミングが４で、再初期化された読み出しポイン
タは、読み出しタイミング４の下に（２）と示してあ
る。第２番及び第３番目の縦欄について説明した動作と
同様の動作が、第４番目の縦欄及び第５番目の縦欄で行
われ、その結果はそれら縦欄に同様に示してある。第６
番の縦欄及び第７番目の縦欄においても、先行する対応
各縦欄について説明した動作と、次の相違点を除き同じ
動作が生ぜしめられる。この相違点は、第７番目の縦欄
において行われる有効なデータの存否の判定は、書き込
みタイミングｅにおいて、既にパケットのデータ列（有
効なデータ）ｅがメモリ１２の第１列目（１）に書き込
まれているから、読み出しポインタの再初期化は行われ
ず、読み出しポインタの＋１だけの更新が行われる。し
たがって、第７番目の縦欄に示す読み出しタイミング６
の下に読み出しポインタの更新値である（１）を示して
ある。
を示してある。第３番目の縦欄は、読み出しタイミング
４を示してあるが、この読み出しタイミング４の読み出
しポインタは、第１番目の縦欄において説明した再初期
化の読み出しポインタ１であり、この読み出しポインタ
１によるメモリ１２の第１列目（１）の読み出しが行わ
れた後に、データ保持検出回路１６による有効なデータ
の存否の判定が行われる。図４のタイミングチャートか
ら明らかなように、有効なデータは存在しないから、第
１番目の縦欄において説明したと同様の再初期化が行わ
れる。その結果は、第３番目の縦欄に示すように、読み
出しタイミングが４で、再初期化された読み出しポイン
タは、読み出しタイミング４の下に（２）と示してあ
る。第２番及び第３番目の縦欄について説明した動作と
同様の動作が、第４番目の縦欄及び第５番目の縦欄で行
われ、その結果はそれら縦欄に同様に示してある。第６
番の縦欄及び第７番目の縦欄においても、先行する対応
各縦欄について説明した動作と、次の相違点を除き同じ
動作が生ぜしめられる。この相違点は、第７番目の縦欄
において行われる有効なデータの存否の判定は、書き込
みタイミングｅにおいて、既にパケットのデータ列（有
効なデータ）ｅがメモリ１２の第１列目（１）に書き込
まれているから、読み出しポインタの再初期化は行われ
ず、読み出しポインタの＋１だけの更新が行われる。し
たがって、第７番目の縦欄に示す読み出しタイミング６
の下に読み出しポインタの更新値である（１）を示して
ある。
【００３５】以下、第２０番目の縦欄まで、各読み出し
タイミング毎の有効なデータの存否の判定は肯定となる
から、第６番目の縦欄及び第７番目の縦欄について説明
したと同様の動作が反復されるだけなので、その説明は
省略する。第２１番目の縦欄の読み出しタイミングにお
いては、図４に示すように、有効なデータは、メモリ１
２に存在しないから、上述したところから明らかなよう
に、再初期化が行われて読み出しポインタは、該読み出
しポインタ直前の書き込みタイミングでの書き込みポイ
ンタを示す（２）となる。この読み出しポインタは、第
２１番目の読み出しタイミング１４の下に（２）で示し
てある。
タイミング毎の有効なデータの存否の判定は肯定となる
から、第６番目の縦欄及び第７番目の縦欄について説明
したと同様の動作が反復されるだけなので、その説明は
省略する。第２１番目の縦欄の読み出しタイミングにお
いては、図４に示すように、有効なデータは、メモリ１
２に存在しないから、上述したところから明らかなよう
に、再初期化が行われて読み出しポインタは、該読み出
しポインタ直前の書き込みタイミングでの書き込みポイ
ンタを示す（２）となる。この読み出しポインタは、第
２１番目の読み出しタイミング１４の下に（２）で示し
てある。
【００３６】次に、出力クロックの周波数より入力クロ
ックの周波数の方が高い場合の再初期化について説明す
る。図６及び図７が、それぞれこの場合のタイミングチ
ャート及びメモリ１２の書き込みと読み出しとの関係を
時系列上に展開して示す図であり、図４及び図５にそれ
ぞれ対応する。
ックの周波数の方が高い場合の再初期化について説明す
る。図６及び図７が、それぞれこの場合のタイミングチ
ャート及びメモリ１２の書き込みと読み出しとの関係を
時系列上に展開して示す図であり、図４及び図５にそれ
ぞれ対応する。
【００３７】ここで、読み出しポインタの再初期化につ
いての具体的な説明に入る前に戻ると、１又は複数の再
初期化をした出力クロックの次の入力クロックに応答し
て行われた書き込み処理において当該パケットの最初の
データ列が、メモリ１２に書き込まれ、有効なデータが
メモリ１２に存在しているから、有効なデータ有りの判
定（肯定判定）がデータ保持検出回路１６で行われ、読
み出しポインタ更新信号がデータ保持検出回路１６から
出力される（ステップＳＰ６のＹｅｓ）。読み出し処理
は、データ保持検出回路１６から出力される読み出しポ
インタ更新信号に応答して読み出しポインタに＋１して
読み出しポインタの更新をする（ステップＳＰ８）。な
お、読み出しポインタ更新信号は、読み出しポインタ再
初期化指示信号の反転信号を用いるようにしてもよい。
いての具体的な説明に入る前に戻ると、１又は複数の再
初期化をした出力クロックの次の入力クロックに応答し
て行われた書き込み処理において当該パケットの最初の
データ列が、メモリ１２に書き込まれ、有効なデータが
メモリ１２に存在しているから、有効なデータ有りの判
定（肯定判定）がデータ保持検出回路１６で行われ、読
み出しポインタ更新信号がデータ保持検出回路１６から
出力される（ステップＳＰ６のＹｅｓ）。読み出し処理
は、データ保持検出回路１６から出力される読み出しポ
インタ更新信号に応答して読み出しポインタに＋１して
読み出しポインタの更新をする（ステップＳＰ８）。な
お、読み出しポインタ更新信号は、読み出しポインタ再
初期化指示信号の反転信号を用いるようにしてもよい。
【００３８】このような書き込みポインタの更新、及び
読み出しポインタの更新が、引き続いて、行われる（ス
テップＳＰ４、ステップＳＰ８）。書き込みポインタの
順次の更新により、パケットを構成する順次の各データ
列は、更新された書き込みポインタが指しているデータ
記憶位置に、順次、書き込まれて行く。また、読み出し
ポインタの順次の更新により、メモリ１２からオール０
のデータ列が出力データとして出力されて行き、遂に
は、書き込みポインタの初期値１を読み出しポインタが
指すに至る。この「書き込みポインタの初期値１を指
す」ように更新されるまでに読み出される各出力データ
は、メモリ１２の初期化でクリアされたデータ列、例え
ば、オール０のデータ列で、これらの読み出しデータ
が、順次、出力データ１３として出力される。
読み出しポインタの更新が、引き続いて、行われる（ス
テップＳＰ４、ステップＳＰ８）。書き込みポインタの
順次の更新により、パケットを構成する順次の各データ
列は、更新された書き込みポインタが指しているデータ
記憶位置に、順次、書き込まれて行く。また、読み出し
ポインタの順次の更新により、メモリ１２からオール０
のデータ列が出力データとして出力されて行き、遂に
は、書き込みポインタの初期値１を読み出しポインタが
指すに至る。この「書き込みポインタの初期値１を指
す」ように更新されるまでに読み出される各出力データ
は、メモリ１２の初期化でクリアされたデータ列、例え
ば、オール０のデータ列で、これらの読み出しデータ
が、順次、出力データ１３として出力される。
【００３９】こうして、読み出しポインタが、書き込み
ポインタの初期値１を指すデータ記憶位置へ更新された
後の次の出力クロックから数えて順次のＮ個の出力クロ
ックに応答して、各読み出しポインタが指している各デ
ータ記憶位置（当該パケットの最初のデータ列を記憶し
ているデータ記憶位置１からＮ個のデータ記憶位置）か
らＮ個のデータ列を順次読み出して行く。入力クロック
に同期している入力データを出力クロックに同期させて
出力する際のパケットを構成するデータ列数Ｐ（Ｐ＝ｋ
Ｎ、ｋは任意の正数）分をメモリ１２に書き込み、そし
て読み出してしまうまで、Ｎ列分の記憶容量を有するメ
モリ１２を繰り返して使用する。
ポインタの初期値１を指すデータ記憶位置へ更新された
後の次の出力クロックから数えて順次のＮ個の出力クロ
ックに応答して、各読み出しポインタが指している各デ
ータ記憶位置（当該パケットの最初のデータ列を記憶し
ているデータ記憶位置１からＮ個のデータ記憶位置）か
らＮ個のデータ列を順次読み出して行く。入力クロック
に同期している入力データを出力クロックに同期させて
出力する際のパケットを構成するデータ列数Ｐ（Ｐ＝ｋ
Ｎ、ｋは任意の正数）分をメモリ１２に書き込み、そし
て読み出してしまうまで、Ｎ列分の記憶容量を有するメ
モリ１２を繰り返して使用する。
【００４０】これにより、メモリ１２の入力側において
周波数Ａ〔Ｈｚ〕の入力クロックで受け取られるパケッ
トのデータ列を、データ列の抜けや重複を生じさせるこ
となく、周波数Ｂ〔Ｈｚ〕の出力クロックでメモリ１２
の出力側へ出力することができる。すなわち、パケット
データの抜けや重複を生じさせることなく、周波数Ａ
〔Ｈｚ〕の入力クロックに同期して入力されたパケット
データを、周波数Ｂ〔Ｈｚ〕の出力クロックに同期させ
て出力することができる（入力されたパケットデータの
クロックを周波数Ａ〔Ｈｚ〕の入力クロックから周波数
Ｂ〔Ｈｚ〕の出力クロックに変換することができる）。
周波数Ａ〔Ｈｚ〕の入力クロックで受け取られるパケッ
トのデータ列を、データ列の抜けや重複を生じさせるこ
となく、周波数Ｂ〔Ｈｚ〕の出力クロックでメモリ１２
の出力側へ出力することができる。すなわち、パケット
データの抜けや重複を生じさせることなく、周波数Ａ
〔Ｈｚ〕の入力クロックに同期して入力されたパケット
データを、周波数Ｂ〔Ｈｚ〕の出力クロックに同期させ
て出力することができる（入力されたパケットデータの
クロックを周波数Ａ〔Ｈｚ〕の入力クロックから周波数
Ｂ〔Ｈｚ〕の出力クロックに変換することができる）。
【００４１】このように、この例の構成によれば、入力
クロック１４も出力クロック１８も共に同一周波数に設
定されるが、各クロック源の周波数安定度のばらつきに
より周波数が変動して入力クロック１４と出力クロック
１８との間に周波数差が生じた場合の、入力クロック１
４に同期して入力されたパケットデータを出力クロック
１８に同期させて出力することができる。１パケットの
最大パケット長をＬとしたとき、この同期化に要する記
憶容量は、従来のクロック同期化回路では１パケットの
最大パケット長Ｌだけの記憶容量を必要としていたが、
この実施例においても、（Ｌ−Ｎ）列分だけ少なくて済
む。この記憶容量の削減により、パケットの伝送遅延の
短縮となる。加えて、クロック同期化回路を半導体チッ
プ上に集積化しようとする場合には、クロック同期化回
路の半導体チップ上への集積化に有利性をもたらす。
クロック１４も出力クロック１８も共に同一周波数に設
定されるが、各クロック源の周波数安定度のばらつきに
より周波数が変動して入力クロック１４と出力クロック
１８との間に周波数差が生じた場合の、入力クロック１
４に同期して入力されたパケットデータを出力クロック
１８に同期させて出力することができる。１パケットの
最大パケット長をＬとしたとき、この同期化に要する記
憶容量は、従来のクロック同期化回路では１パケットの
最大パケット長Ｌだけの記憶容量を必要としていたが、
この実施例においても、（Ｌ−Ｎ）列分だけ少なくて済
む。この記憶容量の削減により、パケットの伝送遅延の
短縮となる。加えて、クロック同期化回路を半導体チッ
プ上に集積化しようとする場合には、クロック同期化回
路の半導体チップ上への集積化に有利性をもたらす。
【００４２】この有利な効果について具体的に述べる
と、上述したように、メモリ１２に必要な列数は、３と
なる。したがって、従来のクロック同期化回路で必要と
していた列数３０５２の９９．９％の削減となり、記憶
容量の大幅な削減となる。この記憶容量の大幅な削減
は、パケットの伝送遅延の大幅な短縮となるばかりでな
く、クロック同期化回路の半導体チップ上への集積化に
おいて大きな利点となる。
と、上述したように、メモリ１２に必要な列数は、３と
なる。したがって、従来のクロック同期化回路で必要と
していた列数３０５２の９９．９％の削減となり、記憶
容量の大幅な削減となる。この記憶容量の大幅な削減
は、パケットの伝送遅延の大幅な短縮となるばかりでな
く、クロック同期化回路の半導体チップ上への集積化に
おいて大きな利点となる。
【００４３】◇第２実施例
図８は、この発明の第２実施例であるクロック同期化回
路の構成を概略示すブロック図、図９は、同クロック同
期化回路の動作手順の説明図である。この実施例の構成
が、第１実施例のそれと大きく異なるところは、メモリ
１２に有効なデータが記憶されているか否かの判定を書
き込み処理で行うと共に、再初期化の入力クロック直前
の出力クロックでメモリ１２からデータ列を読み出した
読み出しポインタ２０を読み出しポインタ発生回路１７
Ａから書き込みポインタ発生回路１５Ａに知らせるよう
にした点である。すなわち、データ保持検出回路１６で
検出された否定判定、又は肯定判定に対応する書き込み
ポインタ再初期化指示信号、又は書き込みポインタ更新
信号が、データ保持検出回路１６から書き込みポインタ
発生回路１５Ａに供給される。したがって、図９の説明
図には、書き込み処理の中でメモリ１２に記憶されたデ
ータ列に有効なデータが存在するか否かの判定を行うス
テップＳＰ６Ａ、及びデータ保持検出回路１６から書き
込みポインタ再初期化指示信号が出力され、かつこの書
き込みポインタ再初期化指示信号を出力させた入力クロ
ックの直前の出力クロックで発生された読み出しポイン
タ２０を読み出しポインタ発生回路１７Ａから書き込み
ポインタ発生回路１５Ａへ供給して書き込みポインタの
再初期化を行うステップＳＰ７Ａが設けられている。読
み出しポインタ発生回路１７Ａは、出力クロックにのみ
応答して読み出しポインタを発生する。なお、これ以外
の点では、この例の構成は、第１実施例と同一構成であ
るので、図８及び図９においては、図１及び図２の構成
部分と同一の各部には同一の符号を付してその説明を省
略する。
路の構成を概略示すブロック図、図９は、同クロック同
期化回路の動作手順の説明図である。この実施例の構成
が、第１実施例のそれと大きく異なるところは、メモリ
１２に有効なデータが記憶されているか否かの判定を書
き込み処理で行うと共に、再初期化の入力クロック直前
の出力クロックでメモリ１２からデータ列を読み出した
読み出しポインタ２０を読み出しポインタ発生回路１７
Ａから書き込みポインタ発生回路１５Ａに知らせるよう
にした点である。すなわち、データ保持検出回路１６で
検出された否定判定、又は肯定判定に対応する書き込み
ポインタ再初期化指示信号、又は書き込みポインタ更新
信号が、データ保持検出回路１６から書き込みポインタ
発生回路１５Ａに供給される。したがって、図９の説明
図には、書き込み処理の中でメモリ１２に記憶されたデ
ータ列に有効なデータが存在するか否かの判定を行うス
テップＳＰ６Ａ、及びデータ保持検出回路１６から書き
込みポインタ再初期化指示信号が出力され、かつこの書
き込みポインタ再初期化指示信号を出力させた入力クロ
ックの直前の出力クロックで発生された読み出しポイン
タ２０を読み出しポインタ発生回路１７Ａから書き込み
ポインタ発生回路１５Ａへ供給して書き込みポインタの
再初期化を行うステップＳＰ７Ａが設けられている。読
み出しポインタ発生回路１７Ａは、出力クロックにのみ
応答して読み出しポインタを発生する。なお、これ以外
の点では、この例の構成は、第１実施例と同一構成であ
るので、図８及び図９においては、図１及び図２の構成
部分と同一の各部には同一の符号を付してその説明を省
略する。
【００４４】次に、図８及び図９を参照してこの第２実
施例の動作について説明する。第２実施例では、同期化
の動作の開始時に、メモリ１２、書き込みポインタ、及
び読み出しポインタの各初期化が行われること（図９の
ステップＳＰ１、ＳＰ２）、及びデータ列のメモリ１２
への書き込みが行われること（ステップＳＰ３）は、第
１実施例と同様である。メモリ１２に書き込まれたデー
タ列に有効なデータを含むか否かの判定がデータ保持検
出回路１６で行われる（ステップＳＰ６Ａ）。動作開始
から所定の時間経過後にパケットが入力され、そのパケ
ットの最初の列データが初期化された書き込みポイン
タ、又は再初期化された書き込みポインタが指している
メモリ１２のデータ記憶位置に書き込まれるまでの間
は、データ保持検出回路１６で否定判定が得られ、デー
タ保持検出回路１６から書き込みポインタ再初期化指示
信号が発生され、かつ書き込みポインタ再初期化指示信
号を発生させた入力クロック直前の出力クロックでデー
タを読み出した読み出しポインタ２０が読み出しポイン
タ発生回路１７Ａから書き込みポインタ発生回路１５Ａ
に送られて来ると、書き込みポインタ発生回路１５Ａ
は、書き込みポインタを読み出しポインタ２０に変更し
て、書き込みポインタの再初期化を行う。
施例の動作について説明する。第２実施例では、同期化
の動作の開始時に、メモリ１２、書き込みポインタ、及
び読み出しポインタの各初期化が行われること（図９の
ステップＳＰ１、ＳＰ２）、及びデータ列のメモリ１２
への書き込みが行われること（ステップＳＰ３）は、第
１実施例と同様である。メモリ１２に書き込まれたデー
タ列に有効なデータを含むか否かの判定がデータ保持検
出回路１６で行われる（ステップＳＰ６Ａ）。動作開始
から所定の時間経過後にパケットが入力され、そのパケ
ットの最初の列データが初期化された書き込みポイン
タ、又は再初期化された書き込みポインタが指している
メモリ１２のデータ記憶位置に書き込まれるまでの間
は、データ保持検出回路１６で否定判定が得られ、デー
タ保持検出回路１６から書き込みポインタ再初期化指示
信号が発生され、かつ書き込みポインタ再初期化指示信
号を発生させた入力クロック直前の出力クロックでデー
タを読み出した読み出しポインタ２０が読み出しポイン
タ発生回路１７Ａから書き込みポインタ発生回路１５Ａ
に送られて来ると、書き込みポインタ発生回路１５Ａ
は、書き込みポインタを読み出しポインタ２０に変更し
て、書き込みポインタの再初期化を行う。
【００４５】初期化された、又は再初期化された書き込
みポインタが指しているメモリ１２のデータ記憶位置に
パケットの最初のデータ列が書き込まれると、データ保
持検出回路１６で肯定判定が得られ、書き込みポインタ
更新信号がデータ保持検出回路１６から出力される（ス
テップＳＰ６ＡのＹｅｓ）。この肯定判定信号に応答し
て書き込みポインタ発生回路１５Ａは、＋１だけの書き
込みポインタの更新を行って（ステップＳＰ４）パケッ
トの次のデータ列の書き込みに入る。書き込みについて
は、以下同様にして当該パケットの最後のデータ列の書
き込みまで行う。当該パケットの最後のデータ列の書き
込み終了後は、次のパケットが到達するまで、ステップ
ＳＰ３、ステップＳＰ６Ａ、ステップＳＰ７Ａ、そして
ステップＳＰ３に戻るループを繰り返す。この書き込み
処理と動作が独立な読み出し処理においては、同期化の
動作の開始時に読み出しポインタの初期化が行われた後
（ステップＳＰ２）、出力クロック毎に読み出しポイン
タが指しているメモリ１２のデータ記憶位置が読み出さ
れ（ステップＳＰ５）、読み出しポインタの更新が行わ
れる（ステップＳＰ８）。
みポインタが指しているメモリ１２のデータ記憶位置に
パケットの最初のデータ列が書き込まれると、データ保
持検出回路１６で肯定判定が得られ、書き込みポインタ
更新信号がデータ保持検出回路１６から出力される（ス
テップＳＰ６ＡのＹｅｓ）。この肯定判定信号に応答し
て書き込みポインタ発生回路１５Ａは、＋１だけの書き
込みポインタの更新を行って（ステップＳＰ４）パケッ
トの次のデータ列の書き込みに入る。書き込みについて
は、以下同様にして当該パケットの最後のデータ列の書
き込みまで行う。当該パケットの最後のデータ列の書き
込み終了後は、次のパケットが到達するまで、ステップ
ＳＰ３、ステップＳＰ６Ａ、ステップＳＰ７Ａ、そして
ステップＳＰ３に戻るループを繰り返す。この書き込み
処理と動作が独立な読み出し処理においては、同期化の
動作の開始時に読み出しポインタの初期化が行われた後
（ステップＳＰ２）、出力クロック毎に読み出しポイン
タが指しているメモリ１２のデータ記憶位置が読み出さ
れ（ステップＳＰ５）、読み出しポインタの更新が行わ
れる（ステップＳＰ８）。
【００４６】このように、この例の構成によれば、入力
クロック１４も出力クロック１８も共に同一周波数に設
定されるが、各クロック源の周波数安定度のばらつきに
より入力クロック１４及び出力クロック１８の周波数が
変動して入力クロック１４と出力クロック１８との間に
周波数差が生じた場合の、入力クロック１４に同期して
入力されたパケットデータを出力クロック１８に同期さ
せて出力することができる。１パケットの最大パケット
長をＬとしたとき、この同期化に要する記憶容量は、従
来のクロック同期化回路では１パケットの最大パケット
長Ｌだけの記憶容量を必要としていたが、この発明によ
れば、（Ｌ−Ｎ）列分だけ少なくて済む。この記憶容量
の削減により、パケットの伝送遅延の短縮となる。加え
て、クロック同期化回路を半導体チップ上に集積化しよ
うとする場合にはクロック同期化回路の半導体チップ上
への集積化に有利性をもたらす。
クロック１４も出力クロック１８も共に同一周波数に設
定されるが、各クロック源の周波数安定度のばらつきに
より入力クロック１４及び出力クロック１８の周波数が
変動して入力クロック１４と出力クロック１８との間に
周波数差が生じた場合の、入力クロック１４に同期して
入力されたパケットデータを出力クロック１８に同期さ
せて出力することができる。１パケットの最大パケット
長をＬとしたとき、この同期化に要する記憶容量は、従
来のクロック同期化回路では１パケットの最大パケット
長Ｌだけの記憶容量を必要としていたが、この発明によ
れば、（Ｌ−Ｎ）列分だけ少なくて済む。この記憶容量
の削減により、パケットの伝送遅延の短縮となる。加え
て、クロック同期化回路を半導体チップ上に集積化しよ
うとする場合にはクロック同期化回路の半導体チップ上
への集積化に有利性をもたらす。
【００４７】この有利な効果を具体的に言えば、この例
でも、メモリ１２の記憶容量Ｎ＝３としてクロック同期
化回路を構成し得るから、従来のクロック同期化回路で
必要としていた列数３０５２の９９．９％の削減とな
り、記憶容量の大幅な削減となる。これにより、パケッ
トの送受信の遅延が大幅に短縮されるし、またクロック
同期化回路の半導体チップ上への集積化において占有面
積が大幅に少なくて済むという大きな利点が得られる。
でも、メモリ１２の記憶容量Ｎ＝３としてクロック同期
化回路を構成し得るから、従来のクロック同期化回路で
必要としていた列数３０５２の９９．９％の削減とな
り、記憶容量の大幅な削減となる。これにより、パケッ
トの送受信の遅延が大幅に短縮されるし、またクロック
同期化回路の半導体チップ上への集積化において占有面
積が大幅に少なくて済むという大きな利点が得られる。
【００４８】◇第３実施例
図１０は、この発明の第３実施例であるクロック同期化
回路の構成を概略示すブロック図、図１１は、同クロッ
ク同期化回路の動作手順の説明図である。この実施例の
構成が、第１実施例のそれと大きく異なるところは、メ
モリ１２に有効なデータが記憶されているか否かの判定
を書き込み処理及び読み出し処理で行うと共に、再初期
化の入力クロック直前の出力クロックで発生された読み
出しポインタ２０を読み出しポインタ発生回路１７から
書き込みポインタ発生回路１５Ａに送り、かつ再初期化
の出力クロック直前の入力クロックで発生された書き込
みポインタ１９を書き込みポインタ発生回路１５Ａから
読み出しポインタ発生回路１７に送るようにした点であ
る。
回路の構成を概略示すブロック図、図１１は、同クロッ
ク同期化回路の動作手順の説明図である。この実施例の
構成が、第１実施例のそれと大きく異なるところは、メ
モリ１２に有効なデータが記憶されているか否かの判定
を書き込み処理及び読み出し処理で行うと共に、再初期
化の入力クロック直前の出力クロックで発生された読み
出しポインタ２０を読み出しポインタ発生回路１７から
書き込みポインタ発生回路１５Ａに送り、かつ再初期化
の出力クロック直前の入力クロックで発生された書き込
みポインタ１９を書き込みポインタ発生回路１５Ａから
読み出しポインタ発生回路１７に送るようにした点であ
る。
【００４９】すなわち、データ保持検出回路１６で検出
された否定判定、又は肯定判定に対応する書き込みポイ
ンタ再初期化指示信号、又は書き込みポインタ更新信号
が、書き込みポインタ発生回路１５Ａ及び読み出しポイ
ンタ発生回路１７に供給される。したがって、図１１の
説明図には、書き込み処理の中でメモリ１２に記憶され
たデータ列に有効なデータが存在するか否かの判定を行
うステップＳＰ６Ａ、及びデータ保持検出回路１６から
書き込みポインタ再初期化指示信号が出力され、かつこ
の書き込みポインタ再初期化指示信号が出力された入力
クロックの直前の出力クロックで読み出しデータ単位を
メモリ１２から読み出した読み出しポインタ２０が読み
出しポインタ発生回路１７Ａから出力されたときに書き
込みポインタの再初期化を行うステップＳＰ７Ａが設け
られている。なお、これ以外の点では、この例の構成
は、第１実施例と同一構成であるので、図１０及び図１
１においては、図１及び図２の構成部分と同一の各部に
は同一の符号を付してその説明を省略する。
された否定判定、又は肯定判定に対応する書き込みポイ
ンタ再初期化指示信号、又は書き込みポインタ更新信号
が、書き込みポインタ発生回路１５Ａ及び読み出しポイ
ンタ発生回路１７に供給される。したがって、図１１の
説明図には、書き込み処理の中でメモリ１２に記憶され
たデータ列に有効なデータが存在するか否かの判定を行
うステップＳＰ６Ａ、及びデータ保持検出回路１６から
書き込みポインタ再初期化指示信号が出力され、かつこ
の書き込みポインタ再初期化指示信号が出力された入力
クロックの直前の出力クロックで読み出しデータ単位を
メモリ１２から読み出した読み出しポインタ２０が読み
出しポインタ発生回路１７Ａから出力されたときに書き
込みポインタの再初期化を行うステップＳＰ７Ａが設け
られている。なお、これ以外の点では、この例の構成
は、第１実施例と同一構成であるので、図１０及び図１
１においては、図１及び図２の構成部分と同一の各部に
は同一の符号を付してその説明を省略する。
【００５０】次に、図１０及び図１１を参照してこの例
の動作について説明する。この第３実施例では、同期化
動作の開始時のメモリ１２、書き込みポインタ、及び読
み出しポインタの初期化（図１１のステップＳＰ１、ス
テップＳＰ２）、データ列のメモリ１２への書き込み
（ステップＳＰ３）は、第１実施例と同様である。メモ
リ１２に書き込まれたデータ列に有効なデータを含む否
かの判定がデータ保持検出回路１６で行われる（ステッ
プＳＰ６Ａ）。動作開始時又は動作開始後に、パケット
が入力され、そのパケットの最初の列データが初期化さ
れた書き込みポインタ乃至再初期化された書き込みポイ
ンタが指しているメモリ１２のデータ記憶位置に書き込
まれるまでの間は、データ保持検出回路１６から再初期
化指示信号が発生され、かつ書き込みポインタ再初期化
指示信号を出力させた入力クロック直前の出力クロック
で発生された読み出しポインタ２０が、読み出しポイン
タ発生回路１７Ａからから送られて来ると、書き込みポ
インタ発生回路１５Ａは、書き込みポインタを上記送ら
れて来た読み出しポインタに変更して書き込みポインタ
の再初期化を行う。
の動作について説明する。この第３実施例では、同期化
動作の開始時のメモリ１２、書き込みポインタ、及び読
み出しポインタの初期化（図１１のステップＳＰ１、ス
テップＳＰ２）、データ列のメモリ１２への書き込み
（ステップＳＰ３）は、第１実施例と同様である。メモ
リ１２に書き込まれたデータ列に有効なデータを含む否
かの判定がデータ保持検出回路１６で行われる（ステッ
プＳＰ６Ａ）。動作開始時又は動作開始後に、パケット
が入力され、そのパケットの最初の列データが初期化さ
れた書き込みポインタ乃至再初期化された書き込みポイ
ンタが指しているメモリ１２のデータ記憶位置に書き込
まれるまでの間は、データ保持検出回路１６から再初期
化指示信号が発生され、かつ書き込みポインタ再初期化
指示信号を出力させた入力クロック直前の出力クロック
で発生された読み出しポインタ２０が、読み出しポイン
タ発生回路１７Ａからから送られて来ると、書き込みポ
インタ発生回路１５Ａは、書き込みポインタを上記送ら
れて来た読み出しポインタに変更して書き込みポインタ
の再初期化を行う。
【００５１】読み出しポインタについての同様の再初期
化が行われる。すなわち、動作開始時又は動作開始後
に、パケットが入力され、そのパケットの最初の列デー
タが初期化された書き込みポインタ乃至再初期化された
書き込みポインタが指しているメモリ１２のデータ記憶
位置に書き込まれるまでの間は、データ保持検出回路１
６から再初期化指示信号が発生され、かつ読み出しポイ
ンタ再初期化指示信号を出力させた出力クロック直前の
入力クロックで発生された書き込みポインタ１９が、書
き込みポインタ発生回路１７Ａからから送られて来る
と、読み出しポインタ発生回路１７は、読み出しポイン
タを上記送られて来た書き込みポインタに変更して読み
出しポインタの再初期化を行う。
化が行われる。すなわち、動作開始時又は動作開始後
に、パケットが入力され、そのパケットの最初の列デー
タが初期化された書き込みポインタ乃至再初期化された
書き込みポインタが指しているメモリ１２のデータ記憶
位置に書き込まれるまでの間は、データ保持検出回路１
６から再初期化指示信号が発生され、かつ読み出しポイ
ンタ再初期化指示信号を出力させた出力クロック直前の
入力クロックで発生された書き込みポインタ１９が、書
き込みポインタ発生回路１７Ａからから送られて来る
と、読み出しポインタ発生回路１７は、読み出しポイン
タを上記送られて来た書き込みポインタに変更して読み
出しポインタの再初期化を行う。
【００５２】初期化された乃至再初期化された書き込み
ポインタが指しているメモリ１２のデータ記憶位置にパ
ケットの最初のデータ列が書き込まれると、データ保持
検出回路１６から書き込みポインタ更新信号が出力され
る（ステップＳＰ６ＡのＹｅｓ）。この書き込みポイン
タ更新信号に応答して書き込みポインタ発生回路１５Ａ
は、＋１だけの書き込みポインタの更新を行って（ステ
ップＳＰ４）パケットの次のデータ列の書き込みに入
る。書き込みについては、以下同様にして当該パケット
の最後のデータ列の書き込みまで行う。当該パケットの
最後のデータ列の書き込み終了後に、次のパケットが到
達するまで、ステップＳＰ３、ステップＳＰ６Ａ、ステ
ップＳＰ７Ａ、そしてステップＳＰ３に戻るループを繰
り返す。この書き込み処理と独立に、読み出し処理が行
われる。この読み出し処理は、初期化された読み出しポ
インタが指しているデータ記憶位置から開始される（ス
テップＳＰ５）。書き込まれたデータ列に有効なデータ
が存在する否かの判定が、データ保持検出回路１６で行
われる（ステップＳＰ６）。読み出し開始時には、メモ
リ１２がクリアされており、読み出されたデータ列は、
例えば、オール０のデータ列が出力データとして出力さ
れて行く。
ポインタが指しているメモリ１２のデータ記憶位置にパ
ケットの最初のデータ列が書き込まれると、データ保持
検出回路１６から書き込みポインタ更新信号が出力され
る（ステップＳＰ６ＡのＹｅｓ）。この書き込みポイン
タ更新信号に応答して書き込みポインタ発生回路１５Ａ
は、＋１だけの書き込みポインタの更新を行って（ステ
ップＳＰ４）パケットの次のデータ列の書き込みに入
る。書き込みについては、以下同様にして当該パケット
の最後のデータ列の書き込みまで行う。当該パケットの
最後のデータ列の書き込み終了後に、次のパケットが到
達するまで、ステップＳＰ３、ステップＳＰ６Ａ、ステ
ップＳＰ７Ａ、そしてステップＳＰ３に戻るループを繰
り返す。この書き込み処理と独立に、読み出し処理が行
われる。この読み出し処理は、初期化された読み出しポ
インタが指しているデータ記憶位置から開始される（ス
テップＳＰ５）。書き込まれたデータ列に有効なデータ
が存在する否かの判定が、データ保持検出回路１６で行
われる（ステップＳＰ６）。読み出し開始時には、メモ
リ１２がクリアされており、読み出されたデータ列は、
例えば、オール０のデータ列が出力データとして出力さ
れて行く。
【００５３】メモリ１２には、未だ有効なデータはない
から、データ保持検出回路１６での判定（ステップＳＰ
６の判定）は、有効なデータ無しの判定（否定判定）と
なり（ステップＳＰ６のＮｏ）、第１実施例と同様の読
み出しポインタの再初期化（再設定）が行われ（ステッ
プＳＰ７）、読み出し処理は、ステップＳＰ５に戻って
メモリ１２からの読み出しを行う（ステップＳＰ５）。
この読み出しポインタの再初期化は、メモリ１２にパケ
ットの最初のデータ列が書き込まれるまで行われる。最
初のデータ列がメモリ１２に書き込んだ入力クロック後
には、有効なデータがメモリ１２に存在しているから、
有効なデータ有りの判定となり、読み出しポインタ更新
信号がデータ保持検出回路１６から出力される（ステッ
プＳＰ６のＹｅｓ）。読み出し処理は、読み出しポイン
タに＋１して読み出しポインタを更新する（ステップＳ
Ｐ８）。
から、データ保持検出回路１６での判定（ステップＳＰ
６の判定）は、有効なデータ無しの判定（否定判定）と
なり（ステップＳＰ６のＮｏ）、第１実施例と同様の読
み出しポインタの再初期化（再設定）が行われ（ステッ
プＳＰ７）、読み出し処理は、ステップＳＰ５に戻って
メモリ１２からの読み出しを行う（ステップＳＰ５）。
この読み出しポインタの再初期化は、メモリ１２にパケ
ットの最初のデータ列が書き込まれるまで行われる。最
初のデータ列がメモリ１２に書き込んだ入力クロック後
には、有効なデータがメモリ１２に存在しているから、
有効なデータ有りの判定となり、読み出しポインタ更新
信号がデータ保持検出回路１６から出力される（ステッ
プＳＰ６のＹｅｓ）。読み出し処理は、読み出しポイン
タに＋１して読み出しポインタを更新する（ステップＳ
Ｐ８）。
【００５４】このような書き込みポインタの更新、及び
読み出しポインタの更新が、引き続いて、行われる（ス
テップＳＰ４、ステップＳＰ８）。書き込みポインタの
順次の更新により、パケットを構成する順次の各データ
列は、更新された書き込みポインタが指しているデータ
記憶位置に、順次、書き込まれて行く。また、読み出し
ポインタの順次の更新により、メモリ１２からオール０
のデータ列が出力データとして出力されて行き、遂に
は、読み出しポインタは、書き込みポインタでパケット
のデータ列を書き込んだデータ記憶位置に至る。このデ
ータ記憶位置に読み出しポインタが至るまでは、メモリ
１２の初期化でクリアされたデータ列、例えば、オール
０のデータ列が、順次、出力データ１３として出力され
るが、上記データ記憶位置に至った後は、パケットのデ
ータ列が、順次、出力データ１３として出力されて行
く。このようにして、同期化対象のパケットを構成する
データ列数Ｐ分をメモリ１２に書き込み、そして読み出
してしまうまで、記憶容量Ｎのメモリ１２を繰り返して
使用する。
読み出しポインタの更新が、引き続いて、行われる（ス
テップＳＰ４、ステップＳＰ８）。書き込みポインタの
順次の更新により、パケットを構成する順次の各データ
列は、更新された書き込みポインタが指しているデータ
記憶位置に、順次、書き込まれて行く。また、読み出し
ポインタの順次の更新により、メモリ１２からオール０
のデータ列が出力データとして出力されて行き、遂に
は、読み出しポインタは、書き込みポインタでパケット
のデータ列を書き込んだデータ記憶位置に至る。このデ
ータ記憶位置に読み出しポインタが至るまでは、メモリ
１２の初期化でクリアされたデータ列、例えば、オール
０のデータ列が、順次、出力データ１３として出力され
るが、上記データ記憶位置に至った後は、パケットのデ
ータ列が、順次、出力データ１３として出力されて行
く。このようにして、同期化対象のパケットを構成する
データ列数Ｐ分をメモリ１２に書き込み、そして読み出
してしまうまで、記憶容量Ｎのメモリ１２を繰り返して
使用する。
【００５５】そして、入力クロックに同期して入力され
たデータを出力クロックに同期させて出力した後は、次
のパケットが入力されるまで、書き込み処理において
も、また読み出し処理においても、ポインタの再初期化
が継続される。これにより、メモリ１２の入力側におい
て周波数Ａ〔Ｈｚ〕の入力クロックで受け取られるパケ
ットのデータ列を、データ列の抜けや重複を生じさせる
ことなく、周波数Ｂ〔Ｈｚ〕の出力クロックでメモリ１
２の出力側へ出力することができる。すなわち、パケッ
トデータの抜けや重複を生じさせることなく、周波数Ａ
〔Ｈｚ〕の入力クロックに同期して入力されたパケット
データを、周波数Ｂ〔Ｈｚ〕の出力クロックに同期させ
て出力することができる（入力されたパケットデータの
クロックを周波数Ａ〔Ｈｚ〕の入力クロックから周波数
Ｂ〔Ｈｚ〕の出力クロックに変換することができる）。
たデータを出力クロックに同期させて出力した後は、次
のパケットが入力されるまで、書き込み処理において
も、また読み出し処理においても、ポインタの再初期化
が継続される。これにより、メモリ１２の入力側におい
て周波数Ａ〔Ｈｚ〕の入力クロックで受け取られるパケ
ットのデータ列を、データ列の抜けや重複を生じさせる
ことなく、周波数Ｂ〔Ｈｚ〕の出力クロックでメモリ１
２の出力側へ出力することができる。すなわち、パケッ
トデータの抜けや重複を生じさせることなく、周波数Ａ
〔Ｈｚ〕の入力クロックに同期して入力されたパケット
データを、周波数Ｂ〔Ｈｚ〕の出力クロックに同期させ
て出力することができる（入力されたパケットデータの
クロックを周波数Ａ〔Ｈｚ〕の入力クロックから周波数
Ｂ〔Ｈｚ〕の出力クロックに変換することができる）。
【００５６】このように、この例の構成によれば、入力
クロック１４も出力クロック１８も共に同一周波数に設
定されるが、各クロック源の周波数安定度のばらつきに
よりの周波数が変動して入力クロック１４と出力クロッ
ク１８との間に周波数差が生じた場合の、入力クロック
１４に同期して入力されたパケットデータを出力クロッ
ク１８に同期させて出力することができる。１パケット
の最大パケット長をＬとしたとき、この同期化に要する
記憶容量は、従来のクロック同期化回路では１パケット
の最大パケット長Ｌだけの記憶容量を必要としていた
が、この実施例においても、（Ｌ−Ｎ）列分だけ少なく
て済む。この記憶容量の削減により、パケットの伝送遅
延の短縮となる。加えて、クロック同期化回路を半導体
チップ上に集積化しようとする場合には、クロック同期
化回路の半導体チップ上への集積化に有利性をもたら
す。
クロック１４も出力クロック１８も共に同一周波数に設
定されるが、各クロック源の周波数安定度のばらつきに
よりの周波数が変動して入力クロック１４と出力クロッ
ク１８との間に周波数差が生じた場合の、入力クロック
１４に同期して入力されたパケットデータを出力クロッ
ク１８に同期させて出力することができる。１パケット
の最大パケット長をＬとしたとき、この同期化に要する
記憶容量は、従来のクロック同期化回路では１パケット
の最大パケット長Ｌだけの記憶容量を必要としていた
が、この実施例においても、（Ｌ−Ｎ）列分だけ少なく
て済む。この記憶容量の削減により、パケットの伝送遅
延の短縮となる。加えて、クロック同期化回路を半導体
チップ上に集積化しようとする場合には、クロック同期
化回路の半導体チップ上への集積化に有利性をもたら
す。
【００５７】この有利な効果を具体的に言えば、この例
でも、メモリ１２の記憶容量Ｎ＝３としてクロック同期
化回路を構成し得るから、従来のクロック同期化回路で
必要としていた列数３０５２の９９．９％の削減とな
り、記憶容量の大幅な削減となる。これにより、パケッ
トの送受信遅延の大幅な短縮になるばかりでなく、クロ
ック同期化回路の半導体チップ上への集積化において大
きな利点となる。
でも、メモリ１２の記憶容量Ｎ＝３としてクロック同期
化回路を構成し得るから、従来のクロック同期化回路で
必要としていた列数３０５２の９９．９％の削減とな
り、記憶容量の大幅な削減となる。これにより、パケッ
トの送受信遅延の大幅な短縮になるばかりでなく、クロ
ック同期化回路の半導体チップ上への集積化において大
きな利点となる。
【００５８】以上、この発明の実施例を図面を参照して
詳述してきたが、この発明の具体的な構成は、これらの
実施例に限られるものではなく、この発明の要旨を逸脱
しない範囲の設計の変更等があってもこの発明に含まれ
る。例えば、入力クロック１４と出力クロック１８との
周波数が異なっている場合や、入力クロック１４と出力
クロック１８との周波数が異なり、しかも入力クロック
１４及び出力クロック１８の周波数が変動する場合にお
いても、実施し得る。また、この発明は、ローカルエリ
アネットワークのみならず、上述した周波数変動や、周
波数差が入力クロックと出力クロックとの間にある場合
のディジタル信号の伝送や、転送の技術分野において
も、同等に実施し得るものである。さらに、これらの各
場合に、メモリは、フリップフロップ回路のほか、入力
及び出力が互いに独立にアクセスし得る半導体メモリ等
を採用し得る。また、上述の実施例においては、クロッ
ク同期化回路は、ハードウェアで構成した場合について
述べたが、その一部をソフトウェアで構成しても良い。
詳述してきたが、この発明の具体的な構成は、これらの
実施例に限られるものではなく、この発明の要旨を逸脱
しない範囲の設計の変更等があってもこの発明に含まれ
る。例えば、入力クロック１４と出力クロック１８との
周波数が異なっている場合や、入力クロック１４と出力
クロック１８との周波数が異なり、しかも入力クロック
１４及び出力クロック１８の周波数が変動する場合にお
いても、実施し得る。また、この発明は、ローカルエリ
アネットワークのみならず、上述した周波数変動や、周
波数差が入力クロックと出力クロックとの間にある場合
のディジタル信号の伝送や、転送の技術分野において
も、同等に実施し得るものである。さらに、これらの各
場合に、メモリは、フリップフロップ回路のほか、入力
及び出力が互いに独立にアクセスし得る半導体メモリ等
を採用し得る。また、上述の実施例においては、クロッ
ク同期化回路は、ハードウェアで構成した場合について
述べたが、その一部をソフトウェアで構成しても良い。
【００５９】
【発明の効果】以上説明したように、この発明の構成に
よれば、入力クロックと出力クロックとの周波数に差が
あっても、入力クロック及び出力クロックの一方又は双
方を再同期化し得るように構成したので、入力クロック
に同期して入力されたデータを出力クロックに同期させ
て出力するのに必要な記憶容量を削減できる。特に、周
波数差が僅少の場合に、その削減量が大幅となる。した
がって、パケットの伝送遅延の大幅な短縮となる。ま
た、記憶容量の大幅な削減により、装置の簡易化、小型
化、低廉化が図れる。
よれば、入力クロックと出力クロックとの周波数に差が
あっても、入力クロック及び出力クロックの一方又は双
方を再同期化し得るように構成したので、入力クロック
に同期して入力されたデータを出力クロックに同期させ
て出力するのに必要な記憶容量を削減できる。特に、周
波数差が僅少の場合に、その削減量が大幅となる。した
がって、パケットの伝送遅延の大幅な短縮となる。ま
た、記憶容量の大幅な削減により、装置の簡易化、小型
化、低廉化が図れる。
【図１】この発明の第１実施例であるクロック同期化回
路のブロック図である。
路のブロック図である。
【図２】同クロック同期化回路の動作順序の説明図であ
る。
る。
【図３】同クロック同期化回路のメモリに書き込まれる
データ列の形式を示す模式図である。
データ列の形式を示す模式図である。
【図４】同実施例の動作を説明するための説明図で、入
力クロックの周波数より出力クロックの周波数の方が高
い周波数である場合のタイミングチャートである。
力クロックの周波数より出力クロックの周波数の方が高
い周波数である場合のタイミングチャートである。
【図５】同実施例の動作を説明するための説明図で、入
力クロックの周波数より出力クロックの周波数の方が高
い周波数である場合のメモリの記憶内容を時系列上に展
開して示す図である。
力クロックの周波数より出力クロックの周波数の方が高
い周波数である場合のメモリの記憶内容を時系列上に展
開して示す図である。
【図６】同実施例の動作を説明するための説明図で、出
力クロックの周波数より入力クロックの周波数の方が高
い周波数である場合のタイミングチャートである。
力クロックの周波数より入力クロックの周波数の方が高
い周波数である場合のタイミングチャートである。
【図７】同実施例の動作を説明するための説明図で、出
力クロックの周波数より入力クロックの周波数の方が高
い周波数である場合のメモリの記憶内容を時系列上に展
開して示す図である。
力クロックの周波数より入力クロックの周波数の方が高
い周波数である場合のメモリの記憶内容を時系列上に展
開して示す図である。
【図８】この発明の第２実施例であるクロック同期化回
路のブロック図である。
路のブロック図である。
【図９】同クロック同期化回路の動作順序の説明図であ
る。
る。
【図１０】この発明の第３実施例であるクロック同期化
回路のブロック図である。
回路のブロック図である。
【図１１】同クロック同期化回路の動作順序の説明図で
ある。
ある。
【図１２】従来のローカルエリアネットワークの構成図
である。
である。
【図１３】従来のクロック同期化回路のブロック図であ
る。
る。
【図１４】同クロック同期化回路の動作順序の説明図で
ある。
ある。
１０ クロック同期化回路
１２ メモリ（記憶手段）
１４ 入力クロック（第１のクロック）
１５ 書き込みポインタ発生回路（アクセスポイン
タ発生手段） １５Ａ 書き込みポインタ発生回路（アクセスポイン
タ発生手段） １６ データ保持検出回路（検出手段） １７ 読み出しポインタ発生回路（アクセスポイン
タ発生手段） １７Ａ 読み出しポインタ発生回路（アクセスポイン
タ発生手段） １８ 出力クロック（第２のクロック） １９ 書き込みポインタ ２０ 読み出しポインタ
タ発生手段） １５Ａ 書き込みポインタ発生回路（アクセスポイン
タ発生手段） １６ データ保持検出回路（検出手段） １７ 読み出しポインタ発生回路（アクセスポイン
タ発生手段） １７Ａ 読み出しポインタ発生回路（アクセスポイン
タ発生手段） １８ 出力クロック（第２のクロック） １９ 書き込みポインタ ２０ 読み出しポインタ
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 7/00
H04L 12/56 300
Claims (10)
- 【請求項１】 データを入力クロックに同期して記憶手
段の書き込みポインタの指すデータ記憶位置に順次書き
込む書き込み処理と、出力クロックに同期して前記記憶
手段の読み出しポインタの指すデータ記憶位置から前記
データを順次読み出す読み出し処理とを独立に並行して
行うクロック同期化方法であって、 前記読み出し処理では、 ある読み出しタイミングで前記記憶手段の前記読み出し
ポインタの指す前記データ記憶位置から前記データを読
み出したときに、 前記記憶手段に記憶された前記データ
が有効なデータであるか否かを検出し、検出結果が肯定
であるときは、前記読み出しポインタを前記記憶手段の
次の前記データ記憶位置を指すように設定し、前記検出
結果が否定であるときは、前記読み出しポインタを前記
読み出しタイミングの直前の書き込みタイミングで用い
た前記書き込みポインタが指す前記データ記憶位置を指
すように設定することを特徴とするクロック同期化方
法。 - 【請求項２】 データを入力クロックに同期して記憶手
段の書き込みポインタの指すデータ記憶位置に順次書き
込む書き込み処理と、出力クロックに同期して前記記憶
手段の読み出しポインタの指すデータ記憶位置から前記
データを順次読み出す読み出し処理とを独立に並行して
行うクロック同期化方法であって、 前記書き込み処理では、 ある書き込みタイミングで前記記憶手段の前記書き込み
ポインタの指す前記データ記憶位置に前記データを書き
込んだときに、前記記憶手段に記憶された前記データが
有効なデータであるか否かを検出し、検出結果が肯定で
あるときは、前記書き込みポインタを前記記憶手段の次
の前記データ記憶位置を指すように設定し、前記検出結
果が否定であるときは、前記書き込みポインタを前記書
き込みタイミングの直前の読み出しタイミングで用いた
前記読み出しポインタが指す前記データ記憶位置を指す
ように設定す ることを特徴とするクロック同期化方法。 - 【請求項３】 データを入力クロックに同期して記憶手
段の書き込みポインタの指すデータ記憶位置に順次書き
込む書き込み処理と、出力クロックに同期し て前記記憶
手段の読み出しポインタの指すデータ記憶位置から前記
データを順次読み出す読み出し処理とを独立に並行して
行うクロック同期化方法であって、 前記読み出し処理では、 ある読み出しタイミングで前記記憶手段の前記読み出し
ポインタの指す前記データ記憶位置から前記データを読
み出したときに、前記記憶手段に記憶された前記データ
が有効なデータであるか否かを検出し、検出結果が肯定
であるときは、前記読み出しポインタを前記記憶手段の
次の前記データ記憶位置を指すように設定し、前記検出
結果が否定であるときは、前記読み出しポインタを前記
読み出しタイミングの直前の書き込みタイミングで用い
た前記書き込みポインタが指す前記データ記憶位置を指
すように設定し、 前記書き込み処理では、 ある書き込みタイミングで前記記憶手段の前記書き込み
ポインタの指す前記データ記憶位置に前記データを書き
込んだ後、前記記憶手段に記憶された前記データが有効
なデータであるか否かを検出し、検出結果が肯定である
ときは、前記書き込みポインタを前記記憶手段の次の前
記データ記憶位置を指すように設定し、前記検出結果が
否定であるときは、前記書き込みポインタを前記書き込
みタイミングの直前の読み出しタイミングで用いた前記
読み出しポインタが指す前記データ記憶位置を指すよう
に設定 することを特徴とするクロック同期化方法。 - 【請求項４】 前記入力クロックの周波数が、前記出力
クロックの周波数と異なることを特徴とする請求項１、
２又は３記載のクロック同期化方法。 - 【請求項５】 前記入力クロックの周波数をＡとし、前
記出力クロックの周波数をＢとし、最大パケット長をＬ
としたとき、前記記憶手段の記憶容量Ｎは、前記入力ク
ロックより前記出力クロックの方が速い場合に式（１）
で与えられる前記記憶手段の記憶容量Ｎ １ と、前記出力
クロックより前記入力クロックの方が速い場合に式
（２）で与えられる前記記憶手段の記憶容量Ｎ ２ との合
計（Ｎ １ ＋Ｎ ２ ）であることを特徴とする請求項１乃至
４のいずれか１に記載のクロック同期化方法。Ｎ １ ＜ｎ＋１ …（１） ｎ≦Ｎ ２ …（２） 但し、式（１）及び式（２）において、ｎ＝｜Ａ−Ｂ｜
×Ｌ／ｍａｘ（Ａ，Ｂ）であり、ｍａｘ（Ａ，Ｂ）は、
Ａ≧ＢのときＡ、Ａ＜ＢのときＢとなることを表す。
Ｎ、Ｎ １ 、Ｎ ２ は任意の自然数である。 - 【請求項６】 データを入力クロックに同期して記憶手
段の書き込みポインタの指すデータ記憶位置に順次書き
込むとともに、これと独立に並行して、出力クロックに
同期して前記記憶手段の読み出しポインタの指すデータ
記憶位置から前記データを順次読み出すクロック同期化
装置であって、 前記記憶手段に記憶された前記データが有効なデータで
あるか否かを検出する検出手段と、 ある読み出しタイミングで前記記憶手段の前記読み出し
ポインタの指す前記データ記憶位置から前記データを読
み出したときに前記検出手段から供給される検出結果が
肯定であるときは、前記読み出しポインタを前記記憶手
段の次の前記データ記憶位置を指すように設定し、前記
検出結果が否定であるときは、前記読み出しポインタを
前記読み出しタイミングの直前の書き込みタイミングで
用いた前記書き込みポインタが指す前記データ記憶位置
を指すように設定する読み出しポインタ発生手段と を備
えてなる ことを特徴とするクロック同期化装置。 - 【請求項７】 データを入力クロックに同期して記憶手
段の書き込みポインタの指すデータ記憶位置に順次書き
込むとともに、これと独立に並行して、出力クロックに
同期して前記記憶手段の読み出しポインタの指すデータ
記憶位置から前記データを順次読み出すクロック同期化
装置であって、 前記 記憶手段に記憶された前記データが有効なデータで
あるか否かを検出する検出手段と、ある書き込みタイミングで前記記憶手段の前記書き込み
ポインタの指す前記データ記憶位置に前記データを書き
込んだときに前記 検出手段から供給される検出結果が肯
定であるときは、前記書き込みポインタを前記記憶手段
の次の前記データ記憶位置を指すように設定し、前記検
出結果が否定であるときは、前記書き込みポインタを前
記書き込みタイミングの直前の読み出しタイミングで用
いた前記 読み出しポインタが指す前記データ記憶位置を
指すように設定する書き込みポインタ発生手段とを備え
てなることを特徴とするクロック同期化装置。 - 【請求項８】 データを入力クロックに同期して記憶手
段の書き込みポインタの指すデータ記憶位置に順次書き
込むとともに、これと独立に並行して、出力クロックに
同期して前記記憶手段の読み出しポインタの指すデータ
記憶位置から前記データを順次読み出すクロック同期化
装置であって、 前記記憶手段に記憶された前記データが有効なデータで
あるか否かを検出する検出手段と、 ある読み出しタイミングで前記記憶手段の前記読み出し
ポインタの指す前記データ記憶位置から前記データを読
み出したときに前記検出手段から供給される検出結果が
肯定であるときは、前記読み出しポインタを前記記憶手
段の次の前記データ記憶位置を指すように設定し、前記
検出結果が否定であるときは、前記読み出しポインタを
前記読み出しタイミングの直前の書き込みタイミングで
用いた前記書き込みポインタが指す前記データ記憶位置
を指すように設定する読み出しポインタ発生手段と、 ある書き込みタイミングで前記記憶手段の前記書き込み
ポインタの指す前記データ記憶位置に前記データを書き
込んだときに前記検出手段から供給される検出結果が肯
定であるときは、前記書き込みポインタを前記記憶手段
の次の前記データ記憶位置を指すように設定し、前記検
出結果が否定であるときは、前記書き込みポインタを前
記書き込みタイミングの直前の読み出しタイミングで用
いた前記読み出しポインタが指す前記データ記憶位置を
指すように設定する書き込みポインタ発生手段と を備え
て なることを特徴とするクロック同期化装置。 - 【請求項９】 前記入力クロックの周波数が、前記出力
クロックの周波数と異なることを特徴とする請求項６、
７又は８記載のクロック同期化装置。 - 【請求項１０】 前記入力クロックの周波数をＡとし、
前記出力クロックの周波数をＢとし、最大パケット長を
Ｌとしたとき、前記記憶手段の記憶容量Ｎは、前記入力
クロックより前記出力クロックの方が速い場合に式
（３）で与えられ る前記記憶手段の記憶容量Ｎ １ と、前
記出力クロックより前記入力クロックの方が速い場合に
式（４）で与えられる前記記憶手段の記憶容量Ｎ ２ との
合計（Ｎ １ ＋Ｎ ２ ）であることを特徴とする請求項６乃
至９のいずれか１に記載のクロック同期化装置。Ｎ １ ＜ｎ＋１ …（３） ｎ≦Ｎ ２ …（４） 但し、式（３）及び式（４）において、ｎ＝｜Ａ−Ｂ｜
×Ｌ／ｍａｘ（Ａ，Ｂ）であり、ｍａｘ（Ａ，Ｂ）は、
Ａ≧ＢのときＡ、Ａ＜ＢのときＢとなることを表す。
Ｎ、Ｎ １ 、Ｎ ２ は任意の自然数である。
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|---|---|---|---|
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