JPH0481142A - 脱落重複判定信号出力回路 - Google Patents
脱落重複判定信号出力回路Info
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- JPH0481142A JPH0481142A JP2195135A JP19513590A JPH0481142A JP H0481142 A JPH0481142 A JP H0481142A JP 2195135 A JP2195135 A JP 2195135A JP 19513590 A JP19513590 A JP 19513590A JP H0481142 A JPH0481142 A JP H0481142A
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- 230000015654 memory Effects 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 6
- 230000010363 phase shift Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
入力する、クロックの周波数が変動するＰＣＭデータの
フレームを交互に第１．第２のエラスティックストアメ
モリ （以下ＥＳと称す）に書込み、受信装置のクロッ
クにて交互に読み出し、セレクタにてフレーム毎に選択
して出力する場合、該第１のＥＳに書き込むフレームの
先頭を示す信号と、読み出すフレームの先頭を示す信号
との位相差が所定の値以下になると、スリップ制御信号
発生部より、 該第１のＥＳより読み出したフレームを連続して出力す
るスリップ制御信号を該セレクタに送り、該第１のＥＳ
よりの読み出したフレームを連続して選択して出力させ
、この時発生するフレームの重複又は脱落を示す信号を
出力する脱落重複判定信号出力回路に関し、 重複信号及び脱落信号を間違いなく出力出来る脱落重複
判定信号出力回路の提供を目的とし、該スリップ制御信
号を、 該第１．第２のＥＳより読み出すフレームの先頭に合致
したフレームクロック（ＦＣＫ）をクロックとするフリ
ップフロップ（以下ＦＦと称す）及び第１のアンド回路
に入力し、 該第１のアンド回路には更に該ＦＦの出力及び該第１．
第２のＥＳより読み出すフレームの先頭にてリセットす
るリセットパルス（ＲＲ）とを入力し、 該第１のアンド回路の出力及び、 該第１のＥ、Ｓに書き込む時はＨレベル、該第２のＥＳ
に書き込む時はＬレベルとするライトイネーブル信号（
ＷＩ）を第２のアンド回路に入力し、出力を脱落信号と
し、 該第１のアンド回路の出力及び上記ライトイネーブル信
号（ＷＩ）を反転した信号を第３のアンド回路に入力し
、出力を重複信号とする構成とする。
フレームを交互に第１．第２のエラスティックストアメ
モリ （以下ＥＳと称す）に書込み、受信装置のクロッ
クにて交互に読み出し、セレクタにてフレーム毎に選択
して出力する場合、該第１のＥＳに書き込むフレームの
先頭を示す信号と、読み出すフレームの先頭を示す信号
との位相差が所定の値以下になると、スリップ制御信号
発生部より、 該第１のＥＳより読み出したフレームを連続して出力す
るスリップ制御信号を該セレクタに送り、該第１のＥＳ
よりの読み出したフレームを連続して選択して出力させ
、この時発生するフレームの重複又は脱落を示す信号を
出力する脱落重複判定信号出力回路に関し、 重複信号及び脱落信号を間違いなく出力出来る脱落重複
判定信号出力回路の提供を目的とし、該スリップ制御信
号を、 該第１．第２のＥＳより読み出すフレームの先頭に合致
したフレームクロック（ＦＣＫ）をクロックとするフリ
ップフロップ（以下ＦＦと称す）及び第１のアンド回路
に入力し、 該第１のアンド回路には更に該ＦＦの出力及び該第１．
第２のＥＳより読み出すフレームの先頭にてリセットす
るリセットパルス（ＲＲ）とを入力し、 該第１のアンド回路の出力及び、 該第１のＥ、Ｓに書き込む時はＨレベル、該第２のＥＳ
に書き込む時はＬレベルとするライトイネーブル信号（
ＷＩ）を第２のアンド回路に入力し、出力を脱落信号と
し、 該第１のアンド回路の出力及び上記ライトイネーブル信
号（ＷＩ）を反転した信号を第３のアンド回路に入力し
、出力を重複信号とする構成とする。
本発明は、温度、電源変動等にてクロックの周波数が変
動する装置よりの音声信号等のＰＣＭデータを受信する
交換機等の受信装置にて、受信装置のクロックに合致し
たＰＣＭデータとして取り込む為に、ＥＳを２個使用し
、フレーム単位に、ＰＣＭデータのクロックに同期して
交互に書込み、読み出し出力としては、装置のクロック
に同期し２個のＥＳよりフレーム単位で読み出したもの
を、交互に出力とする場合の、 スリップ制御による、フレームの脱落重複を示す信号を
正確に出力出来る脱落重複判定信号出力回路に関する。
動する装置よりの音声信号等のＰＣＭデータを受信する
交換機等の受信装置にて、受信装置のクロックに合致し
たＰＣＭデータとして取り込む為に、ＥＳを２個使用し
、フレーム単位に、ＰＣＭデータのクロックに同期して
交互に書込み、読み出し出力としては、装置のクロック
に同期し２個のＥＳよりフレーム単位で読み出したもの
を、交互に出力とする場合の、 スリップ制御による、フレームの脱落重複を示す信号を
正確に出力出来る脱落重複判定信号出力回路に関する。
第５図は従来例の受信装置の要部のブロック図、第６図
は第５図のフレーム重複の場合のタイムチャート、第７
図は第５図のフレーム脱落の場合のタイムチャートであ
る。
は第５図のフレーム重複の場合のタイムチャート、第７
図は第５図のフレーム脱落の場合のタイムチャートであ
る。
第５図において、第６図、第７図の（ＰＣＭデータ）に
示すＰＣＭデータはフレーム単位でＥＳｌ、２に交互に
書き込まれる。
示すＰＣＭデータはフレーム単位でＥＳｌ、２に交互に
書き込まれる。
この場合はＰＣＭデータのクロックＷＣＬＫを２フレ一
ム分（例えば５１２ビツト）カウントするＥＳＩ、２用
のアドレスカウンタ１１．１７を、夫々書き込むフレー
ムの先頭にて第６図第７図の（ＷＲ）（ＥＳｌの場合を
示し、ＥＳ２の場合はｌフレームずれている）に示すリ
セットパルスＷＲにてリセットし又、夫々ｌフレーム分
カウントするとインヒビットする第６図第７図の（ＷＩ
）に示すライトインヒビット信号ＷＩ９反転ＷＩが入力
し、アドレスカウンタ１１．１７のアドレスに従い、第
６図第７図の（ＥＳＩ）（ＥＳ２）に示す如く、メモリ
セル１２，１８に１フレ一ム分づつ交互に書き込まれる
。
ム分（例えば５１２ビツト）カウントするＥＳＩ、２用
のアドレスカウンタ１１．１７を、夫々書き込むフレー
ムの先頭にて第６図第７図の（ＷＲ）（ＥＳｌの場合を
示し、ＥＳ２の場合はｌフレームずれている）に示すリ
セットパルスＷＲにてリセットし又、夫々ｌフレーム分
カウントするとインヒビットする第６図第７図の（ＷＩ
）に示すライトインヒビット信号ＷＩ９反転ＷＩが入力
し、アドレスカウンタ１１．１７のアドレスに従い、第
６図第７図の（ＥＳＩ）（ＥＳ２）に示す如く、メモリ
セル１２，１８に１フレ一ム分づつ交互に書き込まれる
。
読み出しは、受信装置のクロックＲＣＬＫを１フレ一ム
分カウントするＥＳＩ、２のアドレスカウンタ１４．１
９を、夫々読み出すフレームの先頭にてリセットする第
６図第７図の（ＲＲ）に示す読み出しリセットパルスＲ
Ｒにて夫々１フレ一ム分ずれてリセットし、アドレスカ
ウンタ１４゜１９のアドレスに従いメモリセル１２，１
８よりＰＣＭデータを読み出しセレクタ４に入力する。
分カウントするＥＳＩ、２のアドレスカウンタ１４．１
９を、夫々読み出すフレームの先頭にてリセットする第
６図第７図の（ＲＲ）に示す読み出しリセットパルスＲ
Ｒにて夫々１フレ一ム分ずれてリセットし、アドレスカ
ウンタ１４゜１９のアドレスに従いメモリセル１２，１
８よりＰＣＭデータを読み出しセレクタ４に入力する。
ここで、ＥＳＩでは、入力ＰＣＭデータのクロックの周
波数と、受信装置のクロックの周波数に差があると、読
み出しアドレスが書込みアドレスを追越したり、書込み
アドレスに追い越されたりして、同時に同一アドレスを
アクセスしてしまうことが起こりうる。
波数と、受信装置のクロックの周波数に差があると、読
み出しアドレスが書込みアドレスを追越したり、書込み
アドレスに追い越されたりして、同時に同一アドレスを
アクセスしてしまうことが起こりうる。
この発生を防ぐ為にスリップ制御を行う。
この制御を行う為に、ＥＳｌ内に位相比較器１３を設け
、書込み側のリセットパルスＷＲと、ＥＳｌの読み出し
側のリセットパルスＲＲとの位相差が、書込み側のリセ
ットパルスＷＲを基準として、例えば第６図第７図の（
ＰＣ）に示す如き４ビツトの位相幅内に入ると、第６図
第７図の（ＰＣｏ）に示す如きパルスをスリップ制御信
号発生部３のナンド回路１６に与える。
、書込み側のリセットパルスＷＲと、ＥＳｌの読み出し
側のリセットパルスＲＲとの位相差が、書込み側のリセ
ットパルスＷＲを基準として、例えば第６図第７図の（
ＰＣ）に示す如き４ビツトの位相幅内に入ると、第６図
第７図の（ＰＣｏ）に示す如きパルスをスリップ制御信
号発生部３のナンド回路１６に与える。
スリップ制御信号発生部３は、ＪＫ−ＦＦ １５とナン
ド回路１６にて構成されており、ＪＫ−ＦＦ１５には、
第６図第７図の（ＦＣＫ）に示す如き、ＥＳＩ、２より
読み出すフレームの先頭に合致したフレームクロックＦ
ＣＫが入力しており、出力は第６図第７図の（ＳＬＩＰ
）に示す如きスリップ信号をセレクタ４に出力し、ＥＳ
Ｉ、２より読み出すフレームを交互に選択していたもの
を、２回連続してＥＳＩの方のフレームを選択し、書込
み側のリセットパルスＷＲと、ＥＳＩの読み出し側のリ
セットパルスＲＲとの位相を１フレーム分離すようにし
、これに従いＥＳ２側の書込み側のリセットパルスＷＲ
と、読み出し側のリセットパルスＲＲとの位相もｌフレ
ーム分離すようにしている。
ド回路１６にて構成されており、ＪＫ−ＦＦ１５には、
第６図第７図の（ＦＣＫ）に示す如き、ＥＳＩ、２より
読み出すフレームの先頭に合致したフレームクロックＦ
ＣＫが入力しており、出力は第６図第７図の（ＳＬＩＰ
）に示す如きスリップ信号をセレクタ４に出力し、ＥＳ
Ｉ、２より読み出すフレームを交互に選択していたもの
を、２回連続してＥＳＩの方のフレームを選択し、書込
み側のリセットパルスＷＲと、ＥＳＩの読み出し側のリ
セットパルスＲＲとの位相を１フレーム分離すようにし
、これに従いＥＳ２側の書込み側のリセットパルスＷＲ
と、読み出し側のリセットパルスＲＲとの位相もｌフレ
ーム分離すようにしている。
この場合、読み出し側のリセットパルスＲＲの周波数が
、書込み側のリセットパルスＷＲの２倍の周波数より高
（、リセットパルスＲＲが第６図に示す如く左から右向
けに位相幅ＰＣ内に入ってきた時は、第６図の（出力デ
ータ）に示す如く、重複したフレーム（ｉ＋２）を出力
することになり、読み出し側のリセットパルスＲＲの周
波数が、書込み側のリセットパルスＷＲの２倍の周波数
より低く、リセットパルスＲＲが第７図に示す如（右か
ら左向けに位相幅ＰＣ内に入ってきた時は、第７図の（
出力データ）に、示す如く、フレーム（ｉ±２）を脱落
して出力することになる。
、書込み側のリセットパルスＷＲの２倍の周波数より高
（、リセットパルスＲＲが第６図に示す如く左から右向
けに位相幅ＰＣ内に入ってきた時は、第６図の（出力デ
ータ）に示す如く、重複したフレーム（ｉ＋２）を出力
することになり、読み出し側のリセットパルスＲＲの周
波数が、書込み側のリセットパルスＷＲの２倍の周波数
より低く、リセットパルスＲＲが第７図に示す如（右か
ら左向けに位相幅ＰＣ内に入ってきた時は、第７図の（
出力データ）に、示す如く、フレーム（ｉ±２）を脱落
して出力することになる。
この為に、脱落重複判定信号出力回路９を設け、脱落か
重複かを知らせるようにしている。
重複かを知らせるようにしている。
脱落重複判定信号出力回路９は５Ｒ−ＦＦ２０゜第６図
第７図の（基準パルス）に示す如き読み出しフレーム間
隔の基準パルスを出力する基準パルス発生器２１．及び
アンド回路２２．２３にて構成され、５Ｒ−ＦＦ２０に
はセット信号としてリセットパルスＲＲ，リセット信号
としてリセットパルスＷＲが入力し、アンド回路２２に
は、第６図（ＦＦ２０の出力Ｑ）に示す５Ｒ−ＦＦ２０
の出力、第６図（ＳＬＩＰ）に示すスリップ信号５ＬＩ
Ｐ及び第６図（基準パルス）に示す基準パルス発生器２
Ｉの出力パルスが入力し、アンド回路２３には、第７図
（ＦＦ２０の出力ＸＱ）に示す５Ｒ−ＦＦ２０の反転出
力、第７図（ＳＬＩＰ）に示すスリップ信号５ＬＩＰ及
び第７図（基準パルス）に示す基準パルス発生器２１の
出力パルスが入力し、アンド回路２２よりは、第６図（
重複信号）に示す如く、重複したフレームを出力する時
は、重複信号を出力し、アンド回路２３よりは第７図（
脱落信号Ｉ）に示す如く、フレームが脱落した時は、脱
落信号を出力する。
第７図の（基準パルス）に示す如き読み出しフレーム間
隔の基準パルスを出力する基準パルス発生器２１．及び
アンド回路２２．２３にて構成され、５Ｒ−ＦＦ２０に
はセット信号としてリセットパルスＲＲ，リセット信号
としてリセットパルスＷＲが入力し、アンド回路２２に
は、第６図（ＦＦ２０の出力Ｑ）に示す５Ｒ−ＦＦ２０
の出力、第６図（ＳＬＩＰ）に示すスリップ信号５ＬＩ
Ｐ及び第６図（基準パルス）に示す基準パルス発生器２
Ｉの出力パルスが入力し、アンド回路２３には、第７図
（ＦＦ２０の出力ＸＱ）に示す５Ｒ−ＦＦ２０の反転出
力、第７図（ＳＬＩＰ）に示すスリップ信号５ＬＩＰ及
び第７図（基準パルス）に示す基準パルス発生器２１の
出力パルスが入力し、アンド回路２２よりは、第６図（
重複信号）に示す如く、重複したフレームを出力する時
は、重複信号を出力し、アンド回路２３よりは第７図（
脱落信号Ｉ）に示す如く、フレームが脱落した時は、脱
落信号を出力する。
しかしながら、基準パルスとリセットパルスＲＲとの位
相差は固定されていないので、フレームが脱落した場合
、第７図（基準パルス）に示す基準パルスが相対的にリ
セットパルスＲＲより左側にずれると、第７図（脱落信
号■）に示す如く、脱落信号を出力しないことが生ずる
問題点がある。
相差は固定されていないので、フレームが脱落した場合
、第７図（基準パルス）に示す基準パルスが相対的にリ
セットパルスＲＲより左側にずれると、第７図（脱落信
号■）に示す如く、脱落信号を出力しないことが生ずる
問題点がある。
本発明は、重複信号及び脱落信号を間違いなく出力出来
る脱落重複判定信号出力回路の提供を目的としている。
る脱落重複判定信号出力回路の提供を目的としている。
第１図は本発明の原理ブロック図である。
第１図に示す如（、入力する、クロックの周波数が変動
するＰＣＭデータのフレームを交互に第１、第２のＥＳ
ｌ、２に書込み、受信装置のクロックにて交互に読み出
し、セレクタ４にてフレーム毎に選択して出力する場合
、 該第１のＥＳＩに書き込むフレームの先頭を示す信号と
、読み出すフレームの先頭を示す信号との位相差が所定
の値以下になると、スリップ制御信号発生部３より、 該第１のＥＳＩより読み出したフレームを連続して出力
するスリップ制御信号を該セレクタ′４に送り、該第１
のＥＳＩよりの読み出したフレームを連続して選択して
出力させ、この時発生するフレームの重複又は脱落を示
す信号を出力する脱落重複判定信号出力回路において、 該スリップ制御信号を、 該第１．第２のＥＳＩ、２より読み出すフレームの先頭
に合致したフレームクロックＦＣＫをクロックとするＦ
Ｆ５及び第１のアンド回路６に入力し、 該第１のアンド回路６には更に該ＦＦ５の出力及び該第
１．第２のＥＳＩ、２より読み出すフレームの先頭にて
リセットするリセットパルスＲＲとを入力し、該第１の
アンド回路６の出力及び、該第１のＥＳｌに書き込む時
はＨレベル、該第２のＥＳ２に書き込む時はＬレベルと
するライトイネーブル信号ＷＩを第２のアンド回路７に
入力し、出力を脱落信号とし、 該第１のアンド回路６の出力及び上記ライトイネーブル
信号ＷＩを反転した信号を第３のアンド回路８に入力し
、出力を重複信号とする構成とする。
するＰＣＭデータのフレームを交互に第１、第２のＥＳ
ｌ、２に書込み、受信装置のクロックにて交互に読み出
し、セレクタ４にてフレーム毎に選択して出力する場合
、 該第１のＥＳＩに書き込むフレームの先頭を示す信号と
、読み出すフレームの先頭を示す信号との位相差が所定
の値以下になると、スリップ制御信号発生部３より、 該第１のＥＳＩより読み出したフレームを連続して出力
するスリップ制御信号を該セレクタ′４に送り、該第１
のＥＳＩよりの読み出したフレームを連続して選択して
出力させ、この時発生するフレームの重複又は脱落を示
す信号を出力する脱落重複判定信号出力回路において、 該スリップ制御信号を、 該第１．第２のＥＳＩ、２より読み出すフレームの先頭
に合致したフレームクロックＦＣＫをクロックとするＦ
Ｆ５及び第１のアンド回路６に入力し、 該第１のアンド回路６には更に該ＦＦ５の出力及び該第
１．第２のＥＳＩ、２より読み出すフレームの先頭にて
リセットするリセットパルスＲＲとを入力し、該第１の
アンド回路６の出力及び、該第１のＥＳｌに書き込む時
はＨレベル、該第２のＥＳ２に書き込む時はＬレベルと
するライトイネーブル信号ＷＩを第２のアンド回路７に
入力し、出力を脱落信号とし、 該第１のアンド回路６の出力及び上記ライトイネーブル
信号ＷＩを反転した信号を第３のアンド回路８に入力し
、出力を重複信号とする構成とする。
本発明によれば、フレームクロックＦＣＫをクロックと
するＦＦ５に、スリップ制御信号を入力し、アンド回路
６には、ＦＦ５の出力及びスリップ制御信号及びリセッ
トパルスＲＲとを入力し、アンド回路６の出力よりは、
脱落重複が発生した時、リセットパルスＲＲを出力させ
、これをアンド回路７，８に入力する。
するＦＦ５に、スリップ制御信号を入力し、アンド回路
６には、ＦＦ５の出力及びスリップ制御信号及びリセッ
トパルスＲＲとを入力し、アンド回路６の出力よりは、
脱落重複が発生した時、リセットパルスＲＲを出力させ
、これをアンド回路７，８に入力する。
アンド回路７，８には、夫々ライトイネーブル信号ＷＥ
、ライトイネーブル信号ＷＥを反転して入力しており、
ライトイネーブル信号ＷＥがＨレベルの時のアンド回路
６の出力のリセットパルスＲＲは脱落信号であるので、
アンド回路７より脱落信号を出力し、反転したライトイ
ネーブル信号ＷＥがＨレベルの時のアンド回路６の出力
のリセットパルスＲＲは重複信号であるので、アンド回
路８より重複信号を出力する。
、ライトイネーブル信号ＷＥを反転して入力しており、
ライトイネーブル信号ＷＥがＨレベルの時のアンド回路
６の出力のリセットパルスＲＲは脱落信号であるので、
アンド回路７より脱落信号を出力し、反転したライトイ
ネーブル信号ＷＥがＨレベルの時のアンド回路６の出力
のリセットパルスＲＲは重複信号であるので、アンド回
路８より重複信号を出力する。
このように、リセットパルスＲＲにて脱落９重複信号を
出力しており、従来例の基準信号の如（位相が相対的に
ずれることはなく、正確に脱落。
出力しており、従来例の基準信号の如（位相が相対的に
ずれることはなく、正確に脱落。
重複信号を出力することが出来る。
第２図は本発明の実施例の受信装置の要部のブロック図
、第３図は第２図のフレーム重複の場合のタイムチャー
ト、第４図は第２図のフレーム脱落の場合のタイムチャ
ートである。
、第３図は第２図のフレーム重複の場合のタイムチャー
ト、第４図は第２図のフレーム脱落の場合のタイムチャ
ートである。
第２図で第５図の従来例と異なる点は、脱落重複判定信
号出力回路ＩＯの部分であり、スリップ制御信号を発生
させる迄は同じであるので、この異なる点を中心に以下
説明する。
号出力回路ＩＯの部分であり、スリップ制御信号を発生
させる迄は同じであるので、この異なる点を中心に以下
説明する。
脱落重複判定信号出力回路ＩＯの、フレームクロックＦ
ＣＫをクロックとするＦＦ５には、第３図、第４図の（
ＳＬＩＰ）に示すスリップ制御信号が入力しており、Ｆ
Ｆ５の出力Ｑよりは、第３図、第４図の（ＦＦ５の出力
Ｑ）に示す如きパルスが出力され、アンド回路６に入力
する。
ＣＫをクロックとするＦＦ５には、第３図、第４図の（
ＳＬＩＰ）に示すスリップ制御信号が入力しており、Ｆ
Ｆ５の出力Ｑよりは、第３図、第４図の（ＦＦ５の出力
Ｑ）に示す如きパルスが出力され、アンド回路６に入力
する。
アンド回路６には、更に上記のスリップ制御信号及びリ
セットパルスＲＲが入力しており、出力よりは、第３図
、第４図の（アンド６の出力）に示す如き、脱落重複が
発生した場合のリセットパルスＲＲが出力され、アンド
回路７，８に入力する。
セットパルスＲＲが入力しており、出力よりは、第３図
、第４図の（アンド６の出力）に示す如き、脱落重複が
発生した場合のリセットパルスＲＲが出力され、アンド
回路７，８に入力する。
アンド回路７には第３図、第４図の（Ｗ Ｉ ）に示す
ライトイネーブル信号ＷＩが入力し、アンド回路８には
ライトイネーブル信号ＷＩを反転して入力している。
ライトイネーブル信号ＷＩが入力し、アンド回路８には
ライトイネーブル信号ＷＩを反転して入力している。
従って、第４図の（出力データ）に示す如く、ＥＳＩの
フレームｉ＋Ｉの次に異なるフレームのｉ＋３を選択し
、脱落が発生した場合はアンド回路７よりは第４図の（
脱落信号）に示す如きリセットパルスＲＲが出力し、第
３図の（出力データ）に示す如（、ＥＳｌのフレームｉ
＋２の次に同じフレームのｉ＋２を選択し、重複が発生
した場合はアンド回路８よりは第３図の（重複信号）に
示す如きリセットパルスＲＲが出力される。
フレームｉ＋Ｉの次に異なるフレームのｉ＋３を選択し
、脱落が発生した場合はアンド回路７よりは第４図の（
脱落信号）に示す如きリセットパルスＲＲが出力し、第
３図の（出力データ）に示す如（、ＥＳｌのフレームｉ
＋２の次に同じフレームのｉ＋２を選択し、重複が発生
した場合はアンド回路８よりは第３図の（重複信号）に
示す如きリセットパルスＲＲが出力される。
この場合は、リセットパルスＲＲにて脱落９重複信号を
出力しており、従来例の基準信号の如（位相が相対的に
ずれることはなく、正確に脱落。
出力しており、従来例の基準信号の如（位相が相対的に
ずれることはなく、正確に脱落。
重複信号を出力することが出来る。
以上詳細に説明せる如（本発明によれば、脱落信号１重
複信号共抜けることなく正確に出力出来る脱落重複判定
信号出力回路が得られる効果がある。
複信号共抜けることなく正確に出力出来る脱落重複判定
信号出力回路が得られる効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例の受信装置の要部のブロック図
、 第３図は第２図のフレーム重複の場合のタイムチャート
、 第４図は第２図のフレーム脱落の場合のタイムチャート
、 第５図は従来例の受信装置の要部のブロック図、第６図
は第５図のフレーム重複の場合のタイムチャート、 第７図は第５図のフレーム脱落の場合のタイムチャート
である。 図において、 １．２はエラスティックストアメモリ、３はスリップ制
御信号発生部、 ４はセレクタ、 ５．１５．２０はフリップフロップ、 ７．８，２２．２３はアンド回路、 ＩＯは脱落重複判定信号出力回路１ ．１４，１７．１９はアドレスカウンタ１．１８はメモ
リセル、 は位相比較器、 はナンド回路、 は基準パルス発生器を示す。
、 第３図は第２図のフレーム重複の場合のタイムチャート
、 第４図は第２図のフレーム脱落の場合のタイムチャート
、 第５図は従来例の受信装置の要部のブロック図、第６図
は第５図のフレーム重複の場合のタイムチャート、 第７図は第５図のフレーム脱落の場合のタイムチャート
である。 図において、 １．２はエラスティックストアメモリ、３はスリップ制
御信号発生部、 ４はセレクタ、 ５．１５．２０はフリップフロップ、 ７．８，２２．２３はアンド回路、 ＩＯは脱落重複判定信号出力回路１ ．１４，１７．１９はアドレスカウンタ１．１８はメモ
リセル、 は位相比較器、 はナンド回路、 は基準パルス発生器を示す。
Claims (1)
- 【特許請求の範囲】 入力する、クロックの周波数が変動するＰＣＭデータ
のフレームを交互に第１、第２のエラスティックストア
メモリ（１、２）に書込み、受信装置のクロックにて交
互に読み出し、セレクタ（４）にてフレーム毎に選択し
て出力する場合、該第１のエラスティックストアメモリ
（１）に書き込むフレームの先頭を示す信号と、読み出
すフレームの先頭を示す信号との位相差が所定の値以下
になると、スリップ制御信号発生部（３）より、該第１
のエラスティックストアメモリ（１）より読み出したフ
レームを連続して出力するスリップ制御信号を該セレク
タ（４）に送り、該第１のエラスティックストアメモリ
（１）よりの読み出したフレームを連続して選択して出
力させ、この時発生するフレームの重複又は脱落を示す
信号を出力する脱落重複判定信号出力回路において、該
スリップ制御信号を、該第１、第２のエラスティックス
トアメモリ（１、２）より読み出すフレームの先頭に合
致したフレームクロック（ＦＣＫ）をクロックとするフ
リップフロップ（５）及び第１のアンド回路（６）に入
力し、 該第１のアンド回路（６）には更に該フリップフロップ
（５）の出力及び該第１、第２のエラスティックストア
メモリ（１、２）より読み出すフレームの先頭にてリセ
ットするリセットパルス（ＲＲ）とを入力し、 該第１のアンド回路（６）の出力及び、 該第１のエラスティックストアメモリ（１）に書き込む
時はＨレベル、該第２のエラスティックストアメモリ（
２）に書き込む時はＬレベルとするライトイネーブル信
号（ＷＩ）を第２のアンド回路（７）に入力し、出力を
脱落信号とし、 該第１のアンド回路（６）の出力及び上記ライトイネー
ブル信号（ＷＩ）を反転した信号を第３のアンド回路（
８）に入力し、出力を重複信号とすることを特徴とする
脱落重複判定信号出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195135A JPH0481142A (ja) | 1990-07-24 | 1990-07-24 | 脱落重複判定信号出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195135A JPH0481142A (ja) | 1990-07-24 | 1990-07-24 | 脱落重複判定信号出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0481142A true JPH0481142A (ja) | 1992-03-13 |
Family
ID=16336050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195135A Pending JPH0481142A (ja) | 1990-07-24 | 1990-07-24 | 脱落重複判定信号出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0481142A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519709B1 (en) | 1998-10-22 | 2003-02-11 | Nec Corporation | Method and device for transferring data between two asynchronously clocked circuits via a buffer by renewing an access pointer thereof only when effective data is received |
-
1990
- 1990-07-24 JP JP2195135A patent/JPH0481142A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519709B1 (en) | 1998-10-22 | 2003-02-11 | Nec Corporation | Method and device for transferring data between two asynchronously clocked circuits via a buffer by renewing an access pointer thereof only when effective data is received |
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