JPH0481142A - 脱落重複判定信号出力回路 - Google Patents
脱落重複判定信号出力回路Info
- Publication number
- JPH0481142A JPH0481142A JP2195135A JP19513590A JPH0481142A JP H0481142 A JPH0481142 A JP H0481142A JP 2195135 A JP2195135 A JP 2195135A JP 19513590 A JP19513590 A JP 19513590A JP H0481142 A JPH0481142 A JP H0481142A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- circuit
- frame
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 6
- 230000010363 phase shift Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
入力する、クロックの周波数が変動するPCMデータの
フレームを交互に第1.第2のエラスティックストアメ
モリ (以下ESと称す)に書込み、受信装置のクロッ
クにて交互に読み出し、セレクタにてフレーム毎に選択
して出力する場合、該第1のESに書き込むフレームの
先頭を示す信号と、読み出すフレームの先頭を示す信号
との位相差が所定の値以下になると、スリップ制御信号
発生部より、 該第1のESより読み出したフレームを連続して出力す
るスリップ制御信号を該セレクタに送り、該第1のES
よりの読み出したフレームを連続して選択して出力させ
、この時発生するフレームの重複又は脱落を示す信号を
出力する脱落重複判定信号出力回路に関し、 重複信号及び脱落信号を間違いなく出力出来る脱落重複
判定信号出力回路の提供を目的とし、該スリップ制御信
号を、 該第1.第2のESより読み出すフレームの先頭に合致
したフレームクロック(FCK)をクロックとするフリ
ップフロップ(以下FFと称す)及び第1のアンド回路
に入力し、 該第1のアンド回路には更に該FFの出力及び該第1.
第2のESより読み出すフレームの先頭にてリセットす
るリセットパルス(RR)とを入力し、 該第1のアンド回路の出力及び、 該第1のE、Sに書き込む時はHレベル、該第2のES
に書き込む時はLレベルとするライトイネーブル信号(
WI)を第2のアンド回路に入力し、出力を脱落信号と
し、 該第1のアンド回路の出力及び上記ライトイネーブル信
号(WI)を反転した信号を第3のアンド回路に入力し
、出力を重複信号とする構成とする。
フレームを交互に第1.第2のエラスティックストアメ
モリ (以下ESと称す)に書込み、受信装置のクロッ
クにて交互に読み出し、セレクタにてフレーム毎に選択
して出力する場合、該第1のESに書き込むフレームの
先頭を示す信号と、読み出すフレームの先頭を示す信号
との位相差が所定の値以下になると、スリップ制御信号
発生部より、 該第1のESより読み出したフレームを連続して出力す
るスリップ制御信号を該セレクタに送り、該第1のES
よりの読み出したフレームを連続して選択して出力させ
、この時発生するフレームの重複又は脱落を示す信号を
出力する脱落重複判定信号出力回路に関し、 重複信号及び脱落信号を間違いなく出力出来る脱落重複
判定信号出力回路の提供を目的とし、該スリップ制御信
号を、 該第1.第2のESより読み出すフレームの先頭に合致
したフレームクロック(FCK)をクロックとするフリ
ップフロップ(以下FFと称す)及び第1のアンド回路
に入力し、 該第1のアンド回路には更に該FFの出力及び該第1.
第2のESより読み出すフレームの先頭にてリセットす
るリセットパルス(RR)とを入力し、 該第1のアンド回路の出力及び、 該第1のE、Sに書き込む時はHレベル、該第2のES
に書き込む時はLレベルとするライトイネーブル信号(
WI)を第2のアンド回路に入力し、出力を脱落信号と
し、 該第1のアンド回路の出力及び上記ライトイネーブル信
号(WI)を反転した信号を第3のアンド回路に入力し
、出力を重複信号とする構成とする。
本発明は、温度、電源変動等にてクロックの周波数が変
動する装置よりの音声信号等のPCMデータを受信する
交換機等の受信装置にて、受信装置のクロックに合致し
たPCMデータとして取り込む為に、ESを2個使用し
、フレーム単位に、PCMデータのクロックに同期して
交互に書込み、読み出し出力としては、装置のクロック
に同期し2個のESよりフレーム単位で読み出したもの
を、交互に出力とする場合の、 スリップ制御による、フレームの脱落重複を示す信号を
正確に出力出来る脱落重複判定信号出力回路に関する。
動する装置よりの音声信号等のPCMデータを受信する
交換機等の受信装置にて、受信装置のクロックに合致し
たPCMデータとして取り込む為に、ESを2個使用し
、フレーム単位に、PCMデータのクロックに同期して
交互に書込み、読み出し出力としては、装置のクロック
に同期し2個のESよりフレーム単位で読み出したもの
を、交互に出力とする場合の、 スリップ制御による、フレームの脱落重複を示す信号を
正確に出力出来る脱落重複判定信号出力回路に関する。
第5図は従来例の受信装置の要部のブロック図、第6図
は第5図のフレーム重複の場合のタイムチャート、第7
図は第5図のフレーム脱落の場合のタイムチャートであ
る。
は第5図のフレーム重複の場合のタイムチャート、第7
図は第5図のフレーム脱落の場合のタイムチャートであ
る。
第5図において、第6図、第7図の(PCMデータ)に
示すPCMデータはフレーム単位でESl、2に交互に
書き込まれる。
示すPCMデータはフレーム単位でESl、2に交互に
書き込まれる。
この場合はPCMデータのクロックWCLKを2フレ一
ム分(例えば512ビツト)カウントするESI、2用
のアドレスカウンタ11.17を、夫々書き込むフレー
ムの先頭にて第6図第7図の(WR)(ESlの場合を
示し、ES2の場合はlフレームずれている)に示すリ
セットパルスWRにてリセットし又、夫々lフレーム分
カウントするとインヒビットする第6図第7図の(WI
)に示すライトインヒビット信号WI9反転WIが入力
し、アドレスカウンタ11.17のアドレスに従い、第
6図第7図の(ESI)(ES2)に示す如く、メモリ
セル12,18に1フレ一ム分づつ交互に書き込まれる
。
ム分(例えば512ビツト)カウントするESI、2用
のアドレスカウンタ11.17を、夫々書き込むフレー
ムの先頭にて第6図第7図の(WR)(ESlの場合を
示し、ES2の場合はlフレームずれている)に示すリ
セットパルスWRにてリセットし又、夫々lフレーム分
カウントするとインヒビットする第6図第7図の(WI
)に示すライトインヒビット信号WI9反転WIが入力
し、アドレスカウンタ11.17のアドレスに従い、第
6図第7図の(ESI)(ES2)に示す如く、メモリ
セル12,18に1フレ一ム分づつ交互に書き込まれる
。
読み出しは、受信装置のクロックRCLKを1フレ一ム
分カウントするESI、2のアドレスカウンタ14.1
9を、夫々読み出すフレームの先頭にてリセットする第
6図第7図の(RR)に示す読み出しリセットパルスR
Rにて夫々1フレ一ム分ずれてリセットし、アドレスカ
ウンタ14゜19のアドレスに従いメモリセル12,1
8よりPCMデータを読み出しセレクタ4に入力する。
分カウントするESI、2のアドレスカウンタ14.1
9を、夫々読み出すフレームの先頭にてリセットする第
6図第7図の(RR)に示す読み出しリセットパルスR
Rにて夫々1フレ一ム分ずれてリセットし、アドレスカ
ウンタ14゜19のアドレスに従いメモリセル12,1
8よりPCMデータを読み出しセレクタ4に入力する。
ここで、ESIでは、入力PCMデータのクロックの周
波数と、受信装置のクロックの周波数に差があると、読
み出しアドレスが書込みアドレスを追越したり、書込み
アドレスに追い越されたりして、同時に同一アドレスを
アクセスしてしまうことが起こりうる。
波数と、受信装置のクロックの周波数に差があると、読
み出しアドレスが書込みアドレスを追越したり、書込み
アドレスに追い越されたりして、同時に同一アドレスを
アクセスしてしまうことが起こりうる。
この発生を防ぐ為にスリップ制御を行う。
この制御を行う為に、ESl内に位相比較器13を設け
、書込み側のリセットパルスWRと、ESlの読み出し
側のリセットパルスRRとの位相差が、書込み側のリセ
ットパルスWRを基準として、例えば第6図第7図の(
PC)に示す如き4ビツトの位相幅内に入ると、第6図
第7図の(PCo)に示す如きパルスをスリップ制御信
号発生部3のナンド回路16に与える。
、書込み側のリセットパルスWRと、ESlの読み出し
側のリセットパルスRRとの位相差が、書込み側のリセ
ットパルスWRを基準として、例えば第6図第7図の(
PC)に示す如き4ビツトの位相幅内に入ると、第6図
第7図の(PCo)に示す如きパルスをスリップ制御信
号発生部3のナンド回路16に与える。
スリップ制御信号発生部3は、JK−FF 15とナン
ド回路16にて構成されており、JK−FF15には、
第6図第7図の(FCK)に示す如き、ESI、2より
読み出すフレームの先頭に合致したフレームクロックF
CKが入力しており、出力は第6図第7図の(SLIP
)に示す如きスリップ信号をセレクタ4に出力し、ES
I、2より読み出すフレームを交互に選択していたもの
を、2回連続してESIの方のフレームを選択し、書込
み側のリセットパルスWRと、ESIの読み出し側のリ
セットパルスRRとの位相を1フレーム分離すようにし
、これに従いES2側の書込み側のリセットパルスWR
と、読み出し側のリセットパルスRRとの位相もlフレ
ーム分離すようにしている。
ド回路16にて構成されており、JK−FF15には、
第6図第7図の(FCK)に示す如き、ESI、2より
読み出すフレームの先頭に合致したフレームクロックF
CKが入力しており、出力は第6図第7図の(SLIP
)に示す如きスリップ信号をセレクタ4に出力し、ES
I、2より読み出すフレームを交互に選択していたもの
を、2回連続してESIの方のフレームを選択し、書込
み側のリセットパルスWRと、ESIの読み出し側のリ
セットパルスRRとの位相を1フレーム分離すようにし
、これに従いES2側の書込み側のリセットパルスWR
と、読み出し側のリセットパルスRRとの位相もlフレ
ーム分離すようにしている。
この場合、読み出し側のリセットパルスRRの周波数が
、書込み側のリセットパルスWRの2倍の周波数より高
(、リセットパルスRRが第6図に示す如く左から右向
けに位相幅PC内に入ってきた時は、第6図の(出力デ
ータ)に示す如く、重複したフレーム(i+2)を出力
することになり、読み出し側のリセットパルスRRの周
波数が、書込み側のリセットパルスWRの2倍の周波数
より低く、リセットパルスRRが第7図に示す如(右か
ら左向けに位相幅PC内に入ってきた時は、第7図の(
出力データ)に、示す如く、フレーム(i±2)を脱落
して出力することになる。
、書込み側のリセットパルスWRの2倍の周波数より高
(、リセットパルスRRが第6図に示す如く左から右向
けに位相幅PC内に入ってきた時は、第6図の(出力デ
ータ)に示す如く、重複したフレーム(i+2)を出力
することになり、読み出し側のリセットパルスRRの周
波数が、書込み側のリセットパルスWRの2倍の周波数
より低く、リセットパルスRRが第7図に示す如(右か
ら左向けに位相幅PC内に入ってきた時は、第7図の(
出力データ)に、示す如く、フレーム(i±2)を脱落
して出力することになる。
この為に、脱落重複判定信号出力回路9を設け、脱落か
重複かを知らせるようにしている。
重複かを知らせるようにしている。
脱落重複判定信号出力回路9は5R−FF20゜第6図
第7図の(基準パルス)に示す如き読み出しフレーム間
隔の基準パルスを出力する基準パルス発生器21.及び
アンド回路22.23にて構成され、5R−FF20に
はセット信号としてリセットパルスRR,リセット信号
としてリセットパルスWRが入力し、アンド回路22に
は、第6図(FF20の出力Q)に示す5R−FF20
の出力、第6図(SLIP)に示すスリップ信号5LI
P及び第6図(基準パルス)に示す基準パルス発生器2
Iの出力パルスが入力し、アンド回路23には、第7図
(FF20の出力XQ)に示す5R−FF20の反転出
力、第7図(SLIP)に示すスリップ信号5LIP及
び第7図(基準パルス)に示す基準パルス発生器21の
出力パルスが入力し、アンド回路22よりは、第6図(
重複信号)に示す如く、重複したフレームを出力する時
は、重複信号を出力し、アンド回路23よりは第7図(
脱落信号I)に示す如く、フレームが脱落した時は、脱
落信号を出力する。
第7図の(基準パルス)に示す如き読み出しフレーム間
隔の基準パルスを出力する基準パルス発生器21.及び
アンド回路22.23にて構成され、5R−FF20に
はセット信号としてリセットパルスRR,リセット信号
としてリセットパルスWRが入力し、アンド回路22に
は、第6図(FF20の出力Q)に示す5R−FF20
の出力、第6図(SLIP)に示すスリップ信号5LI
P及び第6図(基準パルス)に示す基準パルス発生器2
Iの出力パルスが入力し、アンド回路23には、第7図
(FF20の出力XQ)に示す5R−FF20の反転出
力、第7図(SLIP)に示すスリップ信号5LIP及
び第7図(基準パルス)に示す基準パルス発生器21の
出力パルスが入力し、アンド回路22よりは、第6図(
重複信号)に示す如く、重複したフレームを出力する時
は、重複信号を出力し、アンド回路23よりは第7図(
脱落信号I)に示す如く、フレームが脱落した時は、脱
落信号を出力する。
しかしながら、基準パルスとリセットパルスRRとの位
相差は固定されていないので、フレームが脱落した場合
、第7図(基準パルス)に示す基準パルスが相対的にリ
セットパルスRRより左側にずれると、第7図(脱落信
号■)に示す如く、脱落信号を出力しないことが生ずる
問題点がある。
相差は固定されていないので、フレームが脱落した場合
、第7図(基準パルス)に示す基準パルスが相対的にリ
セットパルスRRより左側にずれると、第7図(脱落信
号■)に示す如く、脱落信号を出力しないことが生ずる
問題点がある。
本発明は、重複信号及び脱落信号を間違いなく出力出来
る脱落重複判定信号出力回路の提供を目的としている。
る脱落重複判定信号出力回路の提供を目的としている。
第1図は本発明の原理ブロック図である。
第1図に示す如(、入力する、クロックの周波数が変動
するPCMデータのフレームを交互に第1、第2のES
l、2に書込み、受信装置のクロックにて交互に読み出
し、セレクタ4にてフレーム毎に選択して出力する場合
、 該第1のESIに書き込むフレームの先頭を示す信号と
、読み出すフレームの先頭を示す信号との位相差が所定
の値以下になると、スリップ制御信号発生部3より、 該第1のESIより読み出したフレームを連続して出力
するスリップ制御信号を該セレクタ′4に送り、該第1
のESIよりの読み出したフレームを連続して選択して
出力させ、この時発生するフレームの重複又は脱落を示
す信号を出力する脱落重複判定信号出力回路において、 該スリップ制御信号を、 該第1.第2のESI、2より読み出すフレームの先頭
に合致したフレームクロックFCKをクロックとするF
F5及び第1のアンド回路6に入力し、 該第1のアンド回路6には更に該FF5の出力及び該第
1.第2のESI、2より読み出すフレームの先頭にて
リセットするリセットパルスRRとを入力し、該第1の
アンド回路6の出力及び、該第1のESlに書き込む時
はHレベル、該第2のES2に書き込む時はLレベルと
するライトイネーブル信号WIを第2のアンド回路7に
入力し、出力を脱落信号とし、 該第1のアンド回路6の出力及び上記ライトイネーブル
信号WIを反転した信号を第3のアンド回路8に入力し
、出力を重複信号とする構成とする。
するPCMデータのフレームを交互に第1、第2のES
l、2に書込み、受信装置のクロックにて交互に読み出
し、セレクタ4にてフレーム毎に選択して出力する場合
、 該第1のESIに書き込むフレームの先頭を示す信号と
、読み出すフレームの先頭を示す信号との位相差が所定
の値以下になると、スリップ制御信号発生部3より、 該第1のESIより読み出したフレームを連続して出力
するスリップ制御信号を該セレクタ′4に送り、該第1
のESIよりの読み出したフレームを連続して選択して
出力させ、この時発生するフレームの重複又は脱落を示
す信号を出力する脱落重複判定信号出力回路において、 該スリップ制御信号を、 該第1.第2のESI、2より読み出すフレームの先頭
に合致したフレームクロックFCKをクロックとするF
F5及び第1のアンド回路6に入力し、 該第1のアンド回路6には更に該FF5の出力及び該第
1.第2のESI、2より読み出すフレームの先頭にて
リセットするリセットパルスRRとを入力し、該第1の
アンド回路6の出力及び、該第1のESlに書き込む時
はHレベル、該第2のES2に書き込む時はLレベルと
するライトイネーブル信号WIを第2のアンド回路7に
入力し、出力を脱落信号とし、 該第1のアンド回路6の出力及び上記ライトイネーブル
信号WIを反転した信号を第3のアンド回路8に入力し
、出力を重複信号とする構成とする。
本発明によれば、フレームクロックFCKをクロックと
するFF5に、スリップ制御信号を入力し、アンド回路
6には、FF5の出力及びスリップ制御信号及びリセッ
トパルスRRとを入力し、アンド回路6の出力よりは、
脱落重複が発生した時、リセットパルスRRを出力させ
、これをアンド回路7,8に入力する。
するFF5に、スリップ制御信号を入力し、アンド回路
6には、FF5の出力及びスリップ制御信号及びリセッ
トパルスRRとを入力し、アンド回路6の出力よりは、
脱落重複が発生した時、リセットパルスRRを出力させ
、これをアンド回路7,8に入力する。
アンド回路7,8には、夫々ライトイネーブル信号WE
、ライトイネーブル信号WEを反転して入力しており、
ライトイネーブル信号WEがHレベルの時のアンド回路
6の出力のリセットパルスRRは脱落信号であるので、
アンド回路7より脱落信号を出力し、反転したライトイ
ネーブル信号WEがHレベルの時のアンド回路6の出力
のリセットパルスRRは重複信号であるので、アンド回
路8より重複信号を出力する。
、ライトイネーブル信号WEを反転して入力しており、
ライトイネーブル信号WEがHレベルの時のアンド回路
6の出力のリセットパルスRRは脱落信号であるので、
アンド回路7より脱落信号を出力し、反転したライトイ
ネーブル信号WEがHレベルの時のアンド回路6の出力
のリセットパルスRRは重複信号であるので、アンド回
路8より重複信号を出力する。
このように、リセットパルスRRにて脱落9重複信号を
出力しており、従来例の基準信号の如(位相が相対的に
ずれることはなく、正確に脱落。
出力しており、従来例の基準信号の如(位相が相対的に
ずれることはなく、正確に脱落。
重複信号を出力することが出来る。
第2図は本発明の実施例の受信装置の要部のブロック図
、第3図は第2図のフレーム重複の場合のタイムチャー
ト、第4図は第2図のフレーム脱落の場合のタイムチャ
ートである。
、第3図は第2図のフレーム重複の場合のタイムチャー
ト、第4図は第2図のフレーム脱落の場合のタイムチャ
ートである。
第2図で第5図の従来例と異なる点は、脱落重複判定信
号出力回路IOの部分であり、スリップ制御信号を発生
させる迄は同じであるので、この異なる点を中心に以下
説明する。
号出力回路IOの部分であり、スリップ制御信号を発生
させる迄は同じであるので、この異なる点を中心に以下
説明する。
脱落重複判定信号出力回路IOの、フレームクロックF
CKをクロックとするFF5には、第3図、第4図の(
SLIP)に示すスリップ制御信号が入力しており、F
F5の出力Qよりは、第3図、第4図の(FF5の出力
Q)に示す如きパルスが出力され、アンド回路6に入力
する。
CKをクロックとするFF5には、第3図、第4図の(
SLIP)に示すスリップ制御信号が入力しており、F
F5の出力Qよりは、第3図、第4図の(FF5の出力
Q)に示す如きパルスが出力され、アンド回路6に入力
する。
アンド回路6には、更に上記のスリップ制御信号及びリ
セットパルスRRが入力しており、出力よりは、第3図
、第4図の(アンド6の出力)に示す如き、脱落重複が
発生した場合のリセットパルスRRが出力され、アンド
回路7,8に入力する。
セットパルスRRが入力しており、出力よりは、第3図
、第4図の(アンド6の出力)に示す如き、脱落重複が
発生した場合のリセットパルスRRが出力され、アンド
回路7,8に入力する。
アンド回路7には第3図、第4図の(W I )に示す
ライトイネーブル信号WIが入力し、アンド回路8には
ライトイネーブル信号WIを反転して入力している。
ライトイネーブル信号WIが入力し、アンド回路8には
ライトイネーブル信号WIを反転して入力している。
従って、第4図の(出力データ)に示す如く、ESIの
フレームi+Iの次に異なるフレームのi+3を選択し
、脱落が発生した場合はアンド回路7よりは第4図の(
脱落信号)に示す如きリセットパルスRRが出力し、第
3図の(出力データ)に示す如(、ESlのフレームi
+2の次に同じフレームのi+2を選択し、重複が発生
した場合はアンド回路8よりは第3図の(重複信号)に
示す如きリセットパルスRRが出力される。
フレームi+Iの次に異なるフレームのi+3を選択し
、脱落が発生した場合はアンド回路7よりは第4図の(
脱落信号)に示す如きリセットパルスRRが出力し、第
3図の(出力データ)に示す如(、ESlのフレームi
+2の次に同じフレームのi+2を選択し、重複が発生
した場合はアンド回路8よりは第3図の(重複信号)に
示す如きリセットパルスRRが出力される。
この場合は、リセットパルスRRにて脱落9重複信号を
出力しており、従来例の基準信号の如(位相が相対的に
ずれることはなく、正確に脱落。
出力しており、従来例の基準信号の如(位相が相対的に
ずれることはなく、正確に脱落。
重複信号を出力することが出来る。
以上詳細に説明せる如(本発明によれば、脱落信号1重
複信号共抜けることなく正確に出力出来る脱落重複判定
信号出力回路が得られる効果がある。
複信号共抜けることなく正確に出力出来る脱落重複判定
信号出力回路が得られる効果がある。
第1図は本発明の原理ブロック図、
第2図は本発明の実施例の受信装置の要部のブロック図
、 第3図は第2図のフレーム重複の場合のタイムチャート
、 第4図は第2図のフレーム脱落の場合のタイムチャート
、 第5図は従来例の受信装置の要部のブロック図、第6図
は第5図のフレーム重複の場合のタイムチャート、 第7図は第5図のフレーム脱落の場合のタイムチャート
である。 図において、 1.2はエラスティックストアメモリ、3はスリップ制
御信号発生部、 4はセレクタ、 5.15.20はフリップフロップ、 7.8,22.23はアンド回路、 IOは脱落重複判定信号出力回路1 .14,17.19はアドレスカウンタ1.18はメモ
リセル、 は位相比較器、 はナンド回路、 は基準パルス発生器を示す。
、 第3図は第2図のフレーム重複の場合のタイムチャート
、 第4図は第2図のフレーム脱落の場合のタイムチャート
、 第5図は従来例の受信装置の要部のブロック図、第6図
は第5図のフレーム重複の場合のタイムチャート、 第7図は第5図のフレーム脱落の場合のタイムチャート
である。 図において、 1.2はエラスティックストアメモリ、3はスリップ制
御信号発生部、 4はセレクタ、 5.15.20はフリップフロップ、 7.8,22.23はアンド回路、 IOは脱落重複判定信号出力回路1 .14,17.19はアドレスカウンタ1.18はメモ
リセル、 は位相比較器、 はナンド回路、 は基準パルス発生器を示す。
Claims (1)
- 【特許請求の範囲】 入力する、クロックの周波数が変動するPCMデータ
のフレームを交互に第1、第2のエラスティックストア
メモリ(1、2)に書込み、受信装置のクロックにて交
互に読み出し、セレクタ(4)にてフレーム毎に選択し
て出力する場合、該第1のエラスティックストアメモリ
(1)に書き込むフレームの先頭を示す信号と、読み出
すフレームの先頭を示す信号との位相差が所定の値以下
になると、スリップ制御信号発生部(3)より、該第1
のエラスティックストアメモリ(1)より読み出したフ
レームを連続して出力するスリップ制御信号を該セレク
タ(4)に送り、該第1のエラスティックストアメモリ
(1)よりの読み出したフレームを連続して選択して出
力させ、この時発生するフレームの重複又は脱落を示す
信号を出力する脱落重複判定信号出力回路において、該
スリップ制御信号を、該第1、第2のエラスティックス
トアメモリ(1、2)より読み出すフレームの先頭に合
致したフレームクロック(FCK)をクロックとするフ
リップフロップ(5)及び第1のアンド回路(6)に入
力し、 該第1のアンド回路(6)には更に該フリップフロップ
(5)の出力及び該第1、第2のエラスティックストア
メモリ(1、2)より読み出すフレームの先頭にてリセ
ットするリセットパルス(RR)とを入力し、 該第1のアンド回路(6)の出力及び、 該第1のエラスティックストアメモリ(1)に書き込む
時はHレベル、該第2のエラスティックストアメモリ(
2)に書き込む時はLレベルとするライトイネーブル信
号(WI)を第2のアンド回路(7)に入力し、出力を
脱落信号とし、 該第1のアンド回路(6)の出力及び上記ライトイネー
ブル信号(WI)を反転した信号を第3のアンド回路(
8)に入力し、出力を重複信号とすることを特徴とする
脱落重複判定信号出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2195135A JPH0481142A (ja) | 1990-07-24 | 1990-07-24 | 脱落重複判定信号出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2195135A JPH0481142A (ja) | 1990-07-24 | 1990-07-24 | 脱落重複判定信号出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0481142A true JPH0481142A (ja) | 1992-03-13 |
Family
ID=16336050
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2195135A Pending JPH0481142A (ja) | 1990-07-24 | 1990-07-24 | 脱落重複判定信号出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0481142A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6519709B1 (en) | 1998-10-22 | 2003-02-11 | Nec Corporation | Method and device for transferring data between two asynchronously clocked circuits via a buffer by renewing an access pointer thereof only when effective data is received |
-
1990
- 1990-07-24 JP JP2195135A patent/JPH0481142A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6519709B1 (en) | 1998-10-22 | 2003-02-11 | Nec Corporation | Method and device for transferring data between two asynchronously clocked circuits via a buffer by renewing an access pointer thereof only when effective data is received |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6173238B1 (en) | Memory testing apparatus | |
US7295489B2 (en) | Method and circuit for writing double data rate (DDR) sampled data in a memory device | |
GB2138230A (en) | Dynamic random access memory arrangements | |
JPS59231713A (ja) | 同期回路 | |
JP3076205B2 (ja) | 先入れ先出しバッファ装置 | |
US8751853B2 (en) | Quad-data rate controller and implementing method thereof | |
KR20000044591A (ko) | 디디알 에스디램에서의 데이터 우선 순위 결정 장치 | |
JPH0481142A (ja) | 脱落重複判定信号出力回路 | |
JPS6216294A (ja) | メモリ装置 | |
US7454559B2 (en) | Filtering bit position in a memory | |
US5897653A (en) | Data tracing apparatus | |
KR100282519B1 (ko) | 플래시 메모리의 데이터 리드속도 향상회로 | |
JP2687428B2 (ja) | 画像メモリ装置 | |
JPS6124852B2 (ja) | ||
JP2625908B2 (ja) | 非同期エラスティックストアドメモリのジッタ吸収量選択方式 | |
JPS63305633A (ja) | フレ−ムアライナの監視方式 | |
JPS581917Y2 (ja) | 複数記憶回路の位相同期回路 | |
JP2000022649A (ja) | 再サンプリング装置 | |
JP2507879Y2 (ja) | Ic試験装置 | |
SU1312584A1 (ru) | Сверхоперативное запоминающее устройство | |
JPS637092A (ja) | 映像記憶装置 | |
JP2665045B2 (ja) | Atmセルゆらぎ発生装置 | |
SU1451694A2 (ru) | Устройство дл цифровой двумерной свертки | |
JPS61269296A (ja) | 半導体メモリ装置 | |
JP2961733B2 (ja) | 画像メモリ装置 |