KR20000044591A - 디디알 에스디램에서의 데이터 우선 순위 결정 장치 - Google Patents

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Abstract

본 발명은 Y 어드레스의 최하위 비트값에 따라 시작 어드레스가 짝수인지 홀수인지를 구분한 후 클럭 신호 및 레이턴시에 응답하여 두 개의 데이터 중 우선 순위의 데이터를 선택하기 위한 신호를 적절한 타이밍에 출력하는 DDR SDRAM에서의 데이터 우선 순위 결정 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 클럭 신호의 라이징(rising) 및 폴링(falling) 에지에 동기되어 하나의 클럭 당 두 개의 데이터를 쓰고 읽을 수 있는 DDR SDRAM을 위한 데이터 우선 순위 결정 장치에 있어서, Y 어드레스의 최하위 비트 신호 및 데이터 읽기/쓰기 명령이 들어올 때 인에이블되는 제1 신호에 응답하여 시작 어드레스의 짝/홀수 여부를 나타내는 제2 신호를 발생하는 신호 발생 수단; 상기 클럭 신호의 라이징 신호 및 폴링 신호와 다수의 카스 레이턴시에 응답하여 상기 신호 발생 수단으로부터의 제2 신호를 데이터 읽기 시의 데이터 우선 순위 결정 신호로 출력하는 제1 수단; 및 상기 클럭 신호의 라이징 신호에 응답하여 상기 신호 발생 수단으로부터의 제2 신호를 데이터 쓰기 시의 데이터 우선 순위 결정 신호로 출력하는 제2 수단을 구비한다.

Description

디디알 에스디램에서의 데이터 우선 순위 결정 장치
본 발명은 DDR(Double Data Rate) SDRAM(synchronous DRAM)에 관한 것으로, 특히 DDR SDRAM에서 어드레스 신호 및 레이턴시(latency) 값에 응답하여 클럭 당 두 개의 데이터 중 우선 순위의 데이터를 선택하여 출력하기 위한 선택 신호를 생성하는 장치에 관한 것이다.
잘 알려진 바와 같이, DDR SDRAM은 클럭의 라이징(rising) 에지(edge)에 동기되어 하나의 클럭 당 하나의 데이터를 쓰고 읽는 싱크로너스 DRAM(SDRAM)과 다르게 클럭의 라이징 및 폴링(falling) 에지에 동기되어 하나의 클럭 당 두 개의 데이터를 쓰고 읽음으로써 대역폭을 2배로 더블링하여 차세대 DRAM으로서 크게 각광받고 있다.
상기와 같은 특성을 위해 DDR SDRAM은 Y 어드레스의 최하위 비트 값을 무시하고 두 개의 데이터를 한꺼번에 읽은 후 각 데이터를 클럭의 라이징 및 폴링 에지 각각에 동기시켜 출력하도록 동작하는데, 이때 정확한 데이터 처리를 위해 상기 두 개의 데이터 중 우선 순위를 정하여 어떤 데이터가 먼저 출력해야할 데이터인지를 결정할 필요가 발생한다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, Y 어드레스의 최하위 비트값에 따라 시작 어드레스가 짝수인지 홀수인지를 구분한 후 클럭 신호 및 레이턴시에 응답하여 두 개의 데이터 중 우선 순위의 데이터를 선택하기 위한 신호를 적절한 타이밍에 출력하는 DDR SDRAM에서의 데이터 우선 순위 결정 장치를 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 데이터 우선 순위 결정 장치의 일실시 회로도.
* 도면의 주요 부분에 대한 설명
100 : 신호 발생 블록
120 : 데이터 읽기 시의 데이터 우선 순위 결정 신호(select_read)를 출력하는 블록
140 : 데이터 쓰기 시의 데이터 우선 순위 결정 신호(select_write)를 출력하는 블록
상기 목적을 달성하기 위한 본 발명은 클럭 신호의 라이징(rising) 및 폴링(falling) 에지에 동기되어 하나의 클럭 당 두 개의 데이터를 쓰고 읽을 수 있는 DDR SDRAM을 위한 데이터 우선 순위 결정 장치에 있어서, Y 어드레스의 최하위 비트 신호 및 데이터 읽기/쓰기 명령이 들어올 때 인에이블되는 제1 신호에 응답하여 시작 어드레스의 짝/홀수 여부를 나타내는 제2 신호를 발생하는 신호 발생 수단; 상기 클럭 신호의 라이징 신호 및 폴링 신호와 다수의 카스 레이턴시에 응답하여 상기 신호 발생 수단으로부터의 제2 신호를 데이터 읽기 시의 데이터 우선 순위 결정 신호로 출력하는 제1 수단; 및 상기 클럭 신호의 라이징 신호에 응답하여 상기 신호 발생 수단으로부터의 제2 신호를 데이터 쓰기 시의 데이터 우선 순위 결정 신호로 출력하는 제2 수단을 구비하여, 상기 데이터 읽기 시의 데이터 우선 순위 결정 신호 및 상기 데이터 쓰기 시의 데이터 우선 순위 결정 신호의 레벨에 따라 상기 두 개의 데이터 중 우선 순위의 데이터를 선택하여 정확한 어드레스에 데이터 읽기 및 쓰기할 수 있는 것을 특징으로 한다.
도 1은 본 발명에 따른 데이터 우선 순위 결정 장치의 회로도로서, Y 어드레스의 최하위 비트값(add0) 및 데이터 읽기/쓰기 명령이 들어올 때 "하이(high)"로 인에이블되는 casatv 신호에 응답하여 시작 어드레스의 짝/홀수 여부에 관한 신호(soseb_0)를 발생하는 신호 발생 블록(100)과, 클럭의 라이징 신호(rclk) 및 폴링 신호(fclk)와 카스(CAS, Column Access Strobe) 레이턴시(cl15, cl2, cl25)에 응답하여 신호 발생 블록(100)로부터의 soseb_0 신호를 데이터 읽기 시의 데이터 우선 순위 결정 신호(select_read)로 출력하는 블록(120)과, 클럭의 라이징 신호(rclk)에 응답하여 신호 발생부(100)로부터의 soseb_0 신호를 데이터 쓰기 시의 데이터 우선 순위 결정 신호(select_write)로 출력하는 블록(140)으로 이루어진다.
본 발명의 구성을 좀더 구체적으로 살펴보면, 신호 발생 블록(100)은 casatv 신호 및 반전된 add0을 일측 및 타측으로 입력받는 NAND 게이트(101)와, casatv 신호 및 add0을 일측 및 타측으로 입력받는 NAND 게이트(102)와, NAND 게이트(101)로부터의 출력 신호를 일측 입력으로 받는 NAND 게이트(103)와, NAND 게이트(102, 103)로부터의 각 출력 신호를 일측 및 타측으로 입력받아 부정논리곱한 후 NAND 게이트(103)의 타측으로 출력하는 NAND 게이트(104)와, NAND 게이트(103)로부터의 출력 신호를 반전하여 soseb_0 신호로 출력하는 인버터(105)로 이루어진다. 상기와 같이 구성된 신호 발생 블록(100)은 데이터 읽기 또는 쓰기 명령이 들어와 casatv가 "하이"로 인에이블될 때 Y 어드레스의 최하위 비트값(add0)을 그대로 soseb_0으로 출력하고, casatv가 "로우"로 디스에이블될 때 이전의 soseb_0을 유지하게 된다.
다음으로, 블록(120)은 클럭의 폴링 신호(fclk) 및 카스 레이턴시(cl15)에 응답하여 신호 발생 블록(100)으로부터의 soseb_0 신호를 읽기 시의 데이터 우선 순위 결정 신호(select_read)로 출력하는 블록(121)과, 클럭의 라이징 신호(rclk) 및 카스 레이턴시(cl2)에 응답하여 신호 발생 블록(100)으로부터의 soseb_0 신호를 읽기 시의 데이터 우선 순위 결정 신호(select_read)로 출력하는 블록(122)과, 클럭의 폴링 신호(fclk) 및 카스 레이턴시(cl25)에 응답하여 신호 발생 블록(100)으로부터의 soseb_0 신호를 읽기 시의 데이터 우선 순위 결정 신호(select_read)로 출력하는 블록(123)으로 구성되며, 여기서, 각 블록(121 내지 122)은 클럭의 폴링 신호(fclk) 또는 라이징 신호(rclk) 및 반전된 클럭의 폴링 신호(fclk) 또는 라이징 신호(rclk)를 제어 신호로 입력받아 soseb_0을 트랜스퍼하는 트랜스미션 게이트(124)와, 트랜스미션 게이트(124)의 출력단에 연결되어 soseb_0을 래치하는 래치(125)와, 래치(125)의 출력단에 연결되어 soseb_0을 반전하는 인버터(126)와, 각각의 카스 레이턴시(cl15, cl2, cl25) 및 반전된 카스 레이턴시를 제어 신호로 입력받아 인버터(126)로부터 출력되는 신호(soseb_05, soseb_1, soseb_15)를 트랜스퍼하는 트랜스미션 게이트(127)와, 트랜스미션 게이트(127)의 출력단에 연결되어 인버터(126)로부터 출력되는 신호(soseb_05, soseb_1, soseb_15)를 지연하여 읽기 시의 데이터 우선 순위 결정 신호(select_read)로 출력하는 지연부(128)로 이루어진다.
마지막으로, 블록(140)은 클럭의 라이징 신호(rclk)에 응답하여 soseb_0 신호를 트랜스퍼하는 트랜스미션 게이트(141)와, 트랜스미션 게이트(141)의 출력단에 연결되어 soseb_0 신호를 래치하는 래치(142)와, 래치(142)의 출력단에 연결되어 래치된 데이터를 반전하는 인버터(143)로 구성된 단위 블록을 4개 직렬 연결하여 마지막 단위 블록으로부터 쓰기 시의 데이터 우선 순위 결정 신호(select_write)를 출력하도록 이루어진다.
상기와 같이 이루어지는 본 발명의 구성을 통해 구체적인 동작을 살펴본다.
데이터 읽기 동작 시를 먼저 살펴보면, 데이터 읽기는 카스 레이턴시(cas latency, 이하 cl이라 함)에 따라서 select_read 신호가 뜨는 타이밍이 결정된다. casatv 신호가 인에이블되는 타이밍에서 add0을 받아들여 soseb_0을 발생하고, 상기 soseb_0을 fclk에 맞추어 soseb_05로, 그 다음 rclk에 맞추어 soseb_1로, 그 다음 fclk에 맞추어 soseb_15로 출력한다. 상기 신호들(soseb_05, soseb_1, soseb_15)은 각각에 해당하는 cl값이 인에이블될 때 트랜스미션 게이트(127)를 통하여 select_read 신호로 출력된다. 참고로 말하면, cl1.5와 cl2.5는 폴링 에지에 데이터를 내보내고, cl2는 라이징 에지에 데이터를 내보낸다.
다음으로, 데이터 쓰기 동작 시에는 cl에 관계없이 쓰기 레이턴시(write latency)에 따라 2 클럭 딜레이만 시켜주면 되므로, rclk에 응답하여 동작하는 4개의 단위 블록을 통해 2클럭 딜레이시켜 soseb_0 신호를 select_write신호로 출력한다.
상기와 같이 출력되는 select_read 신호 및 select_write 신호의 레벨에 따라 시작 어드레스가 짝수인지 홀수인지를 구별하여 두 개의 데이터 중 우선 순위의 데이터를 결정할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, DDR SDRAM의 특징인 클럭의 라이징 및 폴링 에지에 동기되어 하나의 클럭 당 두 개의 데이터를 쓰고 읽기 위해서 사용되는 2비트 프리페치를 위한 필수적인 장치로서, 한꺼번에 읽은 두 개의 데이터를 정확한 어드레스를 찾아서 읽기 및 쓰기할 수 있도록 하는 탁월한 효과를 구현한다.

Claims (9)

  1. 클럭 신호의 라이징(rising) 및 폴링(falling) 에지에 동기되어 하나의 클럭 당 두 개의 데이터를 쓰고 읽을 수 있는 DDR SDRAM을 위한 데이터 우선 순위 결정 장치에 있어서,
    Y 어드레스의 최하위 비트 신호 및 데이터 읽기/쓰기 명령이 들어올 때 인에이블되는 제1 신호에 응답하여 시작 어드레스의 짝/홀수 여부를 나타내는 제2 신호를 발생하는 신호 발생 수단;
    상기 클럭 신호의 라이징 신호 및 폴링 신호와 다수의 카스 레이턴시에 응답하여 상기 신호 발생 수단으로부터의 제2 신호를 데이터 읽기 시의 데이터 우선 순위 결정 신호로 출력하는 제1 수단; 및
    상기 클럭 신호의 라이징 신호에 응답하여 상기 신호 발생 수단으로부터의 제2 신호를 데이터 쓰기 시의 데이터 우선 순위 결정 신호로 출력하는 제2 수단
    을 구비하여,
    상기 데이터 읽기 시의 데이터 우선 순위 결정 신호 및 상기 데이터 쓰기 시의 데이터 우선 순위 결정 신호의 레벨에 따라 상기 두 개의 데이터 중 우선 순위의 데이터를 선택하여 정확한 어드레스에 데이터 읽기 및 쓰기할 수 있는 것을 특징으로 하는 데이터 우선 순위 결정 장치.
  2. 제 1 항에 있어서, 상기 신호 발생 수단은,
    상기 제1 신호가 인에이블될 때 상기 최하위 비트 신호를 그대로 상기 제2 신호로 출력하는 것을 특징으로 하는 데이터 우선 순위 결정 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 신호 발생 수단은,
    상기 제1 신호 및 반전된 상기 최하위 비트 신호를 일측 및 타측으로 입력받아 부정논리곱하는 제1 부정논리곱 수단;
    상기 제1 신호 및 상기 최하위 비트 신호를 일측 및 타측으로 입력받아 부정논리곱하는 제2 부정논리곱 수단;
    상기 제1 부정논리곱 수단으로부터의 출력 신호를 일측 입력으로 받는 제3 부정논리곱 수단; 및
    상기 제2 및 제3 부정논리곱 수단으로부터 각각 출력되는 신호를 일측 및 타측으로 입력받아 부정논리곱하여 상기 제3 부정논리곱 수단의 타측으로 출력하는 제4 부정논리곱 수단
    을 구비하여,
    상기 제3 부정논리곱 수단으로부터의 출력 신호를 상기 제2 신호로 출력하는 것을 특징으로 하는 데이터 우선 순위 결정 장치.
  4. 제 1 항에 있어서, 상기 제1 수단은
    상기 클럭 신호의 폴링 신호 및 제1 카스 레이턴시에 응답하여 상기 신호 발생 수단으로부터의 제2 신호를 상기 데이터 읽기 시의 데이터 우선 순위 결정 신호로 출력하는 제3 수단;
    상기 클럭 신호의 라이징 신호 및 제2 카스 레이턴시에 응답하여 상기 신호 발생 수단으로부터의 제2 신호를 상기 데이터 읽기 시의 데이터 우선 순위 결정 신호로 출력하는 제4 수단; 및
    상기 클럭 신호의 폴링 신호 및 제3 카스 레이턴시에 응답하여 상기 신호 발생 수단으로부터의 제2 신호를 상기 데이터 읽기 시의 데이터 우선 순위 결정 신호로 출력하는 제5 수단
    을 포함하여 이루어지는 데이터 우선 순위 결정 장치.
  5. 제 4 항에 있어서, 상기 제3 수단은,
    상기 클럭 신호의 폴링 신호에 응답하여 상기 제2 신호를 트랜스퍼하는 제1 트랜스퍼 수단;
    상기 제1 트랜스퍼 수단의 출력단에 연결되어 상기 제2 신호를 래치하는 래치 수단; 및
    상기 제1 카스 레이턴시에 응답하여 상기 래치 수단으로부터 출력되는 상기 제2 신호를 상기 데이터 읽기 시의 데이터 우선 순위 결정 신호로 트랜스퍼하는 제2 트랜스퍼 수단
    을 포함하여 이루어지는 데이터 우선 순위 결정 장치.
  6. 제 4 항에 있어서, 상기 제4 수단은,
    상기 클럭 신호의 라이징 신호에 응답하여 상기 제2 신호를 트랜스퍼하는 제1 트랜스퍼 수단;
    상기 제1 트랜스퍼 수단의 출력단에 연결되어 상기 제2 신호를 래치하는 래치 수단; 및
    상기 제2 카스 레이턴시에 응답하여 상기 래치 수단으로부터 출력되는 상기 제2 신호를 상기 데이터 읽기 시의 데이터 우선 순위 결정 신호로 트랜스퍼하는 제2 트랜스퍼 수단
    을 포함하여 이루어지는 데이터 우선 순위 결정 장치.
  7. 제 4 항에 있어서, 상기 제5 수단은,
    상기 클럭 신호의 폴링 신호에 응답하여 상기 제2 신호를 트랜스퍼하는 제1 트랜스퍼 수단;
    상기 제1 트랜스퍼 수단의 출력단에 연결되어 상기 제2 신호를 래치하는 래치 수단; 및
    상기 제3 카스 레이턴시에 응답하여 상기 래치 수단으로부터 출력되는 상기 제2 신호를 상기 데이터 읽기 시의 데이터 우선 순위 결정 신호로 트랜스퍼하는 제2 트랜스퍼 수단
    을 포함하여 이루어지는 데이터 우선 순위 결정 장치.
  8. 제 1 항에 있어서, 상기 제2 수단은,
    상기 클럭 신호의 라이징 신호에 응답하여 상기 제2 신호를 트랜스퍼하는 트랜스퍼 수단; 및
    상기 트랜스퍼 수단의 출력단에 연결되어 상기 제2 신호를 래치하는 래치 수단
    을 구비한 제3 수단을 쓰기 레이턴시에 응답하여 다수개 직렬 연결하고, 마지막 상기 제3 수단으로부터 상기 쓰기 시의 데이터 우선 순위 결정 신호를 출력하도록 구성하는 것을 특징으로 하는 데이터 우선 순위 결정 장치.
  9. 제 8 항에 있어서, 상기 제2 수단은,
    상기 쓰기 레이턴시가 "2"인 경우 상기 제3 수단을 4개 직렬연결하여 구성하는 것을 특징으로 하는 데이터 우선 순위 결정 장치.
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