JPH066333A - クロック乗換回路 - Google Patents
クロック乗換回路Info
- Publication number
- JPH066333A JPH066333A JP4160470A JP16047092A JPH066333A JP H066333 A JPH066333 A JP H066333A JP 4160470 A JP4160470 A JP 4160470A JP 16047092 A JP16047092 A JP 16047092A JP H066333 A JPH066333 A JP H066333A
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- JP
- Japan
- Prior art keywords
- data
- clock
- read
- address
- write
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 入力したデータをクロック乗り換えを行い出
力するクロック乗換回路に関し、データのクロック乗り
換えを行う回路の規模を縮小することを目的とする。 【構成】 データを記憶する記憶部１と、ライトクロッ
クをもとに、入力される当該データを前記記憶部１に書
き込むための書き込みアドレスを出力するライトアドレ
ス生成部２と、リードクロックをもとに、前記記憶部１
に書き込まれている前記データを読み出すための読み出
しアドレスを出力するリードアドレス生成部３と、前記
書き込みアドレスと読み出しアドレス間の位相比較を行
う位相比較部４を設けてなり、データの書き込み速度と
読み出し速度の変換を行うように構成する。
力するクロック乗換回路に関し、データのクロック乗り
換えを行う回路の規模を縮小することを目的とする。 【構成】 データを記憶する記憶部１と、ライトクロッ
クをもとに、入力される当該データを前記記憶部１に書
き込むための書き込みアドレスを出力するライトアドレ
ス生成部２と、リードクロックをもとに、前記記憶部１
に書き込まれている前記データを読み出すための読み出
しアドレスを出力するリードアドレス生成部３と、前記
書き込みアドレスと読み出しアドレス間の位相比較を行
う位相比較部４を設けてなり、データの書き込み速度と
読み出し速度の変換を行うように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、入力したデータをクロ
ック乗り換えを行い出力するクロック乗換回路に関する
ものである。
ック乗り換えを行い出力するクロック乗換回路に関する
ものである。
【０００２】
【従来の技術】以下において、図４をもちいて従来例を
説明する。図４は従来の一実施例回路の構成を示す図で
ある。
説明する。図４は従来の一実施例回路の構成を示す図で
ある。
【０００３】図４において、入力系ブロックは、シフト
レジスタ（ＳＲ）21とｎ並列のラッチ回路（ＬＴ）22a
〜ＬＴ22n およびＬＴ23a 〜ＬＴ23n により形成する。
また、出力系ブロックは、ｎ並列のＬＴ31a 〜ＬＴ31n
およびＳＲ32により形成する。
レジスタ（ＳＲ）21とｎ並列のラッチ回路（ＬＴ）22a
〜ＬＴ22n およびＬＴ23a 〜ＬＴ23n により形成する。
また、出力系ブロックは、ｎ並列のＬＴ31a 〜ＬＴ31n
およびＳＲ32により形成する。
【０００４】図４に示すように、入力系ブロックに加え
られた入力データをＳＲ21で１周期の間をシフトし、ｎ
並列のＬＴ22a 〜ＬＴ22n に加える。ＬＴ22a は入力デ
ータＤ1 の位相に対応しているクロック乗り換え前のラ
ッチパルスＬＴＩＰ1 で当該入力データＤ1 をラッチし
てＬＴ23a に加える。以下同様に、ＬＴ22a は入力デー
タＤ2 の位相に対応しているクロック乗り換え前のラッ
チパルスＬＴＩＰ2 で当該入力データＤ2 をラッチして
ＬＴ23b に加え、・・・・、ＬＴ22n は入力データＤｎ
の位相に対応しているクロック乗り換え前のラッチパル
スＬＴＩＰn で当該入力データＤn をラッチしＬＴ23n
に加える。
られた入力データをＳＲ21で１周期の間をシフトし、ｎ
並列のＬＴ22a 〜ＬＴ22n に加える。ＬＴ22a は入力デ
ータＤ1 の位相に対応しているクロック乗り換え前のラ
ッチパルスＬＴＩＰ1 で当該入力データＤ1 をラッチし
てＬＴ23a に加える。以下同様に、ＬＴ22a は入力デー
タＤ2 の位相に対応しているクロック乗り換え前のラッ
チパルスＬＴＩＰ2 で当該入力データＤ2 をラッチして
ＬＴ23b に加え、・・・・、ＬＴ22n は入力データＤｎ
の位相に対応しているクロック乗り換え前のラッチパル
スＬＴＩＰn で当該入力データＤn をラッチしＬＴ23n
に加える。
【０００５】そして、ＬＴ22a 〜ＬＴ22n の全てがラッ
チを終了したタイミングにおいて、前記最終のラッチパ
ルスＬＴＩＰn でＬＴ22a 〜ＬＴ22n にラッチされてい
る入力データＤ1 〜Ｄn をＬＴ23a 〜ＬＴ23n に再度の
ラッチをし、ｎ個の入力系ブロックの出力をつくる。
チを終了したタイミングにおいて、前記最終のラッチパ
ルスＬＴＩＰn でＬＴ22a 〜ＬＴ22n にラッチされてい
る入力データＤ1 〜Ｄn をＬＴ23a 〜ＬＴ23n に再度の
ラッチをし、ｎ個の入力系ブロックの出力をつくる。
【０００６】出力系ブロックにおいては、入力系ブロッ
クのＬＴ23a 〜ＬＴ23n からのｎ個の出力をｎ並列のＬ
Ｔ31a 〜ＬＴ31n に加えて、乗り換え先のラッチパルス
ＬＴＯＰn で同一タイミングにおいてラッチし、以後に
おいてＳＲ32で１周期の間の位相シフトを行ってから出
力データを送出する。
クのＬＴ23a 〜ＬＴ23n からのｎ個の出力をｎ並列のＬ
Ｔ31a 〜ＬＴ31n に加えて、乗り換え先のラッチパルス
ＬＴＯＰn で同一タイミングにおいてラッチし、以後に
おいてＳＲ32で１周期の間の位相シフトを行ってから出
力データを送出する。
【０００７】上記したように従来例のクロック乗換回路
は、ゲート回路よりなるシフトレジスタのＳＲ21とＳＲ
32、ゲート回路よりなるラッチ回路のＬＴ22a 〜ＬＴ22
n とＬＴ23a 〜ＬＴ23n およびＬＴ31a 〜ＬＴ31n を使
用しており、多数のゲートをもちいた大規模な回路にな
っている。
は、ゲート回路よりなるシフトレジスタのＳＲ21とＳＲ
32、ゲート回路よりなるラッチ回路のＬＴ22a 〜ＬＴ22
n とＬＴ23a 〜ＬＴ23n およびＬＴ31a 〜ＬＴ31n を使
用しており、多数のゲートをもちいた大規模な回路にな
っている。
【０００８】
【発明が解決しようとする課題】従って、従来例に示す
クロック乗換回路は、主回路をゲートで構成しているた
め、回路規模が大きくなるという課題がある。
クロック乗換回路は、主回路をゲートで構成しているた
め、回路規模が大きくなるという課題がある。
【０００９】本発明は、データのクロック乗換回路の規
模を縮小することを目的とする。
模を縮小することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、図１に示すように、データを記憶する記
憶部１と、ライトクロックをもとに、入力される当該デ
ータを前記記憶部１に書き込むための書き込みアドレス
を出力するライトアドレス生成部２と、リードクロック
をもとに、前記記憶部１に書き込まれている前記データ
を読み出すための読み出しアドレスを出力するリードア
ドレス生成部３と、前記書き込みアドレスと読み出しア
ドレス間の位相比較を行う位相比較部４を設けてなり、
データの書き込み速度と読み出し速度の変換を行うよう
に構成する。
め本発明では、図１に示すように、データを記憶する記
憶部１と、ライトクロックをもとに、入力される当該デ
ータを前記記憶部１に書き込むための書き込みアドレス
を出力するライトアドレス生成部２と、リードクロック
をもとに、前記記憶部１に書き込まれている前記データ
を読み出すための読み出しアドレスを出力するリードア
ドレス生成部３と、前記書き込みアドレスと読み出しア
ドレス間の位相比較を行う位相比較部４を設けてなり、
データの書き込み速度と読み出し速度の変換を行うよう
に構成する。
【００１１】
【作用】本発明は図１に示すごとく、ライトアドレス生
成部２でつくられた書き込みアドレスをもちいて入力デ
ータを記憶部１に格納し、リードアドレス生成部３でつ
くられた読み出しアドレスをもちいて出力データを記憶
部１から読み出すようにし、さらに、位相比較部４で前
記書き込みアドレスと読み出しアドレス間の位相比較を
行うようにしている。
成部２でつくられた書き込みアドレスをもちいて入力デ
ータを記憶部１に格納し、リードアドレス生成部３でつ
くられた読み出しアドレスをもちいて出力データを記憶
部１から読み出すようにし、さらに、位相比較部４で前
記書き込みアドレスと読み出しアドレス間の位相比較を
行うようにしている。
【００１２】従って、記憶部１におけるデータの書き込
みと読み出しの重複が防止され、かつ当該クロック乗換
回路の小型化が実現できる。
みと読み出しの重複が防止され、かつ当該クロック乗換
回路の小型化が実現できる。
【００１３】
【実施例】以下、図２〜図３により本発明の実施例を説
明する。図２は本発明の一実施例回路の構成を示す図で
あり、図３は本発明の一実施例回路のタイミングを示す
図である。
明する。図２は本発明の一実施例回路の構成を示す図で
あり、図３は本発明の一実施例回路のタイミングを示す
図である。
【００１４】図２において、11は入力データと出力デー
タの速度変換乗り換えを行うランダムアクセスメモリ
（ＲＡＭ）である。なお、12は書き込みアドレスを出力
するライトカウンタ、13は読み出しアドレスを出力する
リードカウンタである。
タの速度変換乗り換えを行うランダムアクセスメモリ
（ＲＡＭ）である。なお、12は書き込みアドレスを出力
するライトカウンタ、13は読み出しアドレスを出力する
リードカウンタである。
【００１５】また、14は位相比較部であり、２入力動作
のフリップフロップ（ＦＦ）14a と２入力論理のアンド
ゲート14b を備えている。図３において、(a) はライト
カウンタ12と位相比較部14に加わる速度19ＭＨzの19Ｍ
クロックであり、(b) はＲＡＭ11に書き込まれる速度19
ＭＨz の19Ｍ入力データであり、(c) はリードカウンタ
13に加わる速度25ＭＨz の25Ｍクロックである。
のフリップフロップ（ＦＦ）14a と２入力論理のアンド
ゲート14b を備えている。図３において、(a) はライト
カウンタ12と位相比較部14に加わる速度19ＭＨzの19Ｍ
クロックであり、(b) はＲＡＭ11に書き込まれる速度19
ＭＨz の19Ｍ入力データであり、(c) はリードカウンタ
13に加わる速度25ＭＨz の25Ｍクロックである。
【００１６】また、(d) は位相比較部14のアンドゲート
14b からリードカウンタ13への帰還信号であり、更に、
(e) はＲＡＭ11から読み出しされる速度25ＭＨz の25Ｍ
データである。
14b からリードカウンタ13への帰還信号であり、更に、
(e) はＲＡＭ11から読み出しされる速度25ＭＨz の25Ｍ
データである。
【００１７】本実施例は、ＲＡＭ11において、19Ｍクロ
ック(a) に同期した19Ｍデータ(b)を、25Ｍクロック(c)
に同期した25Ｍデータ(e) に乗り換える例である。図
２と図３に示すように、19Ｍクロック(a) をライトカウ
ンタ12に加えて速度19ＭＨz の書き込みアドレスを生成
し、この書き込みアドレスの値で19Ｍデータ(b) をＲＡ
Ｍ11に書き込む。
ック(a) に同期した19Ｍデータ(b)を、25Ｍクロック(c)
に同期した25Ｍデータ(e) に乗り換える例である。図
２と図３に示すように、19Ｍクロック(a) をライトカウ
ンタ12に加えて速度19ＭＨz の書き込みアドレスを生成
し、この書き込みアドレスの値で19Ｍデータ(b) をＲＡ
Ｍ11に書き込む。
【００１８】同様に、25Ｍクロック(c) と位相比較部14
からの帰還信号(d) をリードカウンタ13に加え、当該帰
還信号(d) が‘Ｈ’のタイミングで25ＭＨz 速度の読み
出しアドレスを生成し、この読み出しアドレスの値によ
り25Ｍデータ(e) をＲＡＭ11より読み出す。なお、該読
み出しアドレスの送出は、当該帰還信号(d) が‘Ｌ’の
とき停止する。
からの帰還信号(d) をリードカウンタ13に加え、当該帰
還信号(d) が‘Ｈ’のタイミングで25ＭＨz 速度の読み
出しアドレスを生成し、この読み出しアドレスの値によ
り25Ｍデータ(e) をＲＡＭ11より読み出す。なお、該読
み出しアドレスの送出は、当該帰還信号(d) が‘Ｌ’の
とき停止する。
【００１９】データ読み出しの25Ｍクロック(c) がデー
タ書き込みの19Ｍクロック(a) より速いので、同一アド
レスにおけるライトカウンタ12の書き込みアドレスとリ
ードカウンタ13の読み出しアドレスの時間差は次第に短
くなってゆく。
タ書き込みの19Ｍクロック(a) より速いので、同一アド
レスにおけるライトカウンタ12の書き込みアドレスとリ
ードカウンタ13の読み出しアドレスの時間差は次第に短
くなってゆく。
【００２０】いま、ライトカウンタ12からの書き込みア
ドレスとリードカウンタ13からの読み出しアドレスおよ
び19Ｍクロック(a) をＦＦ14a に加えて、19Ｍクロック
(a)の立ち下がりタイミングにおいて前記書き込みアド
レスと読み出しアドレスの両アドレス値の監視をＦＦ14
a で行う。
ドレスとリードカウンタ13からの読み出しアドレスおよ
び19Ｍクロック(a) をＦＦ14a に加えて、19Ｍクロック
(a)の立ち下がりタイミングにおいて前記書き込みアド
レスと読み出しアドレスの両アドレス値の監視をＦＦ14
a で行う。
【００２１】なお、ＦＦ14a に入力する両アドレス値は
19Ｍクロック(a) の＃２クロックまでは同一値の１と２
をカウントするが、19Ｍクロック(a) の＃３クロックに
おいては、書き込みアドレスが３をカウントするのに対
して、読み出しアドレスは４をカウントする。
19Ｍクロック(a) の＃２クロックまでは同一値の１と２
をカウントするが、19Ｍクロック(a) の＃３クロックに
おいては、書き込みアドレスが３をカウントするのに対
して、読み出しアドレスは４をカウントする。
【００２２】即ち、ＦＦ14a の当該監視結果は19Ｍクロ
ック(a) を３つ目のカウント毎に異なるようになり、Ｆ
Ｆ14a が出力する監視結果と監視結果の極性は不一
致になり、図３(d) に示すタイミングにおいてノアゲ
ート14b からの帰還信号(d)を‘Ｌ’にしてリードカウ
ンタ13を無効状態にする。
ック(a) を３つ目のカウント毎に異なるようになり、Ｆ
Ｆ14a が出力する監視結果と監視結果の極性は不一
致になり、図３(d) に示すタイミングにおいてノアゲ
ート14b からの帰還信号(d)を‘Ｌ’にしてリードカウ
ンタ13を無効状態にする。
【００２３】このため、リードカウンタ13は25Ｍクロッ
ク(c) の１周期の間だけ読み出しアドレスを送出し、図
３(d) に示す次の19Ｍクロック(a) の＃４番目の立ち下
がりタイミングにおいて再度読み出しアドレスを送出
するようになり、以後において同様の動作を繰り返すこ
とにより、19Ｍデータ(b) と25Ｍデータ(e) の重複読み
出しを防止するように動作する。
ク(c) の１周期の間だけ読み出しアドレスを送出し、図
３(d) に示す次の19Ｍクロック(a) の＃４番目の立ち下
がりタイミングにおいて再度読み出しアドレスを送出
するようになり、以後において同様の動作を繰り返すこ
とにより、19Ｍデータ(b) と25Ｍデータ(e) の重複読み
出しを防止するように動作する。
【００２４】
【発明の効果】以上の説明から明らかなように本発明に
よれば、書き込みアドレスによるデータの書き込みと読
み出しアドレスによるデータの読み出しを重複すること
なく行うクロック乗換回路が簡単に実現でき、当該回路
の小規模化に寄与するところが大きいという効果を奏す
る。
よれば、書き込みアドレスによるデータの書き込みと読
み出しアドレスによるデータの読み出しを重複すること
なく行うクロック乗換回路が簡単に実現でき、当該回路
の小規模化に寄与するところが大きいという効果を奏す
る。
【図１】 本発明の原理構成を示す図である。
【図２】 本発明の一実施例回路の構成を示す図であ
る。
る。
【図３】 本発明の一実施例回路のタイミングを示す図
である。
である。
【図４】 従来の一実施例回路の構成を示す図である。
１は記憶部 ２はライトアドレス生成部 ３はリードアドレス生成部 ４は位相比較部
Claims (1)
- 【請求項１】 データを記憶する記憶部(1) と、 ライトクロックをもとに、入力される当該データを前記
記憶部(1) に書き込むための書き込みアドレスを出力す
るライトアドレス生成部(2) と、 リードクロックをもとに、前記記憶部(1) に書き込まれ
ている前記データを読み出すための読み出しアドレスを
出力するリードアドレス生成部(3) と、 前記書き込みアドレスと読み出しアドレス間の位相比較
を行う位相比較部(4)を設けてなり、 データの書き込み速度と読み出し速度の変換を行うよう
にしたことを特徴とするクロック乗換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160470A JPH066333A (ja) | 1992-06-19 | 1992-06-19 | クロック乗換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160470A JPH066333A (ja) | 1992-06-19 | 1992-06-19 | クロック乗換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066333A true JPH066333A (ja) | 1994-01-14 |
Family
ID=15715650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4160470A Withdrawn JPH066333A (ja) | 1992-06-19 | 1992-06-19 | クロック乗換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346675B1 (ko) * | 1998-10-22 | 2002-07-27 | 닛뽕덴끼 가부시끼가이샤 | 클럭 동기방법과 그 방법에 사용하기 위한 장치 |
-
1992
- 1992-06-19 JP JP4160470A patent/JPH066333A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346675B1 (ko) * | 1998-10-22 | 2002-07-27 | 닛뽕덴끼 가부시끼가이샤 | 클럭 동기방법과 그 방법에 사용하기 위한 장치 |
| US6519709B1 (en) | 1998-10-22 | 2003-02-11 | Nec Corporation | Method and device for transferring data between two asynchronously clocked circuits via a buffer by renewing an access pointer thereof only when effective data is received |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |