TWI454059B - Can be bouncing and synchronous reset circuit, bounce jump module and synchronous reset module - Google Patents

Description

可進行反彈跳及同步重置的電路、反彈跳模組及同步重置模組

本發明是有關於一種電路，特別是指一種可進行反彈跳及同步重置的電路、反彈跳模組及同步重置模組。

在一電路裝置中，彈跳(bounce)是指一輸入訊號上出現的短暫高態訊號，此種訊號易造成該電路裝置的誤動作；而反彈跳(debounce)機制旨在判斷該輸入訊號為有效(valid)訊號或是干擾(glitch)訊號。

現有的反彈跳機制係使用一個大小(size)為二位元的延遲暫存器(delay register)，及一個大小為一位元的狀態(state)暫存器，其中，該延遲暫存器的預設值為00，且該狀態暫存器的預設值為0。該反彈跳機制包括下列處理步驟：a)當該電路裝置被致能時，將該延遲暫存器的低位元之資料放到該延遲暫存器的高位元，並將該輸入訊號此時的一第一資料放到該延遲暫存器的低位元；b)下一個時脈週期時，將該延遲暫存器的低位元之資料放到該延遲暫存器的高位元，並將該輸入訊號此時的一第二資料放到該延遲暫存器的低位元；c)若該延遲暫存器的值為00，則該狀態暫存器的值為0；若該延遲暫存器的值為11，則該狀態暫存器的值為1；否則，該狀態暫存器維持原本的值；及d)輸出該狀態暫存器的值。因此，現有的反彈跳機制在暫存器的需求為一個大小為二位元的延遲暫存器，及一個大小為一位元的狀態暫存器。

又，在該電路裝置中，其全域同步重置(Global Set/Reset，簡稱GSR)機制是用於同步重置該電路裝置內之所有模組。

現有的全域同步重置機制係使用一個大小為N位元的同步訊號暫存器，其中，該全域同步重置機制所產生的一重置訊號的持續週期會受限於該同步訊號暫存器的大小，也就是說，該重置訊號的持續週期會等於N。假設該同步訊號暫存器的大小為二位元，即，N=2，且該同步訊號暫存器的預設值為00。該全域同步重置機制包括下列步驟：a)在該電路裝置電源穩定後，將該同步訊號暫存器的低位元之資料放到該同步訊號暫存器的高位元，且該同步訊號暫存器的低位元的值設為1；b)下一個時脈週期時，將該同步訊號暫存器的低位元之資料放到該同步訊號暫存器的高位元，且該同步訊號暫存器的低位元的值設為1；及c)輸出該同步訊號暫存器的高位元之值。因此，現有的全域同步重置機制在暫存器的需求為一個大小為N位元的同步訊號暫存器。

因此，本發明之目的，即在提供一種可進行反彈跳及同步重置的電路。

於是，本發明可進行反彈跳及同步重置的電路包含時脈產生模組、耦接於時脈產生模組的輸入時脈產生模組、耦接於輸入時脈產生模組的反彈跳模組、耦接於時脈產生模組的同步時脈產生模組及耦接於同步時脈產生模組的同步重置模組。

該時脈產生模組產生一基礎時脈。該輸入時脈產生模組根據該基礎時脈產生一輸入時脈。該反彈跳模組包括一狀態保持計時器及大小為一位元的一狀態暫存器；當該電路被致能(enable)時，該反彈跳模組會啟動該狀態保持計時器，該狀態保持計時器根據該輸入時脈進行計數，且該反彈跳模組將一輸入訊號此時的一第一資料存入該狀態暫存器，當該狀態保持計時器計數至下一時脈週期時，該反彈跳模組還根據該輸入訊號的一第二資料及儲存於該狀態暫存器的第一資料來決定該反彈跳模組之一輸出訊號。該電路在該反彈跳模組進行反彈跳後致能一同步時脈致能訊號。該同步重置模組包括一同步計時器及大小為一位元的一同步訊號暫存器。當該同步時脈致能訊號被致能時，該同步重置模組會啟動該同步計時器，該同步計時器根據該同步時脈進行計數，若該同步計時器的計數未達預設的一重置持續週期，則該同步重置模組將該同步訊號暫存器設定為一第一設定值，否則，該同步重置模組將該同步訊號暫存器設定為異於該第一設定值的一第二設定值，該同步重置模組以該同步訊號暫存器之第一設定值或第二設定值作為該同步重置模組之一輸出訊號。

本發明之另一目的，即在提供一種反彈跳模組。其中，反彈跳模組耦接至根據一基礎時脈產生輸入時脈的輸入時脈產生模組。

於是，本發明之反彈跳模組包含一狀態保持計時器及大小為一位元的一狀態暫存器。狀態保持計時器在反彈跳模組工作時被啟動，該狀態保持計時器根據輸入時脈進行計數，且該反彈跳模組將一輸入訊號此時的一第一資料存入該狀態暫存器；當該狀態保持計時器計數至下一時脈週期時，該反彈跳模組還根據該輸入訊號此時的一第二資料及儲存於該狀態暫存器的第一資料來決定該反彈跳模組之一輸出訊號。

本發明之另一目的，即在提供一種同步重置模組。其中，同步重置模組耦接至根據一基礎時脈產生同步時脈的同步時脈產生模組。

於是，本發明之同步重置模組包含一同步計時器及大小為一位元的一同步訊號暫存器。同步計時器在同步重置模組工作時被啟動。該同步計時器根據同步時脈進行計數，若該同步計時器的計數未達預設的重置持續週期，則該同步重置模組將該同步訊號暫存器設定為一第一設定值，否則，該同步重置模組將該同步訊號暫存器設定為異於該第一設定值的一第二設定值，該同步重置模組以該同步訊號暫存器之第一設定值或第二設定值作為該同步重置模組之一輸出訊號。

本發明之功效在於：藉由本發明之該反彈跳模組，在暫存器的需求上僅需大小為一位元的該狀態暫存器，即可達到反彈跳之效果。又，藉由本發明之該同步重置模組，在暫存器的需求上僅需大小為一位元的該同步訊號暫存器，即可視實際需求彈性地產生持續該重置持續週期的該重置訊號，故確實能達成本發明之目的。

有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之一個較佳實施例的詳細說明中，將可清楚的呈現。

參閱圖1，本發明可進行反彈跳及同步重置的電路1之較佳實施例包含一時脈產生模組11、耦接於該時脈產生模組11的一輸入時脈產生模組111、耦接於該輸入時脈產生模組111的一反彈跳模組12、耦接於該時脈產生模組11的一同步時脈產生模組112、耦接於該同步時脈產生模組112的一同步重置模組13，以及耦接於該反彈跳模組12與該同步重置模組13的一儲存模組14。其中，該電路1係以複雜可程式邏輯裝置(Complex Programmable Logic Device，簡稱CPLD)來實施。

其中，該時脈產生模組11產生一基礎時脈。此基礎時脈係為電腦或電子產品中的工作時脈，亦即當電腦或電子產品被啟動後，即由此時脈產生模組11不中斷地輸出此基礎時脈，且電腦或電子產品中的所有訊號以及資料傳遞的時脈週期都會與此基礎時脈匹配。

該輸入時脈產生模組111根據該基礎時脈產生一輸入時脈。其中，由於每個模組的工作時脈(或震盪頻率)未必都相同，因此電腦中的有些模組會配置有額外的時脈產生模組，且為使模組能正確的讀取輸入的資料與運作，額外的時脈產生模組會根據上述的基礎時脈產生模組專用的輸入時脈。

該反彈跳模組12用以參考輸入時脈進行反彈跳。反彈跳模組12包括一狀態保持(state hold)計時器121及大小為一位元的一狀態暫存器122，在本較佳實施例中，該狀態暫存器122的初始值為0。

同步時脈產生模組112根據基礎時脈產生同步時脈。同步重置模組13用以參考該同步時脈進行同步重置，其包括一同步計時器131及大小為一位元的一同步訊號暫存器132，在本較佳實施例中，該同步訊號暫存器132的初始值為0；該儲存模組14用以供全域變數或資料儲存。

參閱圖1與圖2，當該電路1被致能(enable)時(例如，電源開關被按下或是電路從睡眠狀態被喚醒時)，反彈跳模組12(處於工作狀態)會啟動狀態保持計時器121，該狀態保持計時器121根據該輸入時脈進行計數。反彈跳模組12同時將輸入至該反彈跳模組12的一輸入訊號21此時的一第一資料存入該狀態暫存器122。

在本發明的較佳實施例中，輸入訊號可以例如是電路1所接收到的資料訊號或控制訊號。

當狀態保持計時器121計數至下一(next)時脈週期時，該反彈跳模組12還根據該輸入訊號21此時的一第二資料及儲存於該狀態暫存器122的第一資料來決定該反彈跳模組12之一輸出訊號22其中，以數位邏輯值來說，輸入訊號可能例如是一筆0101的資料訊號，因此第一資料就是邏輯值0，第二資料就是邏輯值1，第三資料為邏輯值0，第四資料為邏輯值1，但不以此為限。

。在本較佳實施例中，該反彈跳模組12係採用以下三種方式其中任一者，來決定該反彈跳模組12之該輸出訊號22。

第一方式：

當該狀態保持計時器121計數至該下一時脈週期時，該反彈跳模組12將該第二資料及儲存於該狀態暫存器122的第一資料進行比較，若兩者相同(相符)，則該狀態暫存器122的第一資料等於第二資料(例如是邏輯值均為0或均為1)，則以第二資料覆寫第一資料，並以第二資料作為輸出訊號22。反之，若兩者不相同時，則以狀態暫存器122中儲存的第一資料作為輸出訊號22。

第二方式：

當該狀態保持計時器121計數至該下一時脈週期時，該反彈跳模組12將該第二資料及儲存於該狀態暫存器122的第一資料進行一互斥反或(XNOR)運算。若互斥反或運算的結果為真(TRUE)，則以第二資料覆寫該狀態暫存器122中原本儲存的第一資料，並以第二資料作為輸出訊號22。若互斥反或運算的結果為假(False)，，狀態暫存器122中儲存的仍為第一資料，並以第一資料作為輸出訊號22。

第三方式：

當該狀態保持計時器121計數至該下一時脈週期時，該反彈跳模組12將該第二資料及儲存於該狀態暫存器122的第一資料進行一或(OR)運算。若或運算的結果為真，則該狀態暫存器中儲存的仍是第一資料，並以第一資料作為輸出訊號22。當或運算的結果為假(False)，則以第二資料覆寫狀態暫存器中儲存的第一資料，並以第二資料作為輸出訊號22。

在該反彈跳模組12進行完上述之反彈跳後，在其輸入訊號21中短暫的高態訊號被視為一干擾訊號221，不會反映在該輸出訊號22，而保持一定週期不變的訊號被視為一合法訊號222來輸出。

由此可知，該反彈跳模組12僅需大小為一位元的該狀態暫存器122來儲存某一週期取得的該輸入訊號21之資料，以用於與其下一週期取得的該輸入訊號21之資料進行比較，即可達到反彈跳之效果。

在本較佳實施例中，該電路1在該反彈跳模組12進行反彈跳後，也就是該電路1電源穩定後，電腦將對電腦中所有的所有模組進行同步化的動作。由於電腦的模組眾多，需要同步化的時間也隨之增加，故在儲存模組14中係儲存有同步時脈致能訊號，當中央處理單元或其他被設計來指揮同步化工作的模組從儲存模組14讀取並輸出同步時脈致能訊號時，同步重置模組13將進入工作狀態，且輸入至該同步重置模組13的一輸入訊號31之值為1參閱圖1與圖3，同步重置模組13處於工作後將啟動該同步計時器131，該同步計時器131則根據該同步時脈進行計數。若該同步計時器131的計數未達預設的一重置持續週期，則該同步重置模組13將該同步訊號暫存器132設定為一第一設定值。當同步計時器131的計數到達或超過預設的一重置持續週期時，該同步重置模組13將該同步訊號暫存器132設定為異於該第一設定值的一第二設定值。同步重置模組13以該同步訊號暫存器132中的第一設定值或第二設定值作為該同步重置模組13之輸出訊號32。

在本較佳實施例中，該第一設定值用以作為該輸出訊號32中的一重置訊號321，其值為0，而該第二設定值為該輸入訊號31的資料，其值為1。而且，該重置持續週期可視實際需求而定，例如，實際上需要持續N個時脈週期的該重置訊號321，即可將該重置持續週期預設為N，在圖3的範例中，N=2。

由此可知，該同步重置模組13僅需大小為一位元的該同步訊號暫存器132，即可產生持續N個時脈週期的該重置訊號321；也就是說，該同步重置模組13僅需大小為一位元的該同步訊號暫存器132，即可是應用需求彈性地產生重置訊號321，除了應用於該電路1的全域同步重置之外，亦可應用於該電路1的局部(local)同步重置。

在本發明之較佳實施例中，同步重置模組13可用於電腦或電子產品中全域或區域的同步化，但均不以此為限。

綜上所述，藉由本發明之該反彈跳模組12，在暫存器的需求上僅需大小為一位元的該狀態暫存器122，即可達到反彈跳之效果；又，藉由本發明之該同步重置模組13，在暫存器的需求上僅需大小為一位元的該同步訊號暫存器132，即可視實際需求彈性地產生持續N個時脈週期的該重置訊號321，故確實能達成本發明之目的。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。

1．．．電路

11．．．時脈產生模組

111．．．輸入時脈產生模組

112．．．同步時脈產生模組

12．．．反彈跳模組

121．．．狀態保持計時器

122．．．狀態暫存器

13．．．同步重置模組

131．．．同步計時器

132．．．同步訊號暫存器

14．．．儲存模組

21．．．輸入訊號

221．．．干擾訊號

222．．．合法訊號

22．．．輸出訊號

31．．．輸入訊號

32．．．輸出訊號

321．．．重置訊號

圖1是一方塊圖，說明本發明可進行反彈跳及同步重置的電路的一較佳實施例；

圖2是一示意圖，說明相關於反彈跳模組的輸入時脈、輸入訊號、輸出訊號以及輸入訊號中的干擾訊號及合法訊號；及

圖3是一示意圖，說明相關於一同步重置模組的同步時脈、輸入訊號、輸出訊號以及輸出訊號中的重置訊號。

1．．．電路

11．．．時脈產生模組

111．．．輸入時脈產生模組

112．．．同步時脈產生模組

12．．．反彈跳模組

121．．．狀態保持計時器

122．．．狀態暫存器

13．．．同步重置模組

131．．．同步計時器

132．．．同步訊號暫存器

14．．．儲存模組

Claims (10)

1. 一種可進行反彈跳及同步重置的電路，包含：一時脈產生模組，產生一基礎時脈；一輸入時脈產生模組，耦接於該時脈產生模組，用以接收及根據該基礎時脈產生一輸入時脈；及一反彈跳模組，耦接於該輸入時脈產生模組，並接收該輸入時脈與一輸入訊號，該反彈跳模組包括：一狀態保持計時器，係耦接至該輸入時脈產生模組，並於該反彈跳模組工作時被啟動，該狀態保持計時器係根據該輸入時脈進行計數；以及一狀態暫存器，係接收該輸入訊號，並儲存該輸入訊號的一第一資料，其中該狀態暫存器之大小為一位元；其中，當該狀態保持計時器計數至一下一時脈週期時，該反彈跳模組係根據該輸入訊號的一第二資料及儲存於該狀態暫存器的該第一資料來決定該反彈跳模組之一輸出訊號。
2. 依據申請專利範圍第1項所述之可進行反彈跳及同步重置的電路，其中，當該狀態保持計時器計數至該下一時脈週期時，該反彈跳模組將該第二資料及儲存於該狀態暫存器的該第一資料進行比較，若兩者相符，該狀態暫存器則以該第二資料覆寫該第一資料以作為該輸出訊號，否則，該反彈跳模組則以該狀態暫存器儲存的該第一資料作為該輸出訊號。
3. 依據申請專利範圍第1項所述之可進行反彈跳及同步重置的電路，其中，當該狀態保持計時器計數至該下一時脈週期時，該反彈跳模組將該第二資料及儲存於該狀態暫存器的該第一資料進行一互斥反或運算，若該互斥反或運算的結果為真，該狀態暫存器則以該第二資料覆寫該第一資料以作為該輸出訊號，否則，該反彈跳模組則以該狀態暫存器儲存的該第一資料作為該輸出訊號。
4. 依據申請專利範圍第1項所述之可進行反彈跳及同步重置的電路，其中，當該狀態保持計時器計數至該下一時脈週期時，該反彈跳模組將該第二資料及儲存於該狀態暫存器的該第一資料進行一或運算，若該或運算的結果為真，則該狀態暫存器中儲存的仍是該第一資料並作為該輸出訊號，否則，該狀態暫存器則以該第二資料覆寫該第一資料以作為該輸出訊號。
5. 依據申請專利範圍第1項所述之可進行反彈跳及同步重置的電路，更包括：一同步時脈產生模組，係電性耦接至該時脈產生模組，該同步時脈產生模組係根據該基礎時脈產生及輸出一同步時脈；一同步重置模組，包括：一同步計時器，係耦接至該同步時脈產生模組，並於該同步重置模組工作時被啟動，該同步計時器係根據該同步時脈進行計數；以及一同步訊號暫存器，係耦接至該同步計時器，其中該同步訊號暫存器之大小為一位元；其中，當該同步計時器的計數未達預設的一重置持續週期時，該同步重置模組將該同步訊號暫存器設定為一第一設定值，否則，該同步重置模組將該同步訊號暫存器設定為異於該第一設定值的一第二設定值，且該同步重置模組以該同步訊號暫存器中之該第一設定值或該第二設定值作為該同步重置模組之一輸出訊號。
6. 一種反彈跳模組，係電性耦接至一輸入時脈產生模組，該輸入時脈產生模組係根據一基礎時脈產生及輸出一輸入時脈，且該反彈跳模組接收該輸入時脈與一輸入訊號，該反彈跳模組包括：一狀態保持計時器，係耦接至該輸入時脈產生模組，並於該反彈跳模組工作時被啟動，該狀態保持計時器係根據該輸入時脈進行計數；以及一狀態暫存器，係接收該輸入訊號，並儲存該輸入訊號的一第一資料，其中該狀態暫存器之大小為一位元；其中，當該狀態保持計時器計數至一下一時脈週期時，該反彈跳模組係根據該輸入訊號的一第二資料及儲存於該狀態暫存器的該第一資料來決定該反彈跳模組之一輸出訊號。
7. 依據申請專利範圍第6項所述之反彈跳模組，其中，當該狀態保持計時器計數至該下一時脈週期時，該反彈跳模組將該第二資料及儲存於該狀態暫存器的該第一資料進行比較，若兩者相符，該狀態暫存器則以該第二資料覆寫該第一資料以作為該輸出訊號，否則，該反彈跳模組則以該狀態暫存器儲存的該第一資料作為該輸出訊號。
8. 依據申請專利範圍第6項所述之反彈跳模組，其中，當該狀態保持計時器計數至該下一時脈週期時，該反彈跳模組將該第二資料及儲存於該狀態暫存器的該第一資料進行一互斥反或運算，若該互斥反或運算的結果為真，該狀態暫存器則以該第二資料覆寫該第一資料以作為該輸出訊號，否則，該反彈跳模組則以該狀態暫存器儲存的該第一資料作為該輸出訊號。
9. 依據申請專利範圍第6項所述之反彈跳模組，其中，當該狀態保持計時器計數至該下一時脈週期時，該反彈跳模組將該第二資料及儲存於該狀態暫存器的該第一資料進行一或運算，若該或運算的結果為真，則該狀態暫存器中儲存的仍是該第一資料並作為該輸出訊號，否則，該狀態暫存器則以該第二資料覆寫該第一資料以作為該輸出訊號。
10. 一種同步重置模組，該同步重置模組係電性耦接至一同步時脈產生模組，該同步時脈產生模組係根據一基礎時脈產生及輸出一同步時脈，且該同步重置模組接收該同步時脈，該同步重置模組包括：一同步計時器，係耦接至該同步時脈產生模組，並於該同步重置模組工作時被啟動，該同步計時器係根據該同步時脈進行計數；以及一同步訊號暫存器，係耦接至該同步計時器，其中該同步訊號暫存器之大小為一位元；其中，當該同步計時器未計數達預設的一重置持續週期時，該同步重置模組將該同步訊號暫存器設定為一第一設定值，否則，該同步重置模組將該同步訊號暫存器設定為異於該第一設定值的一第二設定值，且該同步重置模組以該同步訊號暫存器中之該第一設定值或該第二設定值作為該同步重置模組之一輸出訊號。