JP2014110073A5 - スマートメモリアーキテクチャを提供するための方法 - Google Patents

Claims (10)

1. メモリ装置にビットエラー率自己内装テスト（ｂｕｉｌｔ−ｉｎ ｓｅｌｆ ｔｅｓｔ）を提供する方法において、
   テストモードに進入する段階と、
   前記メモリ装置によってエラー率タイミングパターンを内部的に生成する段階と、
   前記メモリ装置によって前記内部的に生成されたエラー率タイミングパターンに基づいて前記ビットエラー率自己内装テストを実行する段階と、
   前記ビットエラー率自己内装テストに基づいてエラー率を測定する段階と、
   前記ビットエラー率自己内装テストを繰り返す段階と、を含む方法。
2. 前記測定されたエラー率に基づいて１つ又はそれ以上のテストパラメーターを調整する段階をさらに含み、
   前記繰り返す段階は前記調整されたパラメーターを使用して前記ビットエラー率自己内装テストを繰り返すことを含む請求項１に記載の方法。
3. 前記ビットエラー率自己内装テストを実行する段階は書込みエラー率テストを実行する段階を含み、
   前記測定する段階は書込みエラー率を測定する段階を含み、
   前記調整する段階は前記測定された書込みエラー率に基づいて前記１つ又はそれ以上のパラメーターを調整する段階を含み、
   前記繰り返す段階は前記調整されたパラメーターを使用して前記書込みエラー率テストを繰り返す段階を含む請求項２に記載の方法。
4. 前記ビットエラー率自己内装テストを実行する段階は読出しエラー率テストを実行する段階を含み、
   前記測定する段階は読出しエラー率を測定する段階を含み、
   前記調整する段階は前記測定された読出しエラー率に基づいて前記１つ又はそれ以上のテストパラメーターを調整する段階を含み、
   前記繰り返す段階は前記調整されたパラメーターを使用して前記読出しエラー率テストを繰り返す段階を含む請求項２に記載の方法。
5. 前記テストモードに進入する段階は、
   １つ又はそれ以上のモードレジスターセットコマンドを受信する段階と、
   前記１つ又はそれ以上のモードレジスターセットコマンドに応答して前記テストモードに進入する段階をさらに含む請求項１に記載の方法。
6. １つ又はそれ以上のモードレジスターセットコマンドを受信する段階と、
   前記１つ又はそれ以上のモードレジスターセットコマンドに応答して前記１つ又はそれ以上のテストパラメーターを設定（ｃｏｎｆｉｇｕｒｅ）する段階をさらに含む請求項１に記載の方法。
7. 前記１つ又はそれ以上のテストパラメーターを設定する段階は、
   開始電圧、電圧範囲、及び電圧段階の中で少なくとも１つをセッティングする段階をさらに含む請求項６に記載の方法。
8. 前記１つ又はそれ以上のテストパラメーターを設定する段階は、
   読出しパルス幅及び書込みパルス幅の中で少なくとも１つをセッティングする段階をさらに含む請求項６に記載の方法。
9. 前記１つ又はそれ以上のテストパラメーターを調整する段階は、
   次のプログラムされた電圧レベルに読出し電圧を自動的にセッティングする段階をさらに含む請求項１に記載の方法。
10. 前記１つ又はそれ以上のテストパラメーターを調整する段階は、
    次のプログラムされた電圧レベルに書込み電圧を自動的にセッティングする段階をさらに含む請求項１に記載の方法。