TWI819608B - 具有電源穩定測試機制的多核處理電路及其測試方法 - Google Patents

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Abstract

一種具有電源穩定測試機制的多核處理電路，包含：複數個依序排列的核心處理電路以及自我測試排程電路。核心處理電路分別設置有記憶體內建自我測試電路。自我測試排程電路配置以接收主驅動訊號，據以依序每隔延遲時間以訊號交握方式驅動核心處理電路其中之一的記憶體內建自我測試電路進行自我測試，其中被驅動的其中之一核心處理電路在延遲時間具有位於預設範圍的最大平均電源汲取量。

Description

具有電源穩定測試機制的多核處理電路及其測試方法
本發明是關於電路測試技術，尤其是關於一種具有電源穩定測試機制的多核處理電路及其測試方法。
多核處理電路是在一個計算元件中加入兩個或以上的獨立實體中央處理單元，以分別獨立地執行程式指令，利用平行計算的能力加快程式的執行速度。
對應於處理電路，記憶體內建自我測試電路是重要的測試元件，在減少對外部測試設備的依賴下進行自我測試。然而，對於多核處理電路來說，各個核心處理電路均需要根據內部的記憶體內建自我測試電路進行自我測試。如果多核處理電路的電源因為過多電路進行測試造成電壓下降，將容易使測試的訊號準位也跟著下降，造成錯誤的結果。
鑑於先前技術的問題，本發明之一目的在於提供一種具有電源穩定測試機制的多核處理電路及其測試方法，以改善先前技術。
本發明包含一種具有電源穩定測試機制的多核處理電路，包含：複數個依序排列的核心處理電路以及自我測試排程電路。核心處理電路分別設置有記憶體內建自我測試電路。自我測試排程電路配置以接收主驅動訊號，據以依序每隔延遲時間以訊號交握方式驅動核心處理電路其中之一的記憶體內建自我測試電路進行自我測試，其中被驅動的其中之一核心處理電路在延遲時間具有位於預設範圍的平均電源汲取量。
本發明更包含一種具有電源穩定測試機制的多核處理電路測試方法，應用於多核處理電路中，多核處理電路包含複數個依序排列且分別設置有記憶體內建自我測試電路的核心處理電路以及自我測試排程電路。多核處理電路測試方法包含下列步驟。由自我測試排程電路接收主驅動訊號；以及由自我測試排程電路據以依序每隔延遲時間以訊號交握方式驅動核心處理電路其中之一的記憶體內建自我測試電路進行自我測試，其中被驅動的其中之一核心處理電路在延遲時間具有位於預設範圍的平均電源汲取量。
有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本發明之一目的在於提供一種具有電源穩定測試機制的多核處理電路及其測試方法，藉由訊號交握方式，在不需設置任何延遲單元的情形下使各核心處理電路的記憶體內建自我測試電路分散式的被驅動，避免同時驅動造成過大的電源壓降，提高自我測試過程的穩定度。
請參照圖1。圖1顯示本發明之一實施例中，一種具有電源穩定測試機制的多核處理電路100的方塊圖。多核處理電路100包含：複數個依序排列的核心處理電路110以及自我測試排程電路120。
核心處理電路110分別設置有記憶體內建自我測試電路MB，在圖1中以MB標示。須注意的是，核心處理電路110可更包含例如，但不限於處理器、做為記憶體內建自我測試電路MB的測試對象的記憶體以及其他元件，為使圖面簡潔在此不再額外繪示。
記憶體內建自我測試電路MB可在被驅動後，根據內建的邏輯電路自己產生測試樣型（test pattern）對核心處理電路110中的記憶體進行測試並進行比對以判斷測試結果是否正確。
自我測試排程電路120配置以接收主驅動訊號MD。其中，主驅動訊號MD可由例如，但不限於與多核處理電路100電性耦接的測試機台（未繪示）產生。
在接收主驅動訊號MD後，自我測試排程電路120將據以依序每隔延遲時間以訊號交握（handshake）方式驅動核心處理電路110其中之一的記憶體內建自我測試電路MB進行自我測試。其中，被驅動的其中之一核心處理電路110在延遲時間具有位於預設範圍的平均電源汲取量。
上述的訊號交握方式配置以由自我測試排程電路120傳送個別驅動訊號ID至其中之一核心處理電路110的記憶體內建自我測試電路MB以進行驅動。
自我測試排程電路120接收到記憶體內建自我測試電路MB產生的回傳訊號RS後，將傳送個別驅動訊號ID至下一個核心處理電路110的記憶體內建自我測試電路MB以進行驅動，直到所有核心處理電路110的記憶體內建自我測試電路MB均被驅動為止。其中，自我測試排程電路120傳送個別驅動訊號ID到接收到記憶體內建自我測試電路MB產生的回傳訊號RS為前述的延遲時間。對應相同的記憶體內建自我測試電路MB傳送個別驅動訊號ID與接收回傳訊號RS之間的時間差為前述的延遲時間。
舉例而言，當核心處理電路110的數目為N個時，自我測試排程電路120在接收主驅動訊號MD後，將產生個別驅動訊號ID至第1個核心處理電路110的記憶體內建自我測試電路MB進行驅動。在第1個核心處理電路110的記憶體內建自我測試電路MB產生回傳訊號RS時，自我測試排程電路120將產生個別驅動訊號ID至第2個核心處理電路110的記憶體內建自我測試電路MB進行驅動。在第2個核心處理電路110的記憶體內建自我測試電路MB產生回傳訊號RS時，自我測試排程電路120將產生個別驅動訊號ID至第3個核心處理電路110的記憶體內建自我測試電路MB進行驅動。
以此類推，自我測試排程電路120將在產生個別驅動訊號ID至第N個核心處理電路110的記憶體內建自我測試電路MB進行驅動後，不再繼續傳送個別驅動訊號ID。
於一實施例中，記憶體內建自我測試電路MB在被驅動後，將開始進行自我測試，並在自我測試執行到一個預設測試階段結束後產生回傳訊號RS。因此，前述的延遲時間相當於自我測試起始到預設測試階段結束時所耗費的時間，且自我測試在到預設測試階段結束的這個延遲時間中具有位於預設範圍的平均電源汲取量。於一實施例中，平均電源汲取量是由平均電源壓降決定。
請同時參照圖2A以及圖2B。圖2A顯示本發明一實施例中，N個核心處理電路110在未間隔任何延遲時間而被驅動時，各核心處理電路110的電源的波形圖。圖2B顯示本發明一實施例中，N個核心處理電路110在未間隔任何延遲時間而被驅動時，整個多核處理電路100的電源的波形圖。
圖2A以及圖2B中的橫軸為時間，縱軸為電壓。須注意的是，為便於在橫軸的時間上比較，圖2A是將多個核心處理電路110的電源的波形在同一縱軸上並列，各電源的大小實質上為相等。
如圖2A所示，由於各核心處理電路110未間隔任何延遲時間而被驅動，所有的核心處理電路110將同時被驅動以汲取電源。由於核心處理電路110在剛開始執行自我測試時會汲取較大的電源，而在時段TI中產生最大值為ΔV的電源壓降，直到預設測試階段結束後才回復穩定。
因此，如圖2B所示，整個多核處理電路100的電源將在時段TI中，因為N個核心處理電路110同時汲取電源而使最大值為ΔV的電源壓降疊加產生最大值為NΔV的總電源壓降。
在這樣的狀況下，由於瞬間的總電源壓降的最大值NΔV過大，訊號準位將容易受到影響而降低，甚至超過允許的最低門檻值LT而使原本正確的測試結果產生錯誤而造成測試失敗。然而，如果以提高整個系統的電源做為解決的方式，將會使電壓的餘裕（margin）變小，更容易影響產品良率。
請同時參照圖3A以及圖3B。圖3A顯示本發明一實施例中，N個核心處理電路110在每隔一個延遲時間而分別被驅動時，各核心處理電路110的電源的波形圖。圖3B顯示本發明一實施例中，N個核心處理電路110在每隔一個延遲時間而分別被驅動時，整個多核處理電路100的電源的波形圖。
圖3A以及圖3B中的橫軸為時間，縱軸為電壓。須注意的是，為便於在橫軸的時間上比較，圖3A是將多個核心處理電路110的電源的波形在同一縱軸上並列，各電源的大小實質上為相等。
如圖3A所示，由於各核心處理電路110每隔一個延遲時間DI 2~DI N而分別被驅動，各核心處理電路110汲取電源的時間彼此錯開延遲時間DI 2~DI N，而分別在時段TI 1~時段TI N產生最大值為ΔV的電源壓降，並分別到預設測試階段結束後回復穩定。
因此，如圖3B所示，在最佳的延遲時間設置狀況下，整個多核處理電路100的總電源壓降將由於分散式的驅動，其最大值可維持在各核心處理電路110所對應最大值為ΔV的電源壓降左右，並在最低門檻值LT以上，使測試結果維持正確而達到測試成功。
如上所述，延遲時間的長度是對應於一個預設測試階段的結束。於一實施例中，自我測試排程電路120可使各核心處理電路110的記憶體內建自我測試電路MB自延遲時間的長度為零開始進行測試，在判斷測試失敗時逐步調增延遲時間的長度，並在判斷測試成功時設置延遲時間對應的測試階段為預設測試階段。藉由這樣的方式，自我測試排程電路120將可決定出如圖3B所示的延遲時間的最佳設置長度。
藉由上述的方式，多核處理電路將可藉由訊號交握方式，在不需設置任何延遲單元的情形下使各核心處理電路的記憶體內建自我測試電路分散式的被驅動，避免同時驅動造成過大的電源壓降，提高自我測試過程的穩定度。
圖4顯示本發明一實施例中，一種具有電源穩定測試機制的多核處理電路測試方法400的流程圖。
除前述裝置外，本發明另揭露一種多核處理電路測試方法400，應用於例如，但不限於圖1的多核處理電路100中。多核處理電路測試方法400之一實施例如圖4所示，包含下列步驟。
於步驟S410，由自我測試排程電路120接收主驅動訊號。
於步驟S420，由自我測試排程電路120據以依序每隔延遲時間以訊號交握方式驅動核心處理電路110其中之一的記憶體內建自我測試電路MB進行自我測試，其中被驅動的其中之一核心處理電路110在延遲時間具有位於預設範圍的平均電源汲取量。
需注意的是，上述的實施方式僅為一範例。於其他實施例中，本領域的通常知識者當可在不違背本發明的精神下進行更動。
綜合上述，本發明中具有電源穩定測試機制的多核處理電路及其測試方法可藉由訊號交握方式，在不需設置任何延遲單元的情形下使各核心處理電路的記憶體內建自我測試電路分散式的被驅動，避免同時驅動造成過大的電源壓降，提高自我測試過程的穩定度。
雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:多核處理電路 110:核心處理電路 120:自我測試排程電路 MB:記憶體內建自我測試電路 400:多核處理電路測試方法 S410~S420:步驟 ID:個別驅動訊號 LT:最低門檻值 MD:主驅動訊號 RS:回傳訊號 TI、TI 1~TI N:時段 DI 2~DI N:延遲時間 ΔV:最大值的電源壓降 NΔV:最大值的總電源壓降
［圖1］顯示本發明之一實施例中，一種具有電源穩定測試機制的多核處理電路的方塊圖； ［圖2A］顯示本發明一實施例中，N個核心處理電路在未間隔任何延遲時間而被驅動時，各核心處理電路的電源的波形圖； ［圖2B］顯示本發明一實施例中，N個核心處理電路在未間隔任何延遲時間而被驅動時，整個多核處理電路的電源的波形圖； ［圖3A］顯示本發明一實施例中，N個核心處理電路在每隔一個延遲時間而分別被驅動時，各核心處理電路的電源的波形圖； ［圖3B］顯示本發明一實施例中，N個核心處理電路在每隔一個延遲時間而分別被驅動時，整個多核處理電路的電源的波形圖；以及 ［圖4］顯示本發明一實施例中，一種具有電源穩定測試機制的多核處理電路測試方法的流程圖。
100:多核處理電路
110:核心處理電路
120:自我測試排程電路
ID:個別驅動訊號
MB:記憶體內建自我測試電路
MD:主驅動訊號
RS:回傳訊號

Claims (10)

  1. 一種具有電源穩定測試機制的多核處理電路，包含： 複數個依序排列的核心處理電路，分別設置有一記憶體內建自我測試電路；以及 一自我測試排程電路，配置以接收一主驅動訊號，據以依序每隔一延遲時間以一訊號交握（handshake）方式驅動該等核心處理電路其中之一的該記憶體內建自我測試電路進行一自我測試，其中被驅動的其中之一該等核心處理電路在該延遲時間具有位於一預設範圍的一平均電源汲取量。
  2. 如請求項1所述之多核處理電路，其中該訊號交握方式配置以由該自我測試排程電路傳送一個別驅動訊號至其中之一該等核心處理電路的該記憶體內建自我測試電路以進行驅動，並使該自我測試排程電路接收到該記憶體內建自我測試電路產生的一回傳訊號後傳送該個別驅動訊號至下一個該等核心處理電路的該記憶體內建自我測試電路以進行驅動，直到所有該等核心處理電路的該記憶體內建自我測試電路均被驅動為止； 其中對應相同的該記憶體內建自我測試電路傳送該個別驅動訊號與接收該回傳訊號之間的一時間差為該延遲時間。
  3. 如請求項2所述之多核處理電路，其中該記憶體內建自我測試電路在一預設測試階段結束後產生該回傳訊號。
  4. 如請求項3所述之多核處理電路，其中該自我測試排程電路使各該等核心處理電路的該記憶體內建自我測試電路自該延遲時間的長度為零開始進行測試，在判斷測試失敗時逐步調增該延遲時間的長度，並在判斷測試成功時設置該延遲時間對應的一測試階段為該預設測試階段。
  5. 如請求項1所述之多核處理電路，其中該平均電源汲取量由一平均電源壓降決定。
  6. 一種具有電源穩定測試機制的多核處理電路測試方法，應用於一多核處理電路中，該多核處理電路包含複數個依序排列且分別設置有一記憶體內建自我測試電路的一核心處理電路以及一自我測試排程電路，該多核處理電路測試方法包含： 由一自我測試排程電路接收一主驅動訊號；以及 由該自我測試排程電路據以依序每隔一延遲時間以一訊號交握方式驅動該等核心處理電路其中之一的該記憶體內建自我測試電路進行一自我測試，其中被驅動的其中之一該等核心處理電路在該延遲時間具有位於一預設範圍的一平均電源汲取量。
  7. 如請求項6所述之多核處理電路測試方法，其中該訊號交握方式更包含： 由該自我測試排程電路傳送一個別驅動訊號至其中之一該等核心處理電路的該記憶體內建自我測試電路以進行驅動；以及 使該自我測試排程電路接收到該記憶體內建自我測試電路產生的一回傳訊號後傳送該個別驅動訊號至下一個該等核心處理電路的該記憶體內建自我測試電路以進行驅動，直到所有該等核心處理電路的該記憶體內建自我測試電路均被驅動為止； 其中對應相同的該記憶體內建自我測試電路傳送該個別驅動訊號與接收該回傳訊號之間的一時間差為該延遲時間。
  8. 如請求項7所述之多核處理電路測試方法，更包含： 由該記憶體內建自我測試電路在一預設測試階段結束後產生該回傳訊號。
  9. 如請求項8所述之多核處理電路測試方法，更包含： 由該自我測試排程電路使各該等核心處理電路的該記憶體內建自我測試電路自該延遲時間的長度為零開始進行測試； 由該自我測試排程電路在判斷測試失敗時逐步調增該延遲時間的長度；以及 由該自我測試排程電路在判斷測試成功時設置該延遲時間對應的一測試階段為該預設測試階段。
  10. 如請求項6所述之多核處理電路測試方法，其中該平均電源汲取量由一平均電源壓降決定。
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