CN109344018A - 多核cpu测试方法、装置、计算机设备和存储介质 - Google Patents

多核cpu测试方法、装置、计算机设备和存储介质 Download PDF

Info

Publication number
CN109344018A
CN109344018A CN201811052457.1A CN201811052457A CN109344018A CN 109344018 A CN109344018 A CN 109344018A CN 201811052457 A CN201811052457 A CN 201811052457A CN 109344018 A CN109344018 A CN 109344018A
Authority
CN
China
Prior art keywords
test
core cpu
core
request
cores
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811052457.1A
Other languages
English (en)
Other versions
CN109344018B (zh
Inventor
刘坚
冯元元
冷志源
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Union Memory Information System Co Ltd
Original Assignee
Shenzhen Union Memory Information System Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Union Memory Information System Co Ltd filed Critical Shenzhen Union Memory Information System Co Ltd
Priority to CN201811052457.1A priority Critical patent/CN109344018B/zh
Publication of CN109344018A publication Critical patent/CN109344018A/zh
Application granted granted Critical
Publication of CN109344018B publication Critical patent/CN109344018B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2273—Test methods

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

本申请涉及一种多核CPU测试方法、装置、计算机设备和存储介质，其中该方法包括：获取多核CPU的测试请求；根据所述多核CPU的测试请求，对所述多核CPU内多个核心进行握手操作；握手操作成功后，根据所述多核CPU测试请求的请求类型，对所述多核CPU内的多个核心依次进行测试。本发明实现了对多核CPU的单核测试以及多核测试的自动化，此外，还克服了目前的多核CPU的测试方法需要较多的人为操作的问题，从而达到了提高多核CPU测试效率的效果。

Description

多核CPU测试方法、装置、计算机设备和存储介质
技术领域
本发明涉及计算机技术领域，特别是涉及一种多核CPU测试方法、装置、计算机设备和存储介质。
背景技术
目前，随着计算机技术的不断发展，为了提高计算机的处理速度，计算机的CPU由单核逐步发展为多核，因此，在对CPU进行测试的方法也需要从原来的单核测试方式逐步过渡到单核测试方式和多核测试方式。
在传统技术中，单核测试时，使能一个CORE，测试完成后停止该CORE，再依次启动另一个CORE进行测试。例如：首先使能CPU的CORE0，运行测试程序，执行完成后，将CORE0停止，再去启动CORE1，执行测试程序完成后，需要关闭CORE1。然后依次启动CORE2执行测试程序，以此类推。
在传统技术中，多核测试时，依次启动CORE然后执行相应的程序，最后停止各个CORE。例如：多核CPU首先启动CORE0，执行测试程序，然后启动CORE1执行测试程序，最后启动CORE2执行测试程序，当CORE2的程序执行完成后，且人为判断CORE0、CORE1都已经测试完成，此时依次将启动的几个CORE关闭。
目前的多核CPU的测试方法需要较多的人为操作，特别是多核测试时，因为不同的核运行顺序，启动关闭条件以及测试程序的不一样，需要人为的判断是否测试完成，必须进行人为进行操作干预，这种方式的过程繁琐，测试效率低，且易出错。
发明内容
基于此，有必要针对上述技术问题，提供一种可以提高测试效率的多核CPU测试方法、装置、计算机设备和存储介质。
一种多核CPU测试方法，所述方法包括：
获取多核CPU的测试请求；
根据所述多核CPU的测试请求，对所述多核CPU内多个核心进行握手操作；
握手操作成功后，根据所述多核CPU测试请求的请求类型，对所述多核CPU内的多个核心依次进行测试。
在其中一个实施例中，所述对所述多核CPU内多个核心进行握手操作的步骤包括：
初始化所述多核CPU中的第一核心使能；
所述第一核心使能所述多核CPU中的第二核心，并等待多核CPU中所有核心都使能的状态机；
重复上述使能的步骤直至所述多核CPU中所有核心都使能后，置起所有核心都使能的状态机；
当所有核心检测到所述状态机，则判断握手成功。
在其中一个实施例中，所述根据所述多核CPU测试请求的请求类型，对所述多核CPU内的多个核心依次进行测试的步骤包括：
判断所述多核CPU测试请求的请求类型；
若所述多核CPU测试请求的请求类型为单核测试请求，则执行单核测试程序；
若所述多核CPU测试请求的请求类型为多核测试请求，则执行多核测试程序。
在其中一个实施例中，所述若所述多核CPU测试请求的请求类型为单核测试请求，则执行单核测试程序的步骤包括：
使能第一核心，执行所述第一核心的单核测试程序；
当所述第一核心的单核测试程序执行完毕后，开始执行第二核心的单核测试程序并等待多核CPU中所有核心都执行完成的状态机；
重复上述执行测试程序步骤直至所有核心的单核测试程序都执行完毕，置起所有单核测试完成的状态机。
在其中一个实施例中，所述若所述多核CPU测试请求的请求类型为多核测试请求，则执行多核测试程序的步骤包括：
使能第一核心，执行所述第一核心的多核测试程序并使能所述多核CPU中的第二核心；
当所述第一核心的单核测试程序执行完毕后，开始执行第二核心的多核测试程序并等待多核CPU中所有核心都执行完成的状态机；
重复上述执行测试程序步骤直至所有核心的多核测试程序都执行完毕，置起所有多核测试完成的状态机。
一种多核CPU测试装置，所述装置包括：
获取模块，用于获取多核CPU的测试请求；
握手模块，用于根据所述多核CPU的测试请求，对所述多核CPU内多个核心进行握手操作；
测试模块，用于握手操作成功后，根据所述多核CPU测试请求的请求类型，对所述多核CPU内的多个核心依次进行测试。
在其中一个实施例中，所述握手模块用于：
初始化所述多核CPU中的第一核心使能；
所述第一核心使能所述多核CPU中的第二核心，并等待多核CPU中所有核心都使能的状态机；
重复上述使能的步骤直至所述多核CPU中所有核心都使能后，置起所有核心都使能的状态机；
当所有核心检测到所述状态机，则判断握手成功。
在其中一个实施例中，所述装置包括：
判断模块，用于判断所述多核CPU测试请求的请求类型；
单核测试模块，用于若所述多核CPU测试请求的请求类型为单核测试请求，则执行单核测试程序；
多核测试模块，用于若所述多核CPU测试请求的请求类型为多核测试请求，则执行多核测试程序。
一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述任意一项方法的步骤。
一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述任意一项方法的步骤。
上述多核CPU测试方法、装置、计算机设备和存储介质，通过获取多核CPU的测试请求，根据多核CPU的测试请求，对多核CPU内多个核心进行握手操作。握手操作成功后，根据多核CPU测试请求的请求类型，对多核CPU内的多个核心依次进行测试。本发明实现了对多核CPU的单核测试以及多核测试的自动化，此外，还克服了目前的多核CPU的测试方法需要较多的人为操作的问题，从而达到了提高多核CPU测试效率的效果。
附图说明
图1为一个实施例中多核CPU测试方法的应用场景图
图2为一个实施例中多核CPU测试方法的流程示意图；
图3为另一个实施例中对多核CPU内多个核心进行握手操作的步骤的流程示意图；
图4为另一个实施例中对多核CPU内的多个核心依次进行测试的步骤的流程示意图；
图5为另一个实施例中执行单核测试程序的步骤流程示意图；
图6为另一个实施例中执行多核测试程序的步骤流程示意图；
图7为一个实施例中多核CPU测试装置的结构框图；
图8为另一个实施例中多核CPU测试装置的结构框图；
图9为一个实施例中计算机设备的内部结构图；
图10为另一个实施例中三核CPU的多核握手交互的流程示意图；
图11为另一个实施例中三核CPU的单核测试的流程示意图；
图12为另一个实施例中三核CPU的多核测试的流程示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
本发明实施例所提供的多核CPU测试方法可应用到如图1所示的应用环境中。多核CPU测试装置110通过网络与待测计算机120连接，待测计算机120中包括有待预测的多核CPU。其中，该多核CPU测试装置110包括：个人电脑、大型计算机等任意一种可执行测试程序的计算机设备。多核CPU测试装置110获取待测计算机120发送的多核CPU的测试请求，然后，根据所述多核CPU的测试请求，对所述多核CPU内多个核心进行握手操作，握手操作成功后，根据所述多核CPU测试请求的请求类型，对所述多核CPU内的多个核心依次进行测试。
在一个实施例中，如图2所示，提供了一种多核CPU测试方法，以该方法应用于图1中的多核CPU测试装置中为例进行说明，该方法包括：
步骤202，获取多核CPU的测试请求。
步骤204，根据多核CPU的测试请求，对多核CPU内多个核心进行握手操作。
步骤206，握手操作成功后，根据多核CPU测试请求的请求类型，对所述多核CPU内的多个核心依次进行测试。
具体地，多核CPU测试装置获取待测计算机发送的多核CPU的测试请求，其中，该多核CPU测试请求包括单核测试请求以及多核测试请求。然后，根据所述多核CPU的测试请求，对所述多核CPU内多个核心进行握手操作。握手操作成功后，根据所述多核CPU测试请求的请求类型，对多核CPU内的多个核心依次进行测试。可以理解的是，上述执行的测试程序可以预存与计算机设备上，直接运行对应的测试程序即可实现测试过程。
在本实施例中，通过获取多核CPU的测试请求，根据多核CPU的测试请求，对多核CPU内多个核心进行握手操作。握手操作成功后，根据多核CPU测试请求的请求类型，对多核CPU内的多个核心依次进行测试。本实施例实现了对多核CPU的单核测试以及多核测试的自动化，此外，还克服了目前的多核CPU的测试方法需要较多的人为操作的问题，从而达到了提高多核CPU测试效率的效果。
在一个实施例中，提供了一种多核CPU测试方法，如图3所述，该方法中还包括对多核CPU内多个核心进行握手操作的步骤：
步骤302，初始化所述多核CPU中的第一核心使能。
步骤304，第一核心使能多核CPU中的第二核心，并等待多核CPU中所有核心都使能的状态机。
步骤306，重复上述使能的步骤直至多核CPU中所有核心都使能后，置起所有核心都使能的状态机。
步骤308，当所有核心检测到所述状态机，则判断握手成功。
具体地，请参照图10，以三核CPU握手交互流程举例说明。CORE0使能；CORE0使能后使能CORE1，等待全部使能的状态机；CORE1使能后使能CORE2，等待全部使能的状态机；CORE2使能后置起全部使能的状态机；多个CORE都收到完成的状态机后，芯片自动执行测试操作。可以理解的，本实施例中三核CPU握手交互流程仅为举例说明，并不是对多核的进一步限定，该多核CPU可以包括：三核、四核等任意多核CPU。
在本实施例中，实现了多核握手交互流程，在建立了多核握手交互流程的基础上，更方便后续的测试管理，进而提高了多核CPU的测试效率。
在一个实施例中，提供了一种多核CPU测试方法，如图4所示，该方法还包括对多核CPU内的多个核心依次进行测试的步骤：
步骤402，判断多核CPU测试请求的请求类型。
步骤404，若多核CPU测试请求的请求类型为单核测试请求，则执行单核测试程序。
步骤406，若多核CPU测试请求的请求类型为多核测试请求，则执行多核测试程序。
具体地，由于现有多核CPU测试包括单核测试以及多核测试，因此需要对不同的测试采用不同的测试流程，若多核CPU测试请求的请求类型为单核测试请求，则执行单核测试程序，若多核CPU测试请求的请求类型为多核测试请求，则执行多核测试程序。可以理解的是，上述执行的测试程序可以预存与计算机设备上，直接运行对应的测试程序即可实现测试过程。
在本实施例中，实现了对多核CPU的单核测试以及多核测试，满足了多核CPU测试的不同需求。
在一个实施例中，提供了一种多核CPU测试方法，如图5所示，该方法中包括执行单核测试程序的步骤：
步骤502，使能第一核心，执行第一核心的单核测试程序。
步骤504，当第一核心的单核测试程序执行完毕后，开始执行第二核心的单核测试程序并等待多核CPU中所有核心都执行完成的状态机。
步骤506，重复上述执行测试程序步骤直至所有核心的单核测试程序都执行完毕，置起所有单核测试完成的状态机。
具体地，请参照图11，图11以三核CPU测试的单核测试举例。程序首先使能CORE0；CORE0自动执行单核测试程序，完成后使能CORE1，然后等待多个核都执行完成的状态机；CORE1收到CORE0的使能信号之后，自动执行单核测试程序，完成后使能CORE2，然后等待多个核都执行完成的状态机；CORE2收到CORE1的使能信号之后，自动执行单核测试程序，完成后置起多个核都执行完成的状态机；当多个CORE都收到完成的状态机后，芯片可自动执行下一步操作。可以理解的，本实施例中三核CPU单核测试流程仅为举例说明，并不是对多核的进一步限定，该多核CPU可以包括：三核、四核等任意多核CPU。
在本实施例中，在建立了多核握手交互的基础上，实现了对多核CPU的单核测试流程，提高了测试效率。
在一个实施例中，提供了一种多核CPU测试方法，如图6所示，该方法中包括执行多核测试程序的步骤：
步骤602，使能第一核心，执行第一核心的多核测试程序并使能所述多核CPU中的第二核心。
步骤604，当所述第一核心的单核测试程序执行完毕后，开始执行第二核心的多核测试程序并等待多核CPU中所有核心都执行完成的状态机。
步骤606，重复上述执行测试程序步骤直至所有核心的多核测试程序都执行完毕，置起所有多核测试完成的状态机。
具体地，请参照图12，图12以三核CPU的多核测试举例。程序首先使能CORE0；CORE0自动执行多核测试程序，并使能CORE1，完成后等待多个核都执行完成的状态机；CORE1收到CORE0的使能信号之后，自动执行多核测试程序，并使能CORE2，完成后等待多个核都执行完成的状态机；CORE2收到CORE1的使能信号之后，自动执行多核测试程序，完成后置起多个核都执行完成的状态机；当多个CORE都收到完成的状态机后，芯片可自动执行其他操作。可以理解的，本实施例中三核CPU单核测试流程仅为举例说明，并不是对多核的进一步限定，该多核CPU可以包括：三核、四核等任意多核CPU。
在本实施例中，在建立了多核握手交互的基础上，实现了对多核CPU的多核测试流程，提高了测试效率。
应该理解的是，虽然图2-6的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2-6中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
在一个实施例中，如图7所示，提供了一种多核CPU测试装置700，该装置包括：
获取模块701，用于获取多核CPU的测试请求。
握手模块702，用于根据多核CPU的测试请求，对多核CPU内多个核心进行握手操作。
测试模块703，用于握手操作成功后，根据多核CPU测试请求的请求类型，对所述多核CPU内的多个核心依次进行测试。
在其中一个实施例中，该握手模块702用于：
初始化多核CPU中的第一核心使能；
第一核心使能所述多核CPU中的第二核心，并等待多核CPU中所有核心都使能的状态机；
重复上述使能的步骤直至多核CPU中所有核心都使能后，置起所有核心都使能的状态机；
当所有核心检测到所述状态机，则判断握手成功。
在其中一个实施例中，如图8所示，提供了一种多核CPU测试装置700，该装置还包括：
判断模块704，用于判断所述多核CPU测试请求的请求类型；
单核测试模块705，用于若所述多核CPU测试请求的请求类型为单核测试请求，则执行单核测试程序；
多核测试模块706，用于若所述多核CPU测试请求的请求类型为多核测试请求，则执行多核测试程序。
在其中一个实施例中，单核测试模块705，还用于：
使能第一核心，执行第一核心的单核测试程序；
当第一核心的单核测试程序执行完毕后，开始执行第二核心的单核测试程序并等待多核CPU中所有核心都执行完成的状态机；
重复上述执行测试程序步骤直至所有核心的单核测试程序都执行完毕，置起所有单核测试完成的状态机。
在其中一个实施例中，多核测试模块706，还用于：
使能第一核心，执行第一核心的多核测试程序并使能多核CPU中的第二核心；
当第一核心的单核测试程序执行完毕后，开始执行第二核心的多核测试程序并等待多核CPU中所有核心都执行完成的状态机；
重复上述执行测试程序步骤直至所有核心的多核测试程序都执行完毕，置起所有多核测试完成的状态机。
关于多核CPU测试装置的具体限定可以参见上文中对于多核CPU测试方法的限定，在此不再赘述。
在一个实施例中，提供了一种计算机设备，其内部结构图可以如图9所示。该计算机设备包括通过系统总线连接的处理器、存储器以及网络接口。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统、计算机程序和数据库。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时以实现一种多核CPU测试方法。
本领域技术人员可以理解，图9中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。
在一个实施例中，提供了一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行计算机程序时实现以上各个方法实施例中的步骤。
在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现以上各个方法实施例中的步骤。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种多核CPU测试方法，所述方法包括：
获取多核CPU的测试请求；
根据所述多核CPU的测试请求，对所述多核CPU内多个核心进行握手操作；
握手操作成功后，根据所述多核CPU测试请求的请求类型，对所述多核CPU内的多个核心依次进行测试。
2.根据权利要求1所述的多核CPU测试方法，其特征在于，所述对所述多核CPU内多个核心进行握手操作的步骤包括：
初始化所述多核CPU中的第一核心使能；
所述第一核心使能所述多核CPU中的第二核心，并等待多核CPU中所有核心都使能的状态机；
重复上述使能的步骤直至所述多核CPU中所有核心都使能后，置起所有核心都使能的状态机；
当所有核心检测到所述状态机，则判断握手成功。
3.根据权利要求1所述的多核CPU测试方法，其特征在于，所述根据所述多核CPU测试请求的请求类型，对所述多核CPU内的多个核心依次进行测试的步骤包括：
判断所述多核CPU测试请求的请求类型；
若所述多核CPU测试请求的请求类型为单核测试请求，则执行单核测试程序；
若所述多核CPU测试请求的请求类型为多核测试请求，则执行多核测试程序。
4.根据权利要求3所述的多核CPU测试方法，其特征在于，所述若所述多核CPU测试请求的请求类型为单核测试请求，则执行单核测试程序的步骤包括：
使能第一核心，执行所述第一核心的单核测试程序；
当所述第一核心的单核测试程序执行完毕后，开始执行第二核心的单核测试程序并等待多核CPU中所有核心都执行完成的状态机；
重复上述执行测试程序步骤直至所有核心的单核测试程序都执行完毕，置起所有单核测试完成的状态机。
5.根据权利要求3所述的多核CPU测试方法，其特征在于，所述若所述多核CPU测试请求的请求类型为多核测试请求，则执行多核测试程序的步骤包括：
使能第一核心，执行所述第一核心的多核测试程序并使能所述多核CPU中的第二核心；
当所述第一核心的单核测试程序执行完毕后，开始执行第二核心的多核测试程序并等待多核CPU中所有核心都执行完成的状态机；
重复上述执行测试程序步骤直至所有核心的多核测试程序都执行完毕，置起所有多核测试完成的状态机。
6.一种多核CPU测试装置，其特征在于，所述装置包括：
获取模块，用于获取多核CPU的测试请求；
握手模块，用于根据所述多核CPU的测试请求，对所述多核CPU内多个核心进行握手操作；
测试模块，用于握手操作成功后，根据所述多核CPU测试请求的请求类型，对所述多核CPU内的多个核心依次进行测试。
7.根据权利要求6所述的多核CPU测试装置，其特征在于，所述握手模块用于：
初始化所述多核CPU中的第一核心使能；
所述第一核心使能所述多核CPU中的第二核心，并等待多核CPU中所有核心都使能的状态机；
重复上述使能的步骤直至所述多核CPU中所有核心都使能后，置起所有核心都使能的状态机；
当所有核心检测到所述状态机，则判断握手成功。
8.根据权利要求7所述的多核CPU测试装置，其特征在于，所述装置包括：
判断模块，用于判断所述多核CPU测试请求的请求类型；
单核测试模块，用于若所述多核CPU测试请求的请求类型为单核测试请求，则执行单核测试程序；
多核测试模块，用于若所述多核CPU测试请求的请求类型为多核测试请求，则执行多核测试程序。
9.一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求1至5中任一项所述方法的步骤。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至5中任一项所述的方法的步骤。
CN201811052457.1A 2018-09-10 2018-09-10 多核cpu测试方法、装置、计算机设备和存储介质 Active CN109344018B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811052457.1A CN109344018B (zh) 2018-09-10 2018-09-10 多核cpu测试方法、装置、计算机设备和存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811052457.1A CN109344018B (zh) 2018-09-10 2018-09-10 多核cpu测试方法、装置、计算机设备和存储介质

Publications (2)

Publication Number Publication Date
CN109344018A true CN109344018A (zh) 2019-02-15
CN109344018B CN109344018B (zh) 2022-03-29

Family

ID=65305204

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811052457.1A Active CN109344018B (zh) 2018-09-10 2018-09-10 多核cpu测试方法、装置、计算机设备和存储介质

Country Status (1)

Country Link
CN (1) CN109344018B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI819608B (zh) * 2022-05-17 2023-10-21 瑞昱半導體股份有限公司 具有電源穩定測試機制的多核處理電路及其測試方法

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020035442A1 (en) * 2000-01-18 2002-03-21 Bulent Dervisoglu Hierarchical test circuit structure for chips with multiple circuit blocks
US7313745B1 (en) * 2005-09-01 2007-12-25 Sun Microsystems, Inc. Decoder for pin-based scan test
US20080082285A1 (en) * 2006-09-29 2008-04-03 Samaan Samie B Method and system to self-test single and multi-core CPU systems
CN101382583A (zh) * 2008-10-30 2009-03-11 中国人民解放军国防科学技术大学 多核微处理器jtag调试方法
CN101405706A (zh) * 2006-03-23 2009-04-08 英特尔公司 弹性地保持多核处理器的状态信息
US20100122116A1 (en) * 2008-11-12 2010-05-13 International Business Machines Corporation Internally Controlling and Enhancing Advanced Test and Characterization in a Multiple Core Microprocessor
CN101788644A (zh) * 2009-12-30 2010-07-28 北京龙芯中科技术服务中心有限公司 具有多个同构ip核的片上系统芯片测试装置和方法
CN102103535A (zh) * 2011-03-07 2011-06-22 北京大学深圳研究生院 多核处理器、多核处理器的调试系统和调试方法
US20120210103A1 (en) * 2011-02-16 2012-08-16 Industrial Technology Research Institute System and method for multi-core synchronous debugging of a multi-core platform
CN102880536A (zh) * 2012-09-07 2013-01-16 杭州中天微系统有限公司 一种多核处理器的jtag调试方法
CN103149529A (zh) * 2013-03-08 2013-06-12 龙芯中科技术有限公司 多核处理器及其测试方法和装置
CN103365749A (zh) * 2013-06-06 2013-10-23 北京时代民芯科技有限公司 一种多核处理器调试系统
CN104977523A (zh) * 2014-04-11 2015-10-14 瑞萨电子株式会社 半导体器件、诊断测试和诊断测试电路
CN105446843A (zh) * 2014-05-30 2016-03-30 展讯通信（上海）有限公司 Soc芯片功能测试系统及方法

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020035442A1 (en) * 2000-01-18 2002-03-21 Bulent Dervisoglu Hierarchical test circuit structure for chips with multiple circuit blocks
US7313745B1 (en) * 2005-09-01 2007-12-25 Sun Microsystems, Inc. Decoder for pin-based scan test
CN101405706A (zh) * 2006-03-23 2009-04-08 英特尔公司 弹性地保持多核处理器的状态信息
US20080082285A1 (en) * 2006-09-29 2008-04-03 Samaan Samie B Method and system to self-test single and multi-core CPU systems
CN101382583A (zh) * 2008-10-30 2009-03-11 中国人民解放军国防科学技术大学 多核微处理器jtag调试方法
US20100122116A1 (en) * 2008-11-12 2010-05-13 International Business Machines Corporation Internally Controlling and Enhancing Advanced Test and Characterization in a Multiple Core Microprocessor
CN101788644A (zh) * 2009-12-30 2010-07-28 北京龙芯中科技术服务中心有限公司 具有多个同构ip核的片上系统芯片测试装置和方法
US20120210103A1 (en) * 2011-02-16 2012-08-16 Industrial Technology Research Institute System and method for multi-core synchronous debugging of a multi-core platform
CN102103535A (zh) * 2011-03-07 2011-06-22 北京大学深圳研究生院 多核处理器、多核处理器的调试系统和调试方法
CN102880536A (zh) * 2012-09-07 2013-01-16 杭州中天微系统有限公司 一种多核处理器的jtag调试方法
CN103149529A (zh) * 2013-03-08 2013-06-12 龙芯中科技术有限公司 多核处理器及其测试方法和装置
CN103365749A (zh) * 2013-06-06 2013-10-23 北京时代民芯科技有限公司 一种多核处理器调试系统
CN104977523A (zh) * 2014-04-11 2015-10-14 瑞萨电子株式会社 半导体器件、诊断测试和诊断测试电路
CN105446843A (zh) * 2014-05-30 2016-03-30 展讯通信（上海）有限公司 Soc芯片功能测试系统及方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
倪铭: "多核CPU可测性设计关键技术研究", 《中国优秀硕士学位论文全文数据库 信息科技辑》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI819608B (zh) * 2022-05-17 2023-10-21 瑞昱半導體股份有限公司 具有電源穩定測試機制的多核處理電路及其測試方法

Also Published As

Publication number Publication date
CN109344018B (zh) 2022-03-29

Similar Documents

Publication Publication Date Title
CN109815141B (zh) 一种测试方法和装置
CN109933466A (zh) 基于Python的固态硬盘控制器测试方法和装置
US20180081775A1 (en) Test unit and test method for efficient testing during long idle periods
US11507348B2 (en) Method and apparatus for generating chip-based computing function, device, and storage medium
JP2014532861A (ja) プログラム可能な試験機器
CN109917277B (zh) 虚拟测试方法、装置、设备及存储介质
CN109144799A (zh) 一体化测试方法、装置、计算机设备和存储介质
CN109979520A (zh) 芯片功能自动化测试方法、装置和计算机设备
EP3327573B1 (en) Multi-processor and multi-processor system
CN109460359A (zh) 一种用于嵌入式设备的软件版本测试方法及系统
CN117079700A (zh) 基于ufs存储设备的多状态性能测试方法和装置
CN109344018A (zh) 多核cpu测试方法、装置、计算机设备和存储介质
CN106326102A (zh) 测试方法和装置
CN110502242A (zh) 代码自动生成方法、装置、计算机设备及存储介质
CN114564394A (zh) 一种测试用例确定方法、系统及相关组件
CN105893233A (zh) 用于自动测试固件的方法和系统
CN114548027A (zh) 在验证系统中追踪信号的方法、电子设备及存储介质
CN105095072B (zh) 一种应用测试方法、装置及终端
CN109783837A (zh) 仿真设备、仿真系统、仿真方法和仿真程序
CN110399284A (zh) 一种测试用例编写与执行方法及装置
CN109634674A (zh) 芯片boot启动方法、装置、计算机设备和存储介质
CN115391204A (zh) 自动驾驶服务的测试方法、装置、电子设备及存储介质
CN109343792A (zh) 存储空间配置方法、装置、计算机设备及存储介质
CN111638905A (zh) 版本号的生成方法、装置、电子设备及可读存储介质
CN109783291A (zh) 基于sata协议故障注入的ssd测试方法、装置和系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant