RU2016107392A - Полупроводниковое запоминающее устройство - Google Patents

Полупроводниковое запоминающее устройство Download PDF

Info

Publication number
RU2016107392A
RU2016107392A RU2016107392A RU2016107392A RU2016107392A RU 2016107392 A RU2016107392 A RU 2016107392A RU 2016107392 A RU2016107392 A RU 2016107392A RU 2016107392 A RU2016107392 A RU 2016107392A RU 2016107392 A RU2016107392 A RU 2016107392A
Authority
RU
Russia
Prior art keywords
delay
delay circuit
mode
address
command
Prior art date
Application number
RU2016107392A
Other languages
English (en)
Other versions
RU2641478C2 (ru
Inventor
Наоки СИМИДЗУ
Дзи Хиае БАЕ
Original Assignee
Кабусики Кайся Тосиба
Ск Хиникс Инк.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Кабусики Кайся Тосиба, Ск Хиникс Инк. filed Critical Кабусики Кайся Тосиба
Publication of RU2016107392A publication Critical patent/RU2016107392A/ru
Application granted granted Critical
Publication of RU2641478C2 publication Critical patent/RU2641478C2/ru

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5607—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using magnetic storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Claims (38)

  1. ИЗМЕНЕННАЯ ФОРМУЛА ИЗОБРЕТЕНИЯ,
  2. ПРЕДЛОЖЕННАЯ ЗАЯВИТЕЛЕМ ДЛЯ РАССМОТРЕНИЯ
  3. 1. Полупроводниковое запоминающее устройство, способное исполнять первый режим с первым запаздыванием и второй режим со вторым запаздыванием, большим, чем первое запаздывание, содержащее:
  4. блок контактных площадок, выполненный с возможностью принимать извне адрес и команду;
  5. первую схему задержки, выполненную с возможностью задерживать адрес на время, соответствующее первому запаздыванию;
  6. вторую схему задержки, включающую в себя сдвиговые регистры, соединенные последовательно и выполненные с возможностью задерживать адрес на время, соответствующее разнице между первым запаздыванием и вторым запаздыванием; и
  7. контроллер, выполненный с возможностью использовать первую схему задержки и вторую схему задержки при исполнении второго режима,
  8. причем первый режим и второй режим являются операциями записи или операциями считывания, и
  9. контроллер способен исполнять один из первого режима и второго режима.
  10. 2. Устройство по п. 1, в котором контроллер обходит вторую схему задержки при исполнении первого режима.
  11. 3. Устройство по п. 1, дополнительно содержащее:
  12. схему генерации сигналов, выполненную с возможностью генерации управляющего сигнала для идентификации операции считывания в соответствии с командой считывания и операцию записи в соответствии с командой записи; и
  13. третью схему задержки, выполненную с возможностью задержки управляющего сигнала на предопределенное время,
  14. при этом контроллер управляет второй схемой задержки с использованием задержанного управляющего сигнала.
  15. 4. Устройство по п. 1, дополнительно содержащее тактовый генератор, выполненный с возможностью генерировать первый тактовый сигнал и второй тактовый сигнал, который запускается в более поздний момент времени, чем первый тактовый сигнал,
  16. при этом сдвиговые регистры разделены на предшествующую часть каскада и последующую часть каскада,
  17. упомянутая предшествующая часть каскада начинает операцию в ответ на первый тактовый сигнал, и
  18. упомянутая последующая часть каскада начинает операцию в ответ на второй тактовый сигнал.
  19. 5. Устройство по п. 4, в котором
  20. первый тактовый сигнал запускается после приема сигнала разрешения чипа, и
  21. второй тактовый сигнал запускается после приема одной из команды считывания и команды записи.
  22. 6. Устройство по п. 1, в котором,
  23. контроллер раздельно управляет адресом строки и адресом столбца,
  24. адрес строки обходит вторую схему задержки, и
  25. адрес столбца задерживается второй схемой задержки.
  26. 7. Устройство по п. 1, в котором контроллер управляет операцией с использованием адреса строки, основываясь на команде, введенной в блок контактных площадок, и
  27. управляет операцией с использованием адреса столбца, основываясь на команде, задержанной второй схемой задержки.
  28. 8. Устройство по п. 1, в котором
  29. блок контактных площадок содержит первую контактную площадку и вторую контактную площадку, и
  30. схема задержки для первой контактной площадки и схема задержки для второй площадки скомпонованы вместе.
  31. 9. Устройство по п. 1, в котором
  32. каждое из первого запаздывания и второго запаздывания имеет запаздывание считывания в операции считывания и запаздывание записи в операции записи, и
  33. вторая схема задержки устанавливает такое же время задержки, как и запаздывание считывания и запаздывание записи.
  34. 10. Устройство по п. 1, в котором вторая схема задержки содержит схему выравнивания.
  35. 11. Устройство по п. 1, дополнительно содержащее массив ячеек памяти, выполненный с возможностью хранить данные
  36. при этом массив ячеек памяти сформирован из MRAM.
  37. 12. Устройство по п. 1, при этом полупроводниковое запоминающее устройство содержит магниторезистивное оперативное запоминающее устройство с технологией переноса спинового момента (STT MRAM).
  38. По доверенности
RU2016107392A 2013-09-04 2014-07-29 Полупроводниковое запоминающее устройство RU2641478C2 (ru)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361873800P 2013-09-04 2013-09-04
US61/873,800 2013-09-04
US14/201,686 US9171600B2 (en) 2013-09-04 2014-03-07 Semiconductor memory device
US14/201,686 2014-03-07
PCT/JP2014/070417 WO2015033718A1 (en) 2013-09-04 2014-07-29 Semiconductor memory device

Publications (2)

Publication Number Publication Date
RU2016107392A true RU2016107392A (ru) 2017-10-09
RU2641478C2 RU2641478C2 (ru) 2018-01-17

Family

ID=52583062

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016107392A RU2641478C2 (ru) 2013-09-04 2014-07-29 Полупроводниковое запоминающее устройство

Country Status (5)

Country Link
US (3) US9171600B2 (ru)
CN (2) CN105684088B (ru)
RU (1) RU2641478C2 (ru)
TW (1) TWI549125B (ru)
WO (1) WO2015033718A1 (ru)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171600B2 (en) * 2013-09-04 2015-10-27 Naoki Shimizu Semiconductor memory device
CN107526857B (zh) * 2016-06-22 2021-04-23 中芯国际集成电路制造（天津）有限公司 Eeprom单元仿真模型以及eeprom阵列仿真模型
JP2018032141A (ja) * 2016-08-23 2018-03-01 東芝メモリ株式会社 半導体装置
US10163474B2 (en) 2016-09-22 2018-12-25 Qualcomm Incorporated Apparatus and method of clock shaping for memory
KR20190102929A (ko) * 2018-02-27 2019-09-04 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20200109030A (ko) * 2019-03-12 2020-09-22 에스케이하이닉스 주식회사 반도체 장치
FR3102268B1 (fr) * 2019-10-18 2023-03-10 St Microelectronics Rousset Procédé d’authentification d’un circuit sur puce et système sur puce associé
US11797186B2 (en) 2019-12-20 2023-10-24 Micron Technology, Inc. Latency offset for frame-based communications
US11282566B2 (en) * 2020-01-15 2022-03-22 Micron Technology, Inc. Apparatuses and methods for delay control
CN111510509B (zh) * 2020-06-15 2020-12-08 佛山市睿宝智能科技有限公司 针织机选针器的数据通讯方法、存储介质和针织机
KR20210158571A (ko) 2020-06-24 2021-12-31 에스케이하이닉스 주식회사 레이턴시 설정 회로를 포함하는 반도체 메모리 장치
KR20220015218A (ko) 2020-07-30 2022-02-08 에스케이하이닉스 주식회사 오토프리차지동작을 수행하는 전자장치

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2156506C2 (ru) * 1993-04-27 2000-09-20 Самсунг Электроникс Ко., Лтд. Полупроводниковая память
CN1147864C (zh) * 1995-08-31 2004-04-28 株式会社东芝 半导体存储装置
JP2907081B2 (ja) 1995-09-26 1999-06-21 日本電気株式会社 半導体記憶装置
JP3789173B2 (ja) * 1996-07-22 2006-06-21 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置のアクセス方法
KR100351889B1 (ko) 1998-11-13 2002-11-18 주식회사 하이닉스반도체 카스(cas)레이턴시(latency) 제어 회로
JP4768163B2 (ja) * 2001-08-03 2011-09-07 富士通セミコンダクター株式会社 半導体メモリ
KR100425472B1 (ko) 2001-11-12 2004-03-30 삼성전자주식회사 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로및 출력 제어 신호 발생 방법
JP2003263891A (ja) 2002-03-11 2003-09-19 Matsushita Electric Ind Co Ltd 半導体記憶装置
US6944091B2 (en) 2002-07-10 2005-09-13 Samsung Electronics Co., Ltd. Latency control circuit and method of latency control
KR100625296B1 (ko) 2004-12-30 2006-09-19 주식회사 하이닉스반도체 고주파수 동작을 위한 동기식 반도체 장치의 레이턴시제어장치 및 그 제어방법
KR100632626B1 (ko) * 2005-10-14 2006-10-09 주식회사 하이닉스반도체 데이터 입출력 동작시 소비 전류를 감소시키는 클럭 제어회로와 이를 포함하는 반도체 메모리 장치 및 그 데이터입출력 동작 방법
US8004880B2 (en) * 2007-03-06 2011-08-23 Qualcomm Incorporated Read disturb reduction circuit for spin transfer torque magnetoresistive random access memory
JP4708389B2 (ja) 2007-05-14 2011-06-22 富士通セミコンダクター株式会社 クロック同期型メモリ装置及びそのスケジューラ回路
KR100884604B1 (ko) * 2007-09-04 2009-02-19 주식회사 하이닉스반도체 충분한 내부 동작 마진을 확보하기 위한 반도체 메모리장치 및 그 방법
JP5228472B2 (ja) * 2007-12-19 2013-07-03 富士通セミコンダクター株式会社 半導体メモリおよびシステム
US7729182B2 (en) * 2008-09-03 2010-06-01 Micron Technology, Inc. Systems and methods for issuing address and data signals to a memory array
KR101596283B1 (ko) * 2008-12-19 2016-02-23 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
KR101033464B1 (ko) * 2008-12-22 2011-05-09 주식회사 하이닉스반도체 반도체 집적 회로
KR101153795B1 (ko) * 2009-12-24 2012-06-13 에스케이하이닉스 주식회사 반도체 회로 장치
US7986165B1 (en) * 2010-02-08 2011-07-26 Qualcomm Incorporated Voltage level shifter with dynamic circuit structure having discharge delay tracking
JP5436335B2 (ja) * 2010-05-25 2014-03-05 三菱電機株式会社 走査線駆動回路
US8395950B2 (en) * 2010-10-15 2013-03-12 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device having a clock skew generator
JP2012108979A (ja) 2010-11-17 2012-06-07 Elpida Memory Inc 半導体装置
KR20120110431A (ko) * 2011-03-29 2012-10-10 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20120119348A (ko) * 2011-04-21 2012-10-31 에스케이하이닉스 주식회사 지연회로 및 메모리의 레이턴시 제어회로 및 신호 지연 방법
US9171600B2 (en) * 2013-09-04 2015-10-27 Naoki Shimizu Semiconductor memory device

Also Published As

Publication number Publication date
US20150063017A1 (en) 2015-03-05
US20160012875A1 (en) 2016-01-14
CN109147838A (zh) 2019-01-04
US9530480B2 (en) 2016-12-27
US9171600B2 (en) 2015-10-27
CN109147838B (zh) 2022-05-03
US20170084325A1 (en) 2017-03-23
US9805781B2 (en) 2017-10-31
CN105684088A (zh) 2016-06-15
CN105684088B (zh) 2018-09-18
TW201523602A (zh) 2015-06-16
WO2015033718A1 (en) 2015-03-12
RU2641478C2 (ru) 2018-01-17
TWI549125B (zh) 2016-09-11

Similar Documents

Publication Publication Date Title
RU2016107392A (ru) Полупроводниковое запоминающее устройство
US10740263B2 (en) Apparatuses and methods for variable latency memory operations
JP6327763B2 (ja) 集積回路装置およびシステム
US9684622B2 (en) Method and apparatus for controlling access to a common bus by multiple components
JP6545786B2 (ja) メモリデバイスの制御方法、及び、メモリデバイス
WO2017192346A1 (en) Non-deterministic memory protocol
US8867300B2 (en) Semiconductor memory device, memory system and access method to semiconductor memory device
US9646676B1 (en) Semiconductor devices and semiconductor systems including the same
Bae et al. A 1.2 V 30nm 1.6 Gb/s/pin 4Gb LPDDR3 SDRAM with input skew calibration and enhanced control scheme
JP2012142562A5 (ja) 半導体装置
TWI579858B (zh) 半導體裝置及其資料傳輸方法
US9368173B1 (en) Semiconductor memory device
KR20130139145A (ko) 반도체 메모리 장치 및 그 동작 방법
RU2016107382A (ru) Полупроводниковое запоминающее устройство
US9653148B1 (en) Multi-bank memory device and system
US9325601B2 (en) Reducing effective cycle time in accessing memory modules
RU2016107387A (ru) Полупроводниковое запоминающее устройство
US9508401B2 (en) Semiconductor system and method of operating the same
US9613667B2 (en) Data storage device and operating method thereof
KR101215647B1 (ko) 반도체메모리장치
US9117517B2 (en) Non-volatile semiconductor device and method for controlling the same
TWI500033B (zh) 用於偏移位址之電路與方法
US20140002164A1 (en) Delay circuit and delay method using the same

Legal Events

Date Code Title Description
HZ9A Changing address for correspondence with an applicant