RU2016107387A - Полупроводниковое запоминающее устройство - Google Patents
Полупроводниковое запоминающее устройство Download PDFInfo
- Publication number
- RU2016107387A RU2016107387A RU2016107387A RU2016107387A RU2016107387A RU 2016107387 A RU2016107387 A RU 2016107387A RU 2016107387 A RU2016107387 A RU 2016107387A RU 2016107387 A RU2016107387 A RU 2016107387A RU 2016107387 A RU2016107387 A RU 2016107387A
- Authority
- RU
- Russia
- Prior art keywords
- address
- command
- line
- latch circuit
- commands
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1653—Address circuits or decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1653—Address circuits or decoders
- G11C11/1657—Word-line or row circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1693—Timing circuits or methods
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Claims (46)
1. Полупроводниковое запоминающее устройство, содержащее:
блоки памяти, каждый из которых включает в себя массив ячеек памяти;
линии слов, соединенные со строками в каждом из блоков памяти;
первую схему-защелку адреса, которая предназначена для полного адреса строки, определяющего одну из линий слов, причем полный адрес строки включает в себя первый адрес строки и второй адрес строки; и
вторую схему-защелку адреса, которая предназначена для полного адреса столбца, определяющего один из столбцов блока памяти,
при этом:
упомянутая первая схема-защелка адреса принимает первую команду и вторую команду и включает в себя первую схему-защелку, которая предназначена для первого адреса строки, и вторую схему-защелку, которая предназначена для второго адреса строки,
упомянутая первая схема-защелка фиксирует первый адрес строки в ответ на первую команду,
упомянутая вторая схема-защелка фиксирует второй адрес строки в ответ на вторую команду,
причем первая схема-защелка и вторая схема-защелка являются отдельными друг от друга, и
упомянутая вторая схема-защелка адреса принимает вторую команду и фиксирует адрес столбца в ответ на упомянутую вторую команду.
2. Устройство по п. 1, в котором каналы для первого адреса строки и второго адреса строки являются отдельными друг от друга.
3. Устройство по п. 1, дополнительно содержащее управляющую схему, выполненную с возможностью генерировать разрешающий сигнал для первой схемы-защелки на основе первой команды и генерировать разрешающий сигнал для второй схемы-защелки на основе второй команды.
4. Устройство по п. 1, дополнительно содержащее два канала для первого адреса строки.
5. Устройство по п. 1, дополнительно содержащее:
управляющую схему, выполненную с возможностью генерировать маркированную информацию, которая отличает две первые команды друг от друга, когда упомянутые две первые команды вводятся последовательно,
при этом:
упомянутая вторая схема-защелка включает в себя первую часть и вторую часть,
упомянутая первая часть фиксирует второй адрес строки, соответствующий одной из упомянутых двух первых команд, на основе маркированной информации; и
упомянутая вторая часть фиксирует второй адрес строки, соответствующий другой из упомянутых двух первых команд, на основе маркированной информации.
6. Устройство по п. 1, дополнительно содержащее контактные площадки, используемые для приема извне первого адреса строки и второго адреса строки и совместно используемые первым адресом строки и вторым адресом строки.
7. Устройство по п. 1, в котором
первая команда является командой активации, и
вторая команда является командой считывания/записи.
8. Устройство по п. 1, в котором
первая команда является командой предварительной зарядки, и
вторая команда является командой активации.
9. Устройство по п. 1, в котором массив ячеек памяти включает в себя магниторезистивный элемент.
10. Устройство по п. 1, в котором полупроводниковое запоминающее устройство является магниторезистивным оперативным запоминающим устройством с технологией переноса спинового момента (STT-MRAM).
11. Устройство по п. 1, в котором
упомянутая первая схема-защелка адреса принимает первую команду синхронно с тактовым сигналом,
упомянутая вторая схема-защелка адреса принимает вторую команду синхронно с упомянутым тактовым сигналом, и
разность времени между первой командой и второй командой представляет собой один тактовый цикл.
12. Устройство по п. 1, в котором
упомянутая первая схема-защелка адреса принимает первую команду на первом нарастающем фронте тактового сигнала и первый адрес строки на упомянутом первом нарастающем фронте и первом спадающем фронте тактового сигнала, и
упомянутая вторая схема-защелка адреса принимает вторую команду на втором нарастающем фронте тактового сигнала, второй адрес строки на втором спадающем фронте тактового сигнала и адрес столбца на упомянутом втором нарастающем фронте и упомянутом втором спадающем фронте тактового сигнала.
13. Полупроводниковое запоминающее устройство, содержащее:
блоки памяти, каждый из которых включает в себя массив ячеек памяти;
линии слов, соединенные со строками в каждом из блоков памяти;
схему-защелку адреса, выполненную с возможностью фиксирования полного адреса строки, определяющего одну из линий слов, причем полный адрес строки включает в себя первый адрес строки и второй адрес строки, причем схема-защелка адреса принимает первую команду и вторую команду, чтобы фиксировать упомянутый первый адрес строки и упомянутый второй адрес строки в соответствии с упомянутой первой командой и упомянутой второй командой, соответственно; и
управляющую схему, выполненную с возможностью генерировать маркированную информацию, которая отличает две первые команды друг от друга, когда упомянутые две первые команды вводятся последовательно,
при этом:
каналы для первого адреса строки и второго адреса строки выполнены с возможностью быть отдельными друг от друга,
упомянутая схема-защелка адреса включает в себя первую часть и вторую часть,
причем первая часть фиксирует второй адрес строки, соответствующий одной из упомянутых двух первых команд на основе маркированной информации, и
при этом вторая часть фиксирует второй адрес строки, соответствующий другой из упомянутых двух первых команд на основе маркированной информации.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201361872301P | 2013-08-30 | 2013-08-30 | |
| US61/872,301 | 2013-08-30 | ||
| US14/201,635 | 2014-03-07 | ||
| US14/201,635 US9721633B2 (en) | 2013-08-30 | 2014-03-07 | Semiconductor memory device with address latch circuit |
| PCT/JP2014/070415 WO2015029699A1 (en) | 2013-08-30 | 2014-07-29 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2016107387A true RU2016107387A (ru) | 2017-10-05 |
| RU2643629C2 RU2643629C2 (ru) | 2018-02-02 |
Family
ID=52583061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2016107387A RU2643629C2 (ru) | 2013-08-30 | 2014-07-29 | Полупроводниковое запоминающее устройство |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US9721633B2 (ru) |
| CN (1) | CN105612581B (ru) |
| RU (1) | RU2643629C2 (ru) |
| TW (1) | TWI573135B (ru) |
| WO (1) | WO2015029699A1 (ru) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200050679A (ko) | 2018-11-02 | 2020-05-12 | 에스케이하이닉스 주식회사 | 반도체장치 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0895162A3 (en) | 1992-01-22 | 1999-11-10 | Enhanced Memory Systems, Inc. | Enhanced dram with embedded registers |
| JP3092449B2 (ja) | 1994-06-06 | 2000-09-25 | ヤマハ株式会社 | 半導体記憶装置 |
| US6067255A (en) | 1997-07-03 | 2000-05-23 | Samsung Electronics Co., Ltd. | Merged memory and logic (MML) integrated circuits including independent memory bank signals and methods |
| TW400635B (en) | 1998-02-03 | 2000-08-01 | Fujitsu Ltd | Semiconductor device reconciling different timing signals |
| US6293428B1 (en) * | 2000-06-23 | 2001-09-25 | Yi-Chen Chen | Dropping control mechanism for soap feeding device |
| TW594743B (en) | 2001-11-07 | 2004-06-21 | Fujitsu Ltd | Memory device and internal control method therefor |
| US7319632B2 (en) | 2005-11-17 | 2008-01-15 | Qualcomm Incorporated | Pseudo-dual port memory having a clock for each port |
| KR100909965B1 (ko) * | 2007-05-23 | 2009-07-29 | 삼성전자주식회사 | 버스를 공유하는 휘발성 메모리 및 불휘발성 메모리를구비하는 반도체 메모리 시스템 및 불휘발성 메모리의 동작제어 방법 |
| JP5600235B2 (ja) | 2007-10-11 | 2014-10-01 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置、およびアドレスラッチの高速化方法 |
| US7835173B2 (en) | 2008-10-31 | 2010-11-16 | Micron Technology, Inc. | Resistive memory |
| JP4956640B2 (ja) | 2009-09-28 | 2012-06-20 | 株式会社東芝 | 磁気メモリ |
| US8184487B2 (en) * | 2010-08-30 | 2012-05-22 | Micron Technology, Inc. | Modified read operation for non-volatile memory |
| JP2012203938A (ja) | 2011-03-24 | 2012-10-22 | Toshiba Corp | 半導体記憶装置 |
| US8456894B2 (en) * | 2011-05-03 | 2013-06-04 | International Business Machines Corporation | Noncontact writing of nanometer scale magnetic bits using heat flow induced spin torque effect |
-
2014
- 2014-03-07 US US14/201,635 patent/US9721633B2/en active Active
- 2014-07-29 CN CN201480047244.3A patent/CN105612581B/zh active Active
- 2014-07-29 WO PCT/JP2014/070415 patent/WO2015029699A1/en active Application Filing
- 2014-07-29 RU RU2016107387A patent/RU2643629C2/ru active
- 2014-08-29 TW TW103129987A patent/TWI573135B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| RU2643629C2 (ru) | 2018-02-02 |
| US9721633B2 (en) | 2017-08-01 |
| CN105612581A (zh) | 2016-05-25 |
| WO2015029699A1 (en) | 2015-03-05 |
| TW201523601A (zh) | 2015-06-16 |
| CN105612581B (zh) | 2019-10-01 |
| US20150063016A1 (en) | 2015-03-05 |
| TWI573135B (zh) | 2017-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9633705B2 (en) | Semiconductor memory device, memory system and access method to semiconductor memory device | |
| RU2016107392A (ru) | Полупроводниковое запоминающее устройство | |
| US10141039B2 (en) | Burst length defined page size | |
| TW201911308A (zh) | 用於預充電及刷新控制之方法及裝置 | |
| TWI665668B (zh) | 半導體儲存裝置及記憶體系統 | |
| US9646676B1 (en) | Semiconductor devices and semiconductor systems including the same | |
| US10614871B2 (en) | Semiconductor devices and semiconductor systems including the semiconductor devices | |
| US20120155160A1 (en) | Memory controller and method for interleaving dram and mram accesses | |
| Bae et al. | A 1.2 V 30nm 1.6 Gb/s/pin 4Gb LPDDR3 SDRAM with input skew calibration and enhanced control scheme | |
| US7668038B2 (en) | Semiconductor memory device including a write recovery time control circuit | |
| JP6227774B2 (ja) | Ｄｒａｍサブアレイレベルリフレッシュ | |
| US10283186B2 (en) | Data alignment circuit of a semiconductor memory device, a semiconductor memory device and a method of aligning data in a semiconductor memory device | |
| WO2013025262A3 (en) | Memory devices and methods for high random transaction rate | |
| WO2012006609A3 (en) | Memory devices and methods having multiple address accesses in same cycle | |
| RU2016107387A (ru) | Полупроводниковое запоминающее устройство | |
| RU2016107382A (ru) | Полупроводниковое запоминающее устройство | |
| CN100422908C (zh) | 具有网络高总线效率的存储设备、其操作方法及存储系统 | |
| TWI775989B (zh) | 半導體裝置 | |
| JP2007157283A (ja) | 半導体記憶装置 | |
| JP2007273028A5 (ru) | ||
| KR20160001098A (ko) | 래치 회로 이를 포함하는 입출력 장치 | |
| JP2014038680A (ja) | 半導体装置 | |
| JP2005251273A5 (ru) |