JP6227774B2 - Ｄｒａｍサブアレイレベルリフレッシュ - Google Patents

Description

関連出願の相互参照
本出願は、その開示全体が参照により本明細書に明確に組み込まれる、2013年7月5日に出願された「DRAM Sub-Array Level Refresh」と題する米国仮特許出願第61/843,110号の利益を主張する。

本開示は一般にメモリリフレッシュ技法に関する。より詳細には、本開示は、ダイナミックランダムアクセスメモリ(DRAM)アレイをリフレッシュするメモリアーキテクチャおよび方法に関する。

より高い密度およびより小さいフィーチャサイズを有するダイナミックランダムアクセスメモリ(DRAM)アレイの開発により、多数のリークメモリセルを補償するためのDRAMリフレッシュ動作のレートが増加した。より高いDRAMリフレッシュレートは、システム性能に影響を及ぼす可能性がある。たとえば、メモリバンクのすべてのオープンページは一般に、バンクがリフレッシュされ得る前にクローズされるので、DRAMリフレッシュ動作は性能を妨げる可能性がある。さらに、DRAMバンクアクセスは一般に、リフレッシュ動作の間は許可されず、したがって、システム性能をさらに妨げる。

本開示の態様は、ダイナミックランダムアクセスメモリ(DRAM)をリフレッシュする方法を含む。方法は、DRAMの第1のDRAMバンクの第1の行においてDRAMのページをオープンするステップを含む。第1のDRAMバンクの第1の行は、第1のDRAMバンクの第1のサブアレイにある。方法はまた、DRAMバンクの第1の行をクローズする前に第1のDRAMバンクの第2の行をリフレッシュするステップを含む。第1のDRAMバンクの第2の行は、第1のDRAMバンクの第2のサブアレイにある。

本開示の別の態様は、ダイナミックランダムアクセスメモリ(DRAM)システムを含む。DRAMシステムは、メモリセルのいくつかのサブアレイを有するメモリチップを含む。各サブアレイは、割り振られたセンス増幅器を有する。メモリチップはまた、メモリチップのサブアレイ構成を記憶するように構成されたモードレジスタと、グローバル行アドレスラッチと、リフレッシュカウンタとを有する。メモリチップはまた、グローバル行アドレスラッチおよびリフレッシュカウンタに結合されたサブアレイセレクタを有する。メモリチップはまた、サブアレイセレクタに結合されたローカル行アドレスラッチを有する。DRAMシステムはまた、メモリチップに結合されたメモリコントローラを含む。メモリコントローラは、メモリチップのサブアレイ構成を読み取り、外部コマンドとリフレッシュ動作との間のサブアレイレベル競合を検出し、リフレッシュ動作の間に1つまたは複数の競合しないページをオープンにしておくように構成される。

本開示の別の態様によるダイナミックランダムアクセスメモリ(DRAM)メモリシステムは、各サブアレイが割り振られたセンス増幅器を含む、メモリセルのいくつかのサブアレイを有するメモリチップを含む。本開示の態様によれば、システムは、メモリチップのサブアレイ構成を記憶するための手段と、グローバル行アドレスラッチと、リフレッシュカウンタと、グローバル行アドレスラッチおよびリフレッシュカウンタに結合されたサブアレイセレクタと、サブアレイセレクタに結合されたローカル行アドレスラッチとを含む。システムはまた、メモリチップのサブアレイ構成を読み取るための手段と、外部コマンドとリフレッシュ動作との間のサブアレイレベル競合を検出するための手段と、リフレッシュ動作の間に1つまたは複数の競合しないページをオープンにしておくための手段とを含む。

上記は、以下の詳細な説明がより良く理解され得るように、本開示の特徴および技術的利点を、かなり広く概説したものである。本開示の追加の特徴および利点について以下で説明する。本開示と同じ目的を実行するための他の構造を修正または設計するための基礎として、本開示が容易に利用され得ることを当業者は諒解されたい。そのような等価な構成は、添付の特許請求の範囲に記載される本開示の教示から逸脱しないことも当業者は認識されたい。本開示の構成と動作方法の両方に関して本開示の特徴と考えられる新規の特徴は、さらなる目的および利点とともに、以下の説明が添付の図面に関して検討されればよりよく理解されよう。しかしながら、図の各々は、例示および説明のみを目的として提供され、本開示の限定を定義するものとして意図されないことを明確に理解されたい。

本開示のより完全な理解のために、ここで、添付の図面に関連して行われる以下の説明を参照する。

従来のDRAMアレイアーキテクチャの図である。 従来のDRAMアレイ内のDRAMバンクの図である。 本開示の態様によるDRAMバンクの図である。 従来のDRAMコントローラの機能を示す機能ブロック図である。 本開示の態様によるDRAMコントローラの機能を示す機能ブロック図である。 本開示の一構成が有利に利用され得る、例示的なワイヤレス通信システムを示すブロック図である。 一構成による、半導体構成要素の回路設計、レイアウト設計、および論理設計に使用される、設計用ワークステーションを示すブロック図である。

添付の図面に関して以下に記載される詳細な説明は、様々な構成の説明として意図されており、本明細書で説明される概念が実施され得る唯一の構成を表すことを意図されていない。詳細な説明は、様々な概念の完全な理解を与えるための具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実施され得ることが、当業者には明らかであろう。場合によっては、そのような概念を曖昧にするのを回避するために、周知の構造および構成要素はブロック図の形態で示されている。本明細書の説明では、「および/または」という用語の使用は、「包含的論理和」を表すことが意図され、「または」という用語の使用は、「排他的論理和」を表すことが意図される。

ダイナミックランダムアクセスメモリ(DRAM)スケーリングは、各DRAMチップにおける合計ビット数を増加させ続けている。この増加した容量は、DRAMリフレッシュ動作の仕様、ビットセルの値が読取り可能に維持されるプロセスに直接影響を及ぼす。DRAMリフレッシュ動作の仕様は、リフレッシュコマンドがDRAMバンクに送られる間隔(tREFI)と、リフレッシュコマンドがDRAMインターフェースを占有する時間(tRFC)とを含む。

都合の悪いことに、DRAMスケーリングは、弱保持セル(たとえば、より少ない保持時間を有するセル)の数をも増加させる。そのようなセルは、記憶された情報を維持するために頻繁なリフレッシュ動作の対象となる。性能および電力消費は、システムオンチップ(SoC)または他の同様のコンピュータアーキテクチャ内のDRAM上での増加したリフレッシュサイクルによってかなり影響される。増加したリフレッシュサイクルがなければ、増加した数の弱保持セルによる潜在的なDRAMチップ歩留まり損失が生じる。

本開示の態様によれば、増加したダイナミックランダムアクセスメモリ(DRAM)リフレッシュレートの悪影響がDRAMバンク内のサブアレイをリフレッシュすることによって軽減され得る一方で、メモリバンク内の他のサブアレイがオープンなままであることが許可されるとともに、それらの他のサブアレイへのアクセスが許可される。

図1は、8つのDRAMバンク102を含むDRAM100を示す。DRAMバンク102の各々は、4つのDRAMサブアレイ104を含む。図1は4つのサブアレイ104を含む各バンク102を示しているが、本開示の実装形態は一般に、各DRAMバンク102内に32個、64個または何らかの他の数のサブアレイ104を含み得ることを理解されたい。ローカルセンス増幅器106は、サブアレイ104に結合される。ローカルセンス増幅器106の各々のサイズは、DRAMページのサイズに対応する。たとえば、本実装形態では、ページサイズは最大で約4キロバイトであってもよい。図1は各リフレッシュサイクルにおいて1行のみがリフレッシュされる簡略化されたケースを示しているが、各リフレッシュサイクルについて2行以上がリフレッシュされ得ることを理解されたい。たとえば、DRAMバンクは32k行を有し得るが、リフレッシュサイクルは8kサイクルとして実施され得る。このケースでは、リフレッシュサイクル(tRFC)の間にバンク当たり4行がリフレッシュされる。これらの4行は通常、4つのサブアレイに分散される。したがって、合計32個のサブアレイを有するDRAMバンクの場合、サブアレイのうちの4つはリフレッシュ動作を実行しているが、残りの28個のサブアレイは通常動作のために空いている。

ローカルセンス増幅器106は、より狭いI/Oセンス増幅器バス110を介してグローバル入力/出力(I/O)センス増幅器に結合される。一例では、I/Oセンス増幅器バス110は128ビット幅であってもよいが、I/Oセンス増幅器バス110は異なるバス幅を用いて実装され得ることを理解されたい。図示の例では、DRAM出力バス112は、各メモリアクセスに8つのデータワードを用いたプリフェッチ動作(すなわち、8nプリフェッチ動作)に対して、16ビット幅とすることができる。DRAM出力バス112も異なるバス幅を用いて実装され得ることを理解されたい。

従来、DRAMアレイ中のバンクをリフレッシュするために、バンク全体が最初にクローズされ、リフレッシュ動作の間はバンクへのアクセスが許可されない。ただし、本開示の態様によれば、全バンクリフレッシュ動作の間に各バンク102中の特定の行(たとえば、図1に示す行114)がリフレッシュされる場合、リフレッシュされている行(たとえば、図1に示す行114)がオープンページと同じサブアレイにない限り、バンク102はクローズされてはならない。図1では、たとえば、オープンページ116は1つのバンク102のサブアレイにある。本開示の態様によれば、オープンページ116はリフレッシュされている行(行114)と同じサブアレイにないので、ページ116を含むバンク102全体がクローズされないように、ページ116はリフレッシュ動作の間にオープンなままであることができる。一方、本開示の態様によれば、リフレッシュされている行がオープンページを含むバンクのサブアレイにあるときのみ、リフレッシュ動作の間にバンク全体がクローズされる。

図2を参照すると、従来のDRAMアーキテクチャ200は、DRAMバンク206中の各サブアレイ204に結合された、グローバル行デコーダ202と列デコーダ203とを含む。DRAMバンク206への通常のメモリアクセスの間、アクティベートコマンドがメモリコントローラから受け取られると、アクティベートコマンドにおいて与えられた行アドレスがマルチプレクサ回路208によって行アドレスラッチ210からグローバル行デコーダ202に結合される。

リフレッシュ動作の間、マルチプレクサ回路208はリフレッシュカウンタ212によって生成された行アドレスをグローバル行デコーダ202に結合する。この例では、リフレッシュカウンタ212は内部column before row(CBR)カウンタとも呼ばれる。リフレッシュカウンタ212は、どの行がリフレッシュされたか、次のリフレッシュサイクルでどの行がリフレッシュされるべきかを追跡する。従来のDRAMアーキテクチャ200では、リフレッシュカウンタ212は一般にランダムアドレスから開始する。

マルチプレクサ回路208は、通常のメモリアクセスの間の行アドレスラッチ210からの行アドレス、またはリフレッシュ動作の間のリフレッシュカウンタ212からの行アドレスのいずれかを選択する。従来のDRAMアーキテクチャ200では、マルチプレクサ回路208から受け取られた行アドレスに基づいて、一度に1つのみのワード線がグローバル行デコーダ202によってアサートされる。これは、リフレッシュがバンク206内の異なるサブアレイ204において実行されている場合でも、バンク206中の他の行にアクセスされるのを妨げる。

本開示の態様は、DRAMデバイスおよびメモリコントローラを修正するDRAMアーキテクチャを含む。DRAMデバイスに対する変更は、複数のワード線が同時にアサートされることを可能にする。

図3を参照すると、本開示の態様によるDRAMアーキテクチャ300は、他のサブアレイにオープンページを有するメモリバンクにおけるサブアレイ上でのリフレッシュ動作を可能にする。DRAMアーキテクチャ300は、DRAMバンク306中の各サブアレイ304に結合された、ローカル行デコーダ302と列デコーダ303とを含む。ローカル行アドレスラッチ305は、ローカル行デコーダ302に結合される。行アドレスラッチ310およびリフレッシュカウンタ312に結合されたマルチプレクサ回路308は、行アドレスをサブアレイセレクタ307に結合する。

本開示の態様によれば、従来のグローバル行デコーダはサブアレイセレクタ307およびローカル行デコーダ302と置き換えられる。これは、複数の(たとえば、2つの)ワード線が2つの別個のサブアレイ中のアドレス行に同時に送られる(fired)ことを可能にする。たとえば、行アドレスラッチ310から受け取られたサブアレイのうちの第1のサブアレイにおける行アドレスに基づいて1つのワード線がアサートされ、同時に、リフレッシュカウンタ312から受け取られたサブアレイ304のうちの第2のサブアレイにおける行アドレスに基づいて別のワード線がアサートされ得る。

本開示の態様によれば、リフレッシュカウンタ312は0から開始されてよく、アドレスコントローラと同期する。この同期化により、DRAMデバイス内部でどの行がリフレッシュされているかをメモリコントローラが知ることが可能になり、その結果、メモリコントローラは通常の動作およびリフレッシュ動作がサブアレイ競合を有するかどうかを判断することができる。同期化は、電源投入段階でリフレッシュカウンタをゼロに初期化し、やはり電源投入時にゼロに初期化される複製のリフレッシュカウンタをメモリコントローラ側に追加することによって実施され得る。両方のカウンタは同じ条件下で増分する。リフレッシュカウンタの挙動があらかじめ定義されている本開示の態様について説明しているが、他の本開示の態様は、次のリフレッシュサイクルでどのサブアレイおよびそのサブアレイ内のどの行がリフレッシュされ得るかの指示をメモリコントローラが明示的に与えるように構成される代替実装形態を含む。

本開示の別の態様によれば、モードレジスタ314は、DRAMバンク306中のサブアレイ304の数を記憶し、メモリコントローラに示すように実装される。これは、メモリコントローラが各デバイスのサブアレイの数を判断することを可能にし、この数は、たとえば、様々なベンダによって提供されるメモリデバイス間で異なり得る。

本開示の態様は、DRAMバンク中の別のサブアレイの行がリフレッシュされている間に、DRAMバンク中のサブアレイへのアクセスを可能にするように構成されたDRAMコントローラを含む。本開示の一態様によれば、DRAMコントローラが外部コマンドと進行中のリフレッシュ動作との間の競合を検出すると、DRAMコントローラは外部コマンドを遅延させ得る。DRAMコントローラがリフレッシュ動作と進行中の外部コマンドとの間の競合を検出すると、DRAMコントローラはリフレッシュ動作を遅延させ得る。本開示の態様によれば、DRAMコントローラはDRAMとともにチップ上に搭載され得るか、またはDRAMチップに結合された回路中で別個に構成され得る。DRAMコントローラプロトコルエンジンは、リフレッシュ期間(tRFCウィンドウ)の間にREAD/WRITE/PRECHARGEコマンドを可能にし、tRFCウィンドウの間にACTIVATEコマンドを可能にするように適合される。

比較のために、図4Aを参照しながら、従来のDRAMコントローラ機能について説明する。ブロック402において、DRAMコントローラは、リフレッシュ期間を示すtREFIタイマーが満了したかどうかを判断する。tREFIタイマーが満了すると、ブロック404において、DRAMコントローラはすべてのバンクがアイドルであるかどうかを判断する。すべてのバンクがアイドルである場合、ブロック406において、DRAMコントローラはREFRESHコマンドを送る。すべてのバンクがアイドルでない場合、ブロック408において、DRAMコントローラはオープンされたバンクをクローズするためのPRECHARGEコマンドをオープンバンクに送り、次いで、ブロック406において、REFRESHコマンドを送る。REFRESHコマンドが送られた後、ブロック410において、DRAMコントローラはtREFIタイマーをリセットする。

図4Bを参照しながら、本開示の態様によるDRAMコントローラの機能について説明する。ブロック420において、DRAMコントローラはデバイスサブアレイパラメータをロードする。デバイスサブアレイパラメータは、たとえば、モードレジスタ314(図3)からの情報を含み得る。ブロック422において、DRAMコントローラはローカルリフレッシュ(CBR)カウンタをリセットする。ブロック424において、DRAMコントローラは、リフレッシュ期間を示すtREFIタイマーが満了したかどうかを判断する。tREFIタイマーが満了すると、ブロック426において、DRAMコントローラはオープンな行がローカルリフレッシュカウンタと競合するかどうかを判断する。オープンな行がローカルリフレッシュカウンタと競合しない、すなわち、リフレッシュされているサブアレイ中で行がオープンではない場合、ブロック428において、DRAMコントローラはREFRESHコマンドを送る。オープンな行がローカルリフレッシュカウンタと競合する、すなわち、リフレッシュされるべきサブアレイ中で行がオープンである場合、ブロック430において、DRAMコントローラは、リフレッシュされているサブアレイの行がオープンになっているバンクのみをクローズするためのPRECHARGEコマンドを競合するバンクに送る。次いで、ブロック428において、DRAMコントローラはREFRESHコマンドを送る。REFRESHコマンドが送られた後、ブロック432において、DRAMコントローラはtREFIタイマーをリセットする。

本開示の態様によれば、DRAMコントローラは、サブアレイ競合の場合にバンクをクローズするためのプリチャージコマンドのみを送る。リフレッシュコマンドの後、DRAM側のカウンタとメモリコントローラのCBRカウンタの両方が増分される。これはリフレッシュの間のメモリデバイス中のオープンな行を可能にし、このことは、すべてのオープンな行がリフレッシュ前にクローズされる従来のDRAMアーキテクチャと比べると、性能を改善する。

本開示の態様によれば、サブアレイレベルの並列性が構成されるので、通常のアクセスコマンドおよびリフレッシュが同じサブアレイにない場合、読取りコマンド、書込みコマンドおよびプリチャージコマンドもtRFCウィンドウの間に許可される。アクティベーションコマンドとリフレッシュコマンドは両方とも大量の電流を消費するので、何らかの適当な電流引き込み制限を伴って、アクティベーションコマンドもtRFCウィンドウの間に許可される。一構成では、これらの2つの動作の間に適当なタイミングが課されるが、アクティベートコマンドとリフレッシュコマンドが両方ともtRFCウィンドウ内で発行されることが可能である。

リフレッシュ動作の間にメモリデバイス中のすべてのバンクをリフレッシュするためのアーキテクチャおよび方法を参照しながら、本開示の態様について説明しているが、どのバンクがリフレッシュされるかを識別するためにバンクアドレスが使用される、バンクごとにリフレッシュ動作を実行するように構成されたDRAMデバイスにおいて、本開示の様々な態様も実装され得ることを理解されたい。

本開示の一態様によるダイナミックランダムアクセスメモリ(DRAM)システムは、各サブアレイが割り振られたセンス増幅器を含む、メモリセルのいくつかのサブアレイを有するメモリチップを含む。本開示の態様によれば、システムは、メモリチップのサブアレイ構成を記憶するための手段を含む。メモリチップのサブアレイ構成を記憶するための手段は、たとえば、メモリチップ上の記憶ロケーションであり得るか、または図3に示すモードレジスタ314などのメモリチップに結合され得る。システムはまた、メモリチップのサブアレイ構成を読み取るための手段と、外部コマンドとリフレッシュ動作との間のサブアレイレベル競合を検出するための手段と、リフレッシュ動作の間に1つまたは複数の競合しないページをオープンにしておくための手段とを含む。メモリチップのサブアレイ構成を読み取るための手段と、外部コマンドとリフレッシュ動作との間のサブアレイレベル競合を検出するための手段と、リフレッシュ動作の間に1つまたは複数の競合しないページをオープンにしておくための手段とは、たとえば、メモリチップに結合されたメモリコントローラまたはメモリチップ上に構成されたメモリコントローラ回路であり得る。

別の構成では、前述の手段は、前述の手段によって挙げられる機能を実行するように構成された任意のモジュールまたは任意の装置とすることができる。特定の手段について記載してきたが、開示された構成を実施するために、開示された手段のすべてが必要とされるわけではないことが当業者には諒解されよう。さらに、本開示に対する注目を維持するために、いくつかの周知の手段については説明していない。

図5は、本開示の一態様が有利に利用され得る、例示的なワイヤレス通信システム500を示すブロック図である。説明のために、図5は、3つのリモートユニット520、530、および550、ならびに2つの基地局540を示す。ワイヤレス通信システムは、これよりも多くのリモートユニットおよび基地局を有し得ることが認識されよう。リモートユニット520、530、および550は、開示されたメモリセルアレイを含むICデバイス525A、525Cおよび525Bを含む。基地局、スイッチングデバイス、およびネットワーク機器などの他のデバイスも、開示されたメモリセルアレイを含み得ることが認識されよう。図5は、基地局540からリモートユニット520、530、および550への順方向リンク信号580、ならびにリモートユニット520、530、および550から基地局540への逆方向リンク信号590を示す。

図5では、リモートユニット520は携帯電話として示され、リモートユニット530はポータブルコンピュータとして示され、リモートユニット550はワイヤレスローカルループシステムにおける固定ロケーションリモートユニットとして示されている。たとえば、リモートユニットは、携帯電話、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、GPS対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り機器などの固定ロケーションデータユニット、またはデータもしくはコンピュータ命令の記憶もしくは取出しを行う他のデバイス、またはそれらの組合せであり得る。図5は本開示の教示によるリモートユニットを示しているが、本開示はこれらの例示的な図示したユニットに限定されない。本開示の態様は、開示されたメモリセルアレイを含む多くのデバイスにおいて適切に利用され得る。

図6は、上記で開示されたメモリセルアレイなどの半導体構成要素の回路設計、レイアウト設計、および論理設計に使用される、設計用ワークステーションを示すブロック図である。設計用ワークステーション600は、オペレーティングシステムソフトウェア、支援ファイル、および、CadenceまたはOrCADなどの設計用ソフトウェアを含むハードディスク601を含む。設計用ワークステーション600はまた、回路610またはメモリセルアレイなどの半導体構成要素612の設計を容易にするために、ディスプレイ602を含む。記憶媒体604は、回路設計610または半導体構成要素612を有形に記憶するために提供される。回路設計610または半導体構成要素612は、GDSIIまたはGERBERなどのファイル形式で記憶媒体604に記憶され得る。記憶媒体604は、CD-ROM、DVD、ハードディスク、フラッシュメモリ、または他の適切なデバイスであり得る。さらに、設計用ワークステーション600は、記憶媒体604からの入力を受け入れるか、または記憶媒体604への出力を書き込むための駆動装置603を含む。

記憶媒体604に記録されるデータは、論理回路構成、フォトリソグラフィマスク用のパターンデータ、または電子ビームリソグラフィなどの連続書込みツール用のマスクパターンデータを指定し得る。データは、論理シミュレーションに関連付けられたタイミング図またはネット回路などの論理検証データをさらに含み得る。記憶媒体604にデータを提供すると、半導体ウェハを設計するためのプロセス数を減少させることによって、回路設計610または半導体構成要素612の設計が容易になる。

ファームウェアおよび/またはソフトウェアの実装形態の場合、方法は、本明細書で説明される機能を実行するモジュール(たとえば、プロシージャ、関数など)を用いて実装され得る。本明細書で説明される方法を実装する際に、命令を有形に具現化する機械可読媒体が使用され得る。たとえば、ソフトウェアコードは、メモリに記憶され、プロセッサユニットによって実行され得る。メモリは、プロセッサユニット内に、または、プロセッサユニット外に実装され得る。本明細書で使用する「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのタイプを指し、特定のタイプのメモリもしくは特定の数のメモリ、またはメモリが記憶される特定のタイプの媒体に限定されない。

ファームウェアおよび/またはソフトウェアで実装される場合、これらの機能は、コンピュータ可読媒体上に1つもしくは複数の命令またはコードとして記憶され得る。例としては、データ構造によって符号化されたコンピュータ可読媒体およびコンピュータプログラムによって符号化されたコンピュータ可読媒体が含まれる。コンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る入手可能な媒体であり得る。限定ではなく、例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROMもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または、所望のプログラムコードを命令もしくはデータ構造の形で記憶するために使用されてよく、コンピュータによってアクセスされ得る他の媒体を含むことができ、本明細書で使用するディスク(disk)およびディスク(disc)は、コンパクトディスク(disc)(CD)、レーザディスク(disc)、光ディスク(disc)、デジタル多用途ディスク(disc)(DVD)、フロッピー(登録商標)ディスク(disk)、およびブルーレイディスク(disc)を含み、ディスク(disk)は通常、データを磁気的に再生するが、ディスク(disc)はデータをレーザによって光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。

コンピュータ可読媒体における記憶に加えて、命令および/またはデータは、通信装置に含まれる伝送媒体における信号として提供され得る。たとえば、通信装置は、命令およびデータを示す信号を有する送受信機を含み得る。命令およびデータは、特許請求の範囲において概説される機能を1つまたは複数のプロセッサに実施させるように構成される。

本開示およびその利点について詳細に説明してきたが、添付の特許請求の範囲によって規定される本開示の技術から逸脱することなく、本明細書において様々な変更、置換、および改変が行われ得ることを理解されたい。たとえば、「上」および「下」などの関係性の用語が、基板または電子デバイスに関して使用される。もちろん、基板または電子デバイスが反転した場合、上は下に、下は上になる。加えて、横向きの場合、上および下は、基板または電子デバイスの側面を指す場合がある。さらに、本出願の範囲は、本明細書で説明したプロセス、機械、製造、組成物、手段、方法、およびステップの特定の構成に限定されることは意図されない。当業者が本開示から容易に諒解するように、本明細書で説明した対応する構成と実質的に同じ機能を実行するか、または実質的に同じ結果を実現する、現存するまたは今後開発されるプロセス、機械、製造、組成物、手段、方法、またはステップが、本開示に従って利用され得る。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、組成物、手段、方法、またはステップをその範囲内に含むことが意図される。

特定の回路について記載してきたが、本開示を実施するために、開示された回路のすべてが必要とされるわけではないことが当業者には諒解されよう。さらに、本開示に対する注目を維持するために、いくつかの周知の回路については説明していない。同様に、説明はいくつかのロケーションにおける論理「0」および論理「1」に言及しているが、本開示の動作に影響を及ぼすことなく、論理値は入れ替えることができ、それに応じて回路の残りの部分が調整されることを当業者は諒解する。

本開示およびその利点について詳細に説明してきたが、添付の特許請求の範囲によって規定される本開示の趣旨および範囲から逸脱することなく、本明細書において様々な変更、置換および改変が行われ得ることを理解されたい。たとえば、上記の説明は2つのワード線を同時にアサートすることに関するものであったが、3つ以上のワード線がアサートされ得る。さらに、本出願の範囲は、本明細書で説明したプロセス、機械、製造、組成物、手段、方法、およびステップの特定の構成に限定されることは意図されない。当業者が本開示から容易に諒解するように、本明細書で説明した対応する構成と実質的に同じ機能を実行するか、または実質的に同じ結果を実現する、現存するまたは今後開発されるプロセス、機械、製造、組成物、手段、方法、またはステップが、本開示に従って利用され得る。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、組成物、手段、方法、またはステップをその範囲内に含むことが意図される。

本開示の先の説明は、いかなる当業者も本開示を作製または使用できるようにするために提供される。本開示への様々な修正が当業者には容易に明らかになり、本明細書で定義される一般原理は、本開示の趣旨または範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書で説明される例および設計に限定されるものではなく、本明細書で開示される原理および新規の特徴に一致する最大の範囲を与えられるものである。

100 DRAM
102 DRAMバンク、バンク
104 DRAMサブアレイ、サブアレイ
106 ローカルセンス増幅器
110 I/Oセンス増幅器バス
112 DRAM出力バス
114 行
116 オープンページ、ページ
200 従来のDRAMアーキテクチャ
202 グローバル行デコーダ
203 列デコーダ
204 サブアレイ
206 DRAMバンク、バンク
208 マルチプレクサ回路
210 行アドレスラッチ
212 リフレッシュカウンタ
300 DRAMアーキテクチャ
302 ローカル行デコーダ
303 列デコーダ
304 サブアレイ
305 ローカル行アドレスラッチ
306 DRAMバンク
307 サブアレイセレクタ
308 マルチプレクサ回路
310 行アドレスラッチ
312 リフレッシュカウンタ
314 モードレジスタ
500 ワイヤレス通信システム
520 リモートユニット
525A、525B、525C ICデバイス
530 リモートユニット
540 基地局
550 リモートユニット
580 順方向リンク信号
590 逆方向リンク信号
600 設計用ワークステーション
601 ハードディスク
602 ディスプレイ
603 駆動装置
604 記憶媒体
610 回路設計
612 半導体構成要素

Claims (15)

1. ダイナミックランダムアクセスメモリ(DRAM)をリフレッシュする方法であって、
   外部コマンドに従って、前記DRAMの第1のDRAMバンクの第1の行において前記DRAMのページをオープンするステップと、
   前記外部コマンドとリフレッシュ動作との間でサブアレイレベル競合が検出されるかどうかを判断するために前記DRAMのサブアレイ構成を読み取るステップであって、前記第1のDRAMバンクの前記第1の行が前記第1のDRAMバンクの第1のサブアレイにある、ステップと、
   前記サブアレイレベル競合が検出されなかったときに、前記リフレッシュ動作に従って、前記第1のDRAMバンクの前記第1の行をクローズする前に前記第1のDRAMバンクの第2の行をリフレッシュするステップであって、前記第1のDRAMバンクの前記第2の行が前記第1のDRAMバンクの第2のサブアレイにある、ステップと
   を含む方法。
2. 前記サブアレイレベル競合が検出されたときのみ、前記第1のDRAMバンクの第3の行をリフレッシュする前に前記第1のDRAMバンクのすべての行をクローズするステップであって、前記第1のDRAMバンクの前記第3の行が前記第1のDRAMバンクの前記第1のサブアレイにある、ステップをさらに含む、請求項1に記載の方法。
3. DRAMバンクのセット中の前記第3の行をリフレッシュするステップであって、DRAMバンクの前記セットが前記第1のDRAMバンクを含む、ステップをさらに含む、請求項2に記載の方法。
4. ローカルリフレッシュカウンタをリセットするステップと、
   前記ローカルリフレッシュカウンタに基づいて、リフレッシュ期間が満了したかどうかを判断するステップと、
   前記リフレッシュ期間が満了したと判断したことに応答して、オープンされた行が前記ローカルリフレッシュカウンタと競合するかどうかを判断するステップと
   をさらに含む、請求項1に記載の方法。
5. 前記オープンされた行が前記ローカルリフレッシュカウンタと競合すると判断したことに応答して、プリチャージコマンドを、前記オープンされた行を含むバンクに送るステップと、
   前記プリチャージコマンドを送った後にリフレッシュコマンドを送るステップと
   をさらに含む、請求項4に記載の方法。
6. 前記オープンされた行が前記ローカルリフレッシュカウンタと競合しないと判断したことに応答して、前記プリチャージコマンドを、前記オープンされた行を含む前記バンクに送ることなく、リフレッシュコマンドを送るステップをさらに含む、請求項5に記載の方法。
7. 前記DRAMを携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定ロケーションデータユニットに組み込むステップをさらに含む、請求項1に記載の方法。
8. ダイナミックランダムアクセスメモリ(DRAM)システムであって、
   メモリチップであって、
   メモリセルの複数のサブアレイであって、各々が割り振られたセンス増幅器を有するサブアレイと、
   前記メモリチップのサブアレイ構成を記憶するように構成されたモードレジスタと、
   グローバル行アドレスラッチと、
   リフレッシュカウンタと、
   前記グローバル行アドレスラッチおよび前記リフレッシュカウンタに結合されたサブアレイセレクタと、
   前記サブアレイセレクタに結合されたローカル行アドレスラッチと
   を備えるメモリチップと、
   前記メモリチップに結合されたメモリコントローラであって、前記メモリチップの前記サブアレイ構成を読み取り、外部コマンドとリフレッシュ動作との間のサブアレイレベル競合を検出し、前記リフレッシュ動作の間に少なくとも1つの競合しないページをオープンにしておくように構成されたメモリコントローラと
   を備えるシステム。
9. 前記メモリコントローラが、前記サブアレイレベル競合を検出するように構成された複製のリフレッシュカウンタを含む、請求項8に記載のシステム。
10. 前記メモリコントローラが、前記外部コマンドが進行中のリフレッシュ動作と競合するときに、前記外部コマンドを遅延させるように構成される、請求項8に記載のシステム。
11. 前記メモリコントローラが、リフレッシュコマンドが進行中の外部コマンドと競合するときに、前記リフレッシュコマンドを遅延させるように構成される、請求項8に記載のシステム。
12. 前記グローバル行アドレスラッチが、DRAMバンクの第1の行にアクセスするために第1の行アドレスを前記サブアレイセレクタに与えるように構成され、前記リフレッシュカウンタが、前記DRAMバンクの第2の行をリフレッシュするために第2の行アドレスを前記サブアレイセレクタに与えるように構成される、請求項8に記載のシステム。
13. 前記サブアレイセレクタが、前記第1の行アドレスに基づいて、前記DRAMバンクの前記第1の行にアクセスするために第1のワード線をオンにし、前記第2の行アドレスに少なくとも部分的に基づいて、前記DRAMバンクの前記第2の行をリフレッシュするために第2のワード線をオンにするように構成される、請求項12に記載のシステム。
14. 前記サブアレイセレクタに結合されたマルチプレクサ回路であって、前記第1のワード線および前記第2のワード線が前記DRAMバンクの異なるサブアレイにあるときのみ、前記サブアレイセレクタが前記第1のワード線および前記第2のワード線を同時にオンにすることを可能にするように構成されたマルチプレクサ回路をさらに備える、請求項13に記載のシステム。
15. 携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定ロケーションデータユニットに組み込まれる、請求項8に記載のシステム。

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