KR20160030212A - Dram 서브-어레이 레벨 리프레시 - Google Patents

Dram 서브-어레이 레벨 리프레시 Download PDF

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Abstract

메모리 셀들의 다수의 서브-어레이들을 갖는 메모리 칩에 커플링되는 메모리 제어기는, 메모리 칩의 구성을 결정하도록 구성된다. 메모리 제어기는, 메모리 칩의 서브-어레이 구성을 판독하고 그리고 외부 커맨드들과 리프레시 동작들 사이의 서브-어레이 레벨 충돌들을 검출하도록 구성된다. 메모리 제어기는, 리프레시 동작들 동안, 하나 또는 그 초과의 비-충돌 페이지들을 개방으로 유지한다.

Description

DRAM 서브-어레이 레벨 리프레시{DRAM SUB-ARRAY LEVEL REFRESH}
관련 출원에 대한 상호 참조
[0001] 본 출원은, 발명의 명칭이 "DRAM Sub-Array Level Refresh"로 2013년 7월 5일자로 출원된 미국 가특허 출원 제 61/843,110호를 우선권으로 주장하며, 상기 가특허 출원의 개시내용은 그 전체가 인용에 의해 본 명세서에 명백히 포함된다.
[0002] 본 개시는 일반적으로 메모리 리프레시(refresh) 기술들에 관한 것이다. 더 구체적으로, 본 개시는 메모리 아키텍쳐들 및 동적 랜덤 액세스 메모리(dynamic random access memory)(DRAM) 어레이들을 리프레시하기 위한 방법들에 관한 것이다.
[0003] 더 높은 밀도 및 더 작은 피쳐(feature) 사이즈들을 갖는 동적 랜덤 액세스 메모리(DRAM) 어레이들의 개발은, 더 많은 수의 누설(leaking) 메모리 셀들을 보상하기 위해 DRAM 리프레시 동작들의 레이트(rate)를 증가시켜 왔다. 더 높은 DRAM 리프레시 레이트는 시스템 성능에 영향을 미칠 수 있다. 예를 들어, DRAM 리프레시 동작들은, 뱅크가 리프레시될 수 있기 이전에 메모리 뱅크(bank)의 모든 개방 페이지들이 일반적으로 폐쇄되기 때문에, 성능을 저해할 수 있다. 더욱이, 일반적으로, 리프레시 동작 동안은 DRAM 뱅크 액세스가 허용되지 않으며, 그에 따라 시스템 성능을 추가로 저해한다.
[0004] 본 개시의 양상들은 동적 랜덤 액세스 메모리(DRAM)를 리프레시하기 위한 방법을 포함한다. 방법은, DRAM의 제 1 DRAM 뱅크의 제 1 행에서의 DRAM의 페이지를 개방하는 단계를 포함한다. 제 1 DRAM 뱅크의 제 1 행은 제 1 DRAM 뱅크의 제 1 서브-어레이(sub-array)에 있다. 방법은 또한, DRAM 뱅크의 제 1 행을 폐쇄하기 이전에 제 1 DRAM 뱅크의 제 2 행을 리프레시하는 단계를 포함한다. 제 1 DRAM 뱅크의 제 2 행은 제 1 DRAM 뱅크의 제 2 서브-어레이에 있다.
[0005] 본 개시의 다른 양상은 동적 랜덤 액세스 메모리(DRAM) 시스템을 포함한다. DRAM 시스템은 메모리 셀들의 다수의 서브-어레이들을 갖는 메모리 칩을 포함한다. 각각의 서브-어레이는 할당된 감지 증폭기(sense amplifier)를 갖는다. 메모리 칩은 또한, 메모리 칩의 서브-어레이 구성을 저장하도록 구성되는 모드 레지스터(mode register), 글로벌 행 어드레스 래치(global row address latch), 및 리프레시 카운터를 갖는다. 메모리 칩은 또한, 글로벌 행 어드레스 래치 및 리프레시 카운터에 커플링되는 서브-어레이 선택기를 갖는다. 메모리 칩은 또한, 서브-어레이 선택기에 커플링되는 로컬 행 어드레스 래치(local row address latch)를 갖는다. DRAM 시스템은 또한, 메모리 칩에 커플링되는 메모리 제어기를 포함한다. 메모리 제어기는, 메모리 칩의 서브-어레이 구성을 판독하고, 외부 커맨드와 리프레시 동작 사이의 서브-어레이 레벨 충돌(conflict)을 검출하고, 그리고 리프레시 동작 동안, 하나 또는 그 초과의 비-충돌 페이지들을 개방으로 유지하도록 구성된다.
[0006] 본 개시의 다른 양상에 따른 동적 랜덤 액세스 메모리(DRAM) 메모리 시스템은 메모리 셀들의 다수의 서브-어레이들을 갖는 메모리 칩을 포함하며, 여기서, 각각의 서브-어레이는 할당된 감지 증폭기를 포함한다. 본 개시의 양상들에 따르면, 시스템은, 메모리 칩의 서브-어레이 구성을 저장하기 위한 수단, 글로벌 행 어드레스 래치, 리프레시 카운터, 글로벌 행 어드레스 래치 및 리프레시 카운터에 커플링되는 서브-어레이 선택기, 및 서브-어레이 선택기에 커플링되는 로컬 행 어드레스 래치를 포함한다. 시스템은 또한, 메모리 칩의 서브-어레이 구성을 판독하기 위한 수단, 외부 커맨드와 리프레시 동작 사이의 서브-어레이 레벨 충돌을 검출하기 위한 수단; 및 리프레시 동작 동안, 하나 또는 그 초과의 비-충돌 페이지들을 개방으로 유지하기 위한 수단을 포함한다.
[0007] 이것은, 후속하는 상세한 설명이 더 양호하게 이해될 수 있도록 하기 위해, 본 개시의 특성들 및 기술적 이점들을 다소 광범위하게 약술하였다. 본 개시의 부가적인 특성들 및 이점들은 아래에서 설명될 것이다. 본 개시의 동일한 목적들을 수행하기 위해 다른 구조들을 변형 또는 설계하기 위한 기반으로서 본 개시가 용이하게 이용될 수도 있음이 당업자들에 의해 인식되어야 한다. 또한, 그러한 등가 구성들이, 첨부된 청구항들에 기재된 바와 같은 본 개시의 교시들을 벗어나지 않는다는 것이 당업자들에 의해 인지되어야 한다. 추가적인 목적들 및 이점들과 함께, 본 개시의 구성 및 동작 방법 둘 모두에 대해 본 개시의 특징인 것으로 믿어지는 신규한 특성들은, 첨부된 도면들과 관련하여 고려될 경우 다음의 설명으로부터 더 양호하게 이해될 것이다. 그러나, 도면들 각각이 단지 예시 및 설명의 목적을 위해 제공되며, 본 개시의 제한들의 정의로서 의도되지 않음이 명백히 이해될 것이다.
[0008] 본 개시의 보다 완전한 이해를 위해, 첨부된 도면들과 함께 취해진 다음의 설명에 대한 참조가 이제 이루어진다.
[0009] 도 1은 종래의 DRAM 어레이 아키텍쳐의 도면이다.
[0010] 도 2는 종래의 DRAM 어레이에서의 DRAM 뱅크의 도면이다.
[0011] 도 3은 본 개시의 양상들에 따른 DRAM 뱅크의 도면이다.
[0012] 도 4a는 종래의 DRAM 제어기의 기능들을 예시하는 기능 블록도이다.
[0013] 도 4b는 본 개시의 양상들에 따른 DRAM 제어기의 기능들을 예시하는 기능 블록도이다.
[0014] 도 5는, 본 개시의 구성이 유리하게 이용될 수도 있는 예시적인 무선 통신 시스템을 도시하는 블록도이다.
[0015] 도 6은 일 구성에 따른 반도체 컴포넌트의 회로, 레이아웃(layout), 및 로직 설계를 위해 사용되는 설계 워크스테이션을 예시하는 블록도이다.
[0016] 첨부된 도면들과 관련하여 아래에 기재되는 상세한 설명은, 다양한 구성들의 설명으로서 의도되며, 본 명세서에 설명된 개념들이 실시될 수도 있는 유일한 구성들을 표현하도록 의도되지 않는다. 상세한 설명은 다양한 개념들의 철저한 이해를 제공하려는 목적을 위해 특정한 세부사항들을 포함한다. 그러나, 이들 개념들이 이들 특정한 세부사항들 없이도 실시될 수도 있다는 것은 당업자들에게 명백할 것이다. 몇몇 예시들에서, 그러한 개념들을 불명료하게 하는 것을 회피하기 위해, 잘-알려진 구조들 및 컴포넌트들은 블록도 형태로 도시되어 있다. 본 명세서에서 설명되는 바와 같이, 용어 "및/또는"의 사용은 "내포적 또는"을 표현하도록 의도되며, 용어 "또는"의 사용은 "배타적 또는"을 표현하도록 의도된다.
[0017] 동적 랜덤 액세스 메모리(DRAM) 스케일링(scaling)은 각각의 DRAM 칩에서의 비트들의 총 수를 계속 증가시키고 있다. 이러한 증가된 용량은 DRAM 리프레시 동작들, 즉, 비트 셀들의 값을 판독가능하게 유지하기 위한 프로세스의 규격에 직접적으로 영향을 미친다. DRAM 리프레시 동작들의 규격은, 리프레시 커맨드들이 DRAM 뱅크들에 전송되는 간격(tREFI), 및 리프레시 커맨드가 DRAM 인터페이스를 점유하는 시간의 양(tRFC)을 포함한다.
[0018] 불운하게도, DRAM 스케일링은 또한 약한 보유(retention) 셀들(예를 들어, 더 낮은 보유 시간을 갖는 셀들)의 수를 증가시킨다. 그러한 셀들은 저장된 정보를 유지하기 위해 빈번한 리프레시 옵션들을 겪는다. 시스템 온 칩(system on chip)(SoC) 또는 다른 유사한 컴퓨터 아키텍쳐의 DRAM 상에서의 증가된 리프레시 사이클들에 의해, 성능 및 전력 소모는 상당한 영향을 받는다. 증가된 리프레시 사이클들 없이는 증가된 수의 약한 보유 셀들로부터의 잠재적인 DRAM 칩 수율 손실이 초래된다.
[0019] 본 개시의 양상들에 따르면, 증가된 동적 랜덤 액세스 메모리(DRAM) 리프레시 레이트들의 유해한 효과들은, DRAM 뱅크의 서브-어레이들을 리프레시하면서 메모리 뱅크 내의 다른 서브-어레이들이 개방으로 남아있는 것이 허용되게 하고 그리고 다른 서브-어레이들에 대한 액세스가 허용되게 함으로써 완화될 수도 있다.
[0020] 도 1은 8개의 DRAM 뱅크들(102)을 포함하는 DRAM(100)을 예시한다. DRAM 뱅크들(102) 각각은 4개의 DRAM 서브-어레이들(104)을 포함한다. 도 1은 각각의 뱅크(102)가 4개의 서브-어레이들(104)을 포함하는 것을 예시하지만, 본 개시의 구현들은 일반적으로 각각의 DRAM 뱅크(102) 내에 32, 64, 또는 몇몇 다른 개수의 서브 어레이들(104)을 포함할 수도 있다는 것이 이해되어야 한다. 로컬 감지 증폭기들(106)은 서브-어레이들(104)에 커플링된다. 로컬 감지 증폭기들(106) 각각의 사이즈는 DRAM 페이지의 사이즈에 대응한다. 예를 들어, 현재 구현들에서, 페이지 사이즈는 최대 약 4 킬로바이트일 수 있다. 도 1은 각각의 리프레시 사이클에서 오직 1개의 행이 리프레시되는 간략화된 경우를 예시하지만, 각각의 리프레시 사이클 동안 하나 초과의 행이 리프레시될 수도 있다는 것이 이해되어야 한다. 예를 들어, DRAM 뱅크는 32k개의 행들을 가질 수도 있지만, 리프레시 사이클은 8k 사이클로 구현될 수도 있다. 이러한 경우에서, 일 리프레시 사이클 동안(tRFC) 뱅크 당 4개의 행들이 리프레시된다. 이들 4개의 행들은 일반적으로 4개의 서브-어레이들로 분산된다. 따라서, 총 32개의 서브-어레이들을 갖는 DRAM 뱅크에 대해, 서브-어레이들 중 4개가 리프레시 동작들을 수행 중인 동안 나머지 28개의 서브-어레이들은 자유롭게 정상 동작들을 할 수 있다.
[0021] 로컬 감지 증폭기들(106)은 더 협소한 입력/출력(I/O) 감지 증폭기 버스(110)를 통해 글로벌 I/O 감지 증폭기에 커플링된다. 일 예에서, I/O 감지 증폭기 버스(110)는 폭이 128 비트일 수도 있지만, I/O 감지 증폭기 버스(110)는 상이한 버스 폭들로 구현될 수도 있다는 것이 이해되어야 한다. 예시된 예에서, DRAM 출력 버스(112)는, 각각의 메모리 액세스에 대하여, 8 데이터 워드들에 대한 프리-페치(pre-fetch) 동작(즉, 8n 프리-페치 동작)에 대해 폭이 16 비트일 수 있다. DRAM 출력 버스(112)는 또한 상이한 버스 폭들로 구현될 수도 있다는 것이 이해되어야 한다.
[0022] 종래에, DRAM 어레이에서 뱅크를 리프레시하기 위해, 먼저 전체 뱅크가 폐쇄되며, 리프레시 동작 동안 뱅크에 대한 어떠한 액세스도 허용되지 않는다. 그러나, 본 개시의 양상들에 따르면, 각각의 뱅크(102)에서의 특정한 행(예를 들어, 도 1에서 도시된 행(114))이 전체-뱅크 리프레시 동작 동안 리프레시되는 경우, 리프레시되는 행(예를 들어, 도 1에서 도시된 행(114))이 개방 페이지와 동일한 서브-어레이에 있지 않으면 뱅크(102)는 폐쇄되지 않을 것이다. 도 1에서, 예를 들어, 개방 페이지(116)는 하나의 뱅크(102)의 서브 어레이에 로케이팅된다. 본 개시의 양상들에 따르면, 개방 페이지(116)가 리프레시되는 행(행(114))과 동일한 서브-어레이에 있지 않기 때문에, 리프레시 동작 동안 페이지(116)가 개방을 유지할 수 있음으로써 페이지(116)를 포함하는 전체 뱅크(102)가 폐쇄되지 않는다. 반면, 본 개시의 양상들에 따르면, 개방 페이지를 포함하는 뱅크의 서브 어레이에 리프레시되는 행이 있는 경우에만 리프레시 동작 동안 전체 뱅크가 폐쇄된다.
[0023] 도 2를 참조하면, 종래의 DRAM 아키텍쳐(200)는, DRAM 뱅크(206) 내의 각각의 서브-어레이(204)에 커플링되는 열 디코더(203) 및 글로벌 행 디코더(202)를 포함한다. DRAM 뱅크(206)에 대한 정상 메모리 액세스 동안, 메모리 제어기로부터 활성화 커맨드가 수신되는 경우, 활성화 커맨드에서 제공되는 행 어드레스는 멀티플렉서 회로(208)에 의해 행 어드레스 래치(210)로부터 글로벌 행 디코더(202)로 커플링된다.
[0024] 리프레시 동작 동안, 멀티플렉서 회로(208)는, 리프레시 카운터(212)에 의해 생성되는 행 어드레스를 글로벌 행 디코더(202)에 커플링시킨다. 이러한 예에서, 리프레시 카운터(212)는 또한, 내부 CBR(column before row) 카운터로 또한 지칭된다. 리프레시 카운터(212)는, 어느 행이 리프레시되었는지 그리고 다음 리프레시 사이클에서 어느 행이 리프레시되어야 하는지를 트래킹(track)한다. 종래의 DRAM 아키텍쳐(200)에서, 리프레시 카운터(212)는 일반적으로 랜덤 어드레스에서 시작한다.
[0025] 멀티플렉서 회로(208)는, 정상 메모리 액세스 동안 행 어드레스 래치(210)로부터의 행 어드레스 또는 리프레시 동작 동안 리프레시 카운터(212)로부터의 행 어드레스 중 어느 하나를 선택한다. 종래의 DRAM 아키텍쳐(200)에서, 멀티플렉서 회로(208)로부터 수신되는 행 어드레스에 기초하여 한 번에 오직 하나의 워드라인이 글로벌 행 디코더(202)에 의해 어써팅(assert)된다. 이것은, 리프레시가 뱅크(206) 내의 상이한 서브-어레이(204)에서 수행되는 중임에도 불구하고 뱅크(206) 내의 다른 행들이 액세스되는 것을 막는다.
[0026] 본 개시의 양상들은 DRAM 디바이스 및 메모리 제어기를 변형한 DRAM 아키텍쳐를 포함한다. DRAM 디바이스에 대한 변경들은 다수의 워드 라인들이 동시에 어써팅되게 한다.
[0027] 도 3을 참조하면, 본 개시의 양상들에 따른 DRAM 아키텍쳐(300)는, 다른 서브-어레이들에서 개방 페이지들을 갖는 메모리 뱅크에서의 서브-어레이들 상에서 리프레시 동작들을 허용한다. DRAM 아키텍쳐(300)는 DRAM 뱅크(306) 내의 각각의 서브-어레이(304)에 커플링되는 열 디코더(303) 및 로컬 행 디코더(302)를 포함한다. 로컬 행 어드레스 래치(305)는 로컬 행 디코더(302)에 커플링된다. 행 어드레스 래치(310) 및 리프레시 카운터(312)에 커플링되는 멀티플렉서 회로(308)는 행 어드레스들을 서브-어레이 선택기(307)에 커플링시킨다.
[0028] 본 개시의 양상들에 따르면, 종래의 글로벌 행 디코더는 서브-어레이 선택기(307) 및 로컬 행 디코더(302)로 대체된다. 이것은, 2개의 별개의 서브-어레이들의 어드레스 행들을 어드레싱하기 위해 다수(예를 들어, 2개)의 워드 라인들이 동시에 파이어링(fire)되게 한다. 예를 들어, 하나의 워드 라인은 행 어드레스 래치(310)로부터 수신되는 서브-어레이들 중 첫번째 것의 행 어드레스에 기초하여 어써팅될 수 있고, 동시에, 다른 워드 라인은 리프레시 카운터(312)로부터 수신되는 서브-어레이들(304) 중 두번째 것의 행 어드레스에 기초하여 어써팅될 수 있다.
[0029] 본 개시의 양상들에 따르면, 리프레시 카운터(312)는 0에서 시작될 수도 있고, 어드레스 제어기와 동기화된다. 이러한 동기화는, DRAM 디바이스 내부에서 어느 행이 리프레시되는 지를 메모리 제어기가 알 수 있게 함으로써, 메모리 제어기는 정상 동작 및 리프레시 동작이 서브-어레이 충돌을 갖는지를 결정할 수 있다. 동기화는, 시동(power-up) 스테이지에서 리프레시 카운터를 0으로 초기화하고 메모리 제어기 측에 복제(duplicate) 리프레시 카운터(이는 또한, 시동 시 0으로 초기화됨)를 부가함으로써 구현될 수도 있다. 카운터들 둘 모두는 동일한 조건 하에서 증분(increment)될 것이다. 리프레시 카운터 거동이 사전-정의된 본 개시의 양상들이 설명되었지만, 본 개시의 다른 양상들은, 메모리 제어기가 어느 서브-어레이 및 그 서브-어레이에서의 어느 행이 다음 리프레시 사이클에 리프레시될 수도 있는지의 표시를 명시적으로 제공하도록 구성되는 대안적인 구현들을 포함한다.
[0030] 본 개시의 다른 양상에 따르면, 모드 레지스터(314)는 DRAM 뱅크(306) 내의 서브-어레이들(304)의 수를 저장하고 이를 메모리 제어기에 표시하도록 구현된다. 이것은, 예를 들어, 상이한 제공자들에 의해 제공되는 메모리 디바이스들 사이에서 변할 수도 있는 각각의 디바이스에 대한 서브-어레이들의 수를 메모리 제어기가 결정하게 한다.
[0031] 본 개시의 양상들은, DRAM 뱅크 내의 다른 서브-어레이의 행이 리프레시되는 동안 DRAM 뱅크 내의 서브-어레이들에 대한 액세스를 허용하도록 구성되는 DRAM 제어기를 포함한다. 본 개시의 일 양상에 따르면, DRAM 제어기가 외부 커맨드와 진행 중인 리프레시 동작 사이의 충돌을 검출하는 경우, DRAM 제어기는 외부 커맨드를 지연시킬 수도 있다. DRAM 제어기가 리프레시 동작과 진행 중인 외부 커맨드 사이의 충돌을 검출하는 경우, DRAM 제어기는 리프레시 동작을 지연시킬 수도 있다. 본 개시의 양상들에 따르면, DRAM 제어기는 DRAM과 함께 칩 상에 포함될 수도 있거나, 또는 DRAM 칩에 커플링되는 회로에서 별개로 구성될 수도 있다. DRAM 제어기 프로토콜 엔진은, 리프레시 기간(tRFC 윈도우) 동안 판독/기입/프리차지(precharge) 커맨드들을 허용하도록 그리고 tRFC 윈도우 동안 활성화 커맨드들을 허용하도록 적응된다.
[0032] 비교를 위해, 종래의 DRAM 제어기 기능이 도 4a를 참조하여 설명된다. 블록(402)에서, DRAM 제어기는, 리프레시 기간을 표시하는 tREFI 타이머가 만료된지 여부를 결정한다. tREFI 타이머가 만료된 경우, 블록(404)에서, DRAM 제어기는 모든 뱅크들이 유휴상태(idle)인지 여부를 결정한다. 모든 뱅크들이 유휴상태면, 블록(406)에서, DRAM 제어기는 리프레시 커맨드를 전송한다. 모든 뱅크들이 유휴상태가 아니면, 블록(408)에서, 개방된 뱅크들을 폐쇄하기 위해 DRAM 제어기는 프리차지 커맨드를 개방 뱅크들에 전송하고, 그리고 블록(406)에서, 리프레시 커맨드를 전송한다. 리프레시 커맨드가 전송된 이후, 블록(410)에서, DRAM 제어기는 tREFI 타이머를 리셋한다.
[0033] 본 개시의 양상들에 따른 DRAM 제어기의 기능은 도 4b를 참조하여 설명된다. 블록(420)에서, DRAM 제어기는 디바이스 서브-어레이 파라미터들을 로딩한다. 예를 들어, 디바이스 서브-어레이 파라미터들은 모드 레지스터(314)(도 3)로부터의 정보를 포함할 수도 있다. 블록(422)에서, DRAM 제어기는 로컬 리프레시 (CBR) 카운터를 리셋한다. 블록(424)에서, DRAM 제어기는, 리프레시 기간을 표시하는 tREFI 타이머가 만료된지 여부를 결정한다. tREFI 타이머가 만료된 경우, 블록(426)에서, DRAM 제어기는 개방 행이 로컬 리프레시 카운터와 충돌하는지 여부를 결정한다. 어떠한 개방 행도 로컬 리프레시 카운터와 충돌하지 않으면, 즉, 리프레시되는 서브-어레이 내의 어떠한 행들도 개방이지 않으면, 블록(428)에서, DRAM 제어기는 리프레시 커맨드를 전송한다. 개방 행이 로컬 리프레시 카운터와 충돌하면, 즉, 리프레시될 서브-어레이 내의 행이 개방이면, 블록(430)에서, DRAM 제어기는, 리프레시되는 서브-어레이의 행이 개방되어 있던 뱅크만을 폐쇄하기 위해, 충돌하는 뱅크에 프리차지 커맨드를 전송한다. 그 후, 블록(428)에서, DRAM 제어기는 리프레시 커맨드를 전송한다. 리프레시 커맨드가 전송된 이후, 블록(432)에서, DRAM 제어기는 tREFI 타이머를 리셋한다.
[0034] 본 개시의 양상들에 따르면, DRAM 제어기는, 서브-어레이 충돌의 경우에, 뱅크를 폐쇄하기 위해 프리-차지 커맨드만을 전송한다. 리프레시 커맨드 이후, DRAM 측 카운터 및 메모리 제어기 CBR 카운터 둘 모두는 증분된다. 이것은, 리프레시 동안 메모리 디바이스 내에 개방 행을 허용하며, 이는, 모든 개방 행들이 리프레시 이전에 폐쇄되는 종래의 DRAM 아키텍쳐와 비교하여 성능을 개선한다.
[0035] 본 개시의 양상들에 따르면, 서브-어레이 레벨 병렬성(parallelism)이 구성되기 때문에, 정상 액세스 커맨드 및 리프레시가 동일한 서브-어레이들에 있지 않으면, tRFC 윈도우 동안 판독, 기입, 및 프리-차지 커맨드 또한 허용된다. tRFC 윈도우 동안 활성화 커맨드가 또한 허용되지만, 활성화 커맨드 및 리프레시 커맨드 둘 모두가 큰 양의 전류를 소모하기 때문에, 약간의 합당한 전류 인출 제한들을 갖는다. 일 구성에서, 합당한 타이밍이 이들 2개의 동작들 사이에 부과되지만, 활성화 커맨드 및 리프레시 커맨드 둘 모두가 tRFC 윈도우 내에서 송출(issue)되는 것이 가능하다.
[0036] 본 개시의 양상들은 리프레시 동작 동안 메모리 디바이스 내의 모든 뱅크들을 리프레시하기 위한 방법 및 아키텍쳐를 참조하여 설명되지만, 본 개시의 다양한 양상들은 또한, 어느 뱅크가 리프레시될 것인지를 식별하기 위해 뱅크 어드레스가 사용되는 뱅크-단위(per-bank) 기반으로 리프레시 동작들을 수행하도록 구성되는 DRAM 디바이스에서 구현될 수도 있다는 것이 이해되어야 한다.
[0037] 본 개시의 양상에 따른 동적 랜덤 액세스 메모리(DRAM) 시스템은, 각각의 서브-어레이가 할당된 감지 증폭기를 포함하는 메모리 셀들의 다수의 서브-어레이들을 갖는 메모리 칩을 포함한다. 본 개시의 양상들에 따르면, 시스템은 메모리 칩의 서브-어레이 구성을 저장하기 위한 수단을 포함한다. 메모리 칩의 서브-어레이 구성을 저장하기 위한 수단은, 예를 들어, 메모리 칩 상의 저장 로케이션일 수도 있거나 또는 도 3에 도시된 모드 레지스터(314)와 같은 메모리 칩에 커플링될 수도 있다. 시스템은 또한, 메모리 칩의 서브-어레이 구성을 판독하기 위한 수단, 외부 커맨드와 리프레시 동작 사이의 서브-어레이 레벨 충돌을 검출하기 위한 수단, 및 리프레시 동작 동안 하나 또는 그 초과의 비-충돌 페이지들을 개방으로 유지하기 위한 수단을 포함한다. 메모리 칩의 서브-어레이 구성을 판독하기 위한 수단, 외부 커맨드와 리프레시 동작 사이의 서브-어레이 레벨 충돌을 검출하기 위한 수단, 및 리프레시 동작 동안 하나 또는 그 초과의 비-충돌 페이지들을 개방으로 유지하기 위한 수단은, 예를 들어, 메모리 칩에 커플링되는 메모리 제어기 또는 메모리 칩 상에 구성되는 메모리 제어기 회로일 수도 있다.
[0038] 다른 구성에서, 전술된 수단은, 전술된 수단에 의해 인용되는 기능들을 수행하도록 구성되는 임의의 모듈 또는 임의의 장치일 수도 있다. 특정한 수단이 기재되었지만, 기재된 구성들을 실시하기 위해 기재된 수단 전부가 요구되지는 않는다는 것이 당업자들에 의해 인식될 것이다. 더욱이, 특정한 잘 알려진 수단은 본 개시에 집중하기 위해 설명되지 않았다.
[0039] 도 5는 본 개시의 일 양상이 유리하게 이용될 수도 있는 예시적인 무선 통신 시스템(500)을 도시하는 블록도이다. 예시의 목적들을 위해, 도 5는 3개의 원격 유닛들(520, 530, 및 550) 및 2개의 기지국들(540)을 도시한다. 무선 통신 시스템들은 더 많은 원격 유닛들 및 기지국들을 가질 수도 있음이 인지될 것이다. 원격 유닛들(520, 530, 및 550)은 기재된 메모리 셀 어레이를 포함하는 IC 디바이스들(525A, 525C, 및 525B)을 포함한다. 기지국들, 스위칭 디바이스들, 및 네트워크 장비와 같은 다른 디바이스들이 기재된 메모리 셀 어레이들을 또한 포함할 수도 있음이 인지될 것이다. 도 5는, 기지국(540)으로부터 원격 유닛들(520, 530, 및 550)로의 순방향 링크 신호들(580) 및 원격 유닛들(520, 530, 및 550)로부터 기지국들(540)로의 역방향 링크 신호들(590)을 도시한다.
[0040] 도 5에서, 원격 유닛(520)은 모바일 텔레폰으로서 도시되고, 원격 유닛(530)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(550)은 무선 로컬 루프 시스템 내의 고정 위치 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은 모바일 폰들, 핸드-헬드 개인용 통신 시스템(PCS) 유닛들, 개인 휴대 정보 단말들과 같은 휴대용 데이터 유닛들, GPS 인에이블된 디바이스들, 내비게이션 디바이스들, 셋 톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 검침 장비(meter reading equipment)와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브(retrieve)하는 다른 디바이스들, 또는 이들의 결합들일 수도 있다. 도 5가 본 개시의 교시들에 따른 원격 유닛들을 예시하지만, 본 개시는 이들 예시적인 예시된 유닛들로 제한되지 않는다. 본 개시의 양상들은 기재된 메모리 셀 어레이들을 포함하는 많은 디바이스들에서 적절히 이용될 수도 있다.
[0041] 도 6은, 위에 기재된 메모리 셀 어레이와 같은 반도체 컴포넌트의 회로, 레이아웃, 및 로직 설계를 위해 사용되는 설계 워크 스테이션을 예시하는 블록도이다. 설계 워크스테이션(600)은, 운영 시스템 소프트웨어, 지원 파일들, 및 Cadence 또는 OrCAD와 같은 설계 소프트웨어를 포함하는 하드 디스크(601)를 포함한다. 설계 워크스테이션(600)은 또한, 메모리 셀 어레이와 같은 반도체 컴포넌트(612) 또는 회로(610)의 설계를 용이하게 하기 위한 디스플레이(602)를 포함한다. 회로 설계(610) 또는 반도체 컴포넌트(612)를 유형으로 저장하기 위한 저장 매체(604)가 제공된다. 회로 설계(610) 또는 반도체 컴포넌트(612)는 GDSII 또는 GERBER와 같은 파일 포맷으로 저장 매체(604) 상에 저장될 수도 있다. 저장 매체(604)는 CD-ROM, DVD, 하드 디스크, 플래시 메모리, 또는 다른 적절한 디바이스일 수도 있다. 또한, 설계 워크스테이션(600)은 저장 매체(604)로부터 입력을 수용하거나 저장 매체(604)에 출력을 기입하기 위한 드라이브 장치(603)를 포함한다.
[0042] 저장 매체(604) 상에 기록된 데이터는, 로직 회로 구성들, 포토리소그래피 마스크들에 대한 패턴 데이터, 또는 전자 빔 리소그래피와 같은 시리얼 기입 툴들에 대한 마스크 패턴 데이터를 특정할 수도 있다. 데이터는 로직 시뮬레이션들과 연관된 타이밍 도면들 또는 네트(net) 회로들과 같은 로직 검증 데이터를 더 포함할 수도 있다. 저장 매체(604) 상에서 데이터를 제공하는 것은, 반도체 웨이퍼들을 설계하기 위한 프로세스들의 수를 감소시킴으로써 회로 설계(610) 또는 반도체 컴포넌트(612)의 설계를 용이하게 한다.
[0043] 펌웨어 및/또는 소프트웨어 구현의 경우, 방법들은 본 명세서에 설명된 기능들을 수행하는 모듈들(예를 들어, 절차들, 함수들 등)을 이용하여 구현될 수도 있다. 명령들을 유형으로 포함하는 머신-판독가능 매체가 본 명세서에 설명된 방법들을 구현하는데 사용될 수도 있다. 예를 들어, 소프트웨어 코드들은 메모리에 저장되고 프로세서 유닛에 의해 실행될 수도 있다. 메모리는 프로세서 유닛의 내부에서 또는 프로세서 유닛의 외부에서 구현될 수도 있다. 본 명세서에 사용된 바와 같이, 용어 "메모리"는 장기, 단기, 휘발성, 비휘발성, 또는 다른 메모리의 타입을 지칭하며, 특정한 타입의 메모리 또는 메모리들의 수, 또는 메모리가 저장되는 매체들의 타입에 제한되지 않는다.
[0044] 펌웨어 및/또는 소프트웨어로 구현되면, 기능들은 컴퓨터-판독가능 매체 상에 하나 또는 그 초과의 명령들 또는 코드로서 저장될 수도 있다. 예들은, 데이터 구조로 인코딩된 컴퓨터-판독가능 매체들 및 컴퓨터 프로그램으로 인코딩된 컴퓨터-판독가능 매체들을 포함한다. 컴퓨터-판독가능 매체들은 물리적 컴퓨터 저장 매체들을 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 이용가능한 매체일 수도 있다. 제한이 아닌 예로서, 그러한 컴퓨터-판독가능 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장부, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 다른 매체를 포함할 수 있고; 본 명세서에 사용된 바와 같이, 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광학 디스크(disc), 디지털 다목적 디스크(disc)(DVD), 플로피 디스크(disk) 및 Blu-ray 디스크(disc)를 포함하며, 여기서, 디스크(disk)들은 일반적으로 데이터를 자기적으로 재생하지만, 디스크(disc)들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 또한, 상기의 것들의 결합들은 컴퓨터-판독가능 매체들의 범위 내에 포함되어야 한다.
[0045] 컴퓨터 판독가능 매체 상의 저장에 부가하여, 명령들 및/또는 데이터는 통신 장치에 포함된 송신 매체들 상의 신호들로서 제공될 수도 있다. 예를 들어, 통신 장치는 명령들 및 데이터를 표시하는 신호들을 갖는 트랜시버를 포함할 수도 있다. 명령들 및 데이터는, 하나 또는 그 초과의 프로세서들로 하여금 청구항들에서 약술된 기능들을 구현하게 하도록 구성된다.
[0046] 본 개시 및 본 개시의 이점들이 상세히 설명되었지만, 첨부된 청구항들에 의해 정의된 바와 같은 본 개시의 기술을 벗어나지 않으면서 다양한 변화들, 치환들 및 수정들이 본 명세서에서 행해질 수 있음이 이해되어야 한다. 예를 들어, "위" 및 "아래"와 같은 상관적 용어들이 기판 또는 전자 디바이스에 대하여 사용된다. 물론, 기판 또는 전자 디바이스가 반전되면, 위가 아래가 되고, 아래가 위가 된다. 부가적으로, 옆으로 배향되면, 위 및 아래는 기판 또는 전자 디바이스의 측면들을 지칭할 수도 있다. 또한, 본 출원의 범위는 본 명세서에서 설명된 프로세스, 머신, 제작물, 물질의 구성, 수단, 방법들 및 단계들의 특정 구성들에 제한되도록 의도되지 않는다. 당업자가 본 개시로부터 용이하게 인식할 바와 같이, 본 명세서에 설명된 대응하는 구성들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 또는 추후에 개발될 프로세스들, 머신들, 제작물, 물질의 구성들, 수단, 방법들, 또는 단계들은 본 개시에 따라 이용될 수도 있다. 따라서, 첨부된 청구항들은 그들의 범위 내에 그러한 프로세스들, 머신들, 제작물, 물질의 구성들, 수단, 방법들 또는 단계들을 포함하도록 의도된다.
[0047] 특정한 회로가 기재되었지만, 본 개시를 실시하기 위해 기재된 회로 전부가 요구되지는 않는다는 것이 당업자들에 의해 인식될 것이다. 또한, 특정한 잘 알려진 회로들은 본 개시에 집중하기 위하여 설명되지 않았다. 유사하게, 설명은 특정한 위치에서 로직 "0" 및 로직 "1"을 참조하지만, 당업자는, 본 개시의 동작에 영향을 주지 않으면서 로직 값들이 스위칭될 수 있고 회로 잔여부도 그에 따라 조정된다는 것을 인식한다.
[0048] 본 개시 및 본 개시의 이점들이 상세히 설명되었지만, 첨부된 청구항들에 의해 정의된 바와 같은 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변화들, 치환들 및 수정들이 본 명세서에서 행해질 수 있음이 이해되어야 한다. 예를 들어, 앞선 설명은 동시에 2개의 워드 라인들을 어써팅하는 것에 관한 것이었지만, 2개 초과의 워드 라인들이 어써팅될 수 있다. 또한, 본 출원의 범위는 본 명세서에서 설명된 프로세스, 머신, 제작물, 물질의 구성, 수단, 방법들 및 단계들의 특정 구성들에 제한되도록 의도되지 않는다. 당업자가 본 개시로부터 용이하게 인식할 바와 같이, 본 명세서에 설명된 대응하는 구성들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 또는 추후에 개발될 프로세스들, 머신들, 제작물, 물질의 구성들, 수단, 방법들, 또는 단계들은 본 개시에 따라 이용될 수도 있다. 따라서, 첨부된 청구항들은 그들의 범위 내에 그러한 프로세스들, 머신들, 제작물, 물질의 구성들, 수단, 방법들 또는 단계들을 포함하도록 의도된다.
[0049] 본 개시의 이전 설명은 임의의 당업자가 본 개시를 사용 또는 실시할 수 있도록 제공된다. 본 개시에 대한 다양한 변형들은 당업자들에게 용이하게 명백할 것이며, 본 명세서에 정의된 일반적인 원리들은 본 개시의 사상 또는 범위를 벗어나지 않으면서 다른 변경들에 적용될 수도 있다. 따라서, 본 개시는 본 명세서에 설명된 예들 및 설계들로 제한되도록 의도되는 것이 아니라, 본 명세서에 기재된 원리들 및 신규한 특성들과 일치하는 가장 넓은 범위에 부합할 것이다.

Claims (20)

  1. 동적 랜덤 액세스 메모리(dynamic random access memory)(DRAM)를 리프레시(refresh)하는 방법으로서,
    상기 DRAM의 제 1 DRAM 뱅크의 제 1 행(row)에서의 상기 DRAM의 페이지를 개방하는 단계 ― 상기 제 1 DRAM 뱅크의 상기 제 1 행은 상기 제 1 DRAM 뱅크의 제 1 서브-어레이(sub-array)에 있음 ―; 및
    상기 제 1 DRAM 뱅크의 상기 제 1 행을 폐쇄하기 이전에, 상기 제 1 DRAM 뱅크의 제 2 행을 리프레시하는 단계를 포함하며,
    상기 제 1 DRAM 뱅크의 상기 제 2 행은 상기 제 1 DRAM 뱅크의 제 2 서브-어레이에 있는, 동적 랜덤 액세스 메모리를 리프레시하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 DRAM 뱅크의 제 3 행이 상기 제 1 DRAM 뱅크의 상기 제 1 서브-어레이에 있는 경우에만, 상기 제 1 DRAM 뱅크의 상기 제 3 행을 리프레시하기 이전에 상기 제 1 DRAM 뱅크의 모든 행들을 폐쇄하는 단계를 더 포함하는, 동적 랜덤 액세스 메모리를 리프레시하는 방법.
  3. 제 2 항에 있어서,
    DRAM 뱅크들의 세트에서 상기 제 3 행을 리프레시하는 단계를 더 포함하며,
    상기 DRAM 뱅크들의 세트는 상기 제 1 DRAM 뱅크를 포함하는, 동적 랜덤 액세스 메모리를 리프레시하는 방법.
  4. 제 1 항에 있어서,
    로컬 리프레시 카운터(local refresh counter)를 리셋(reset)하는 단계;
    상기 로컬 리프레시 카운터에 기초하여 리프레시 기간이 만료된지 여부를 결정하는 단계; 및
    상기 리프레시 기간이 만료되었다고 결정하는 것에 응답하여, 개방된 행이 상기 로컬 리프레시 카운터와 충돌(conlict)하는지 여부를 결정하는 단계를 더 포함하는, 동적 랜덤 액세스 메모리를 리프레시하는 방법.
  5. 제 4 항에 있어서,
    개방된 행이 상기 로컬 리프레시 카운터와 충돌한다고 결정하는 것에 응답하여, 상기 개방된 행을 포함하는 뱅크에 프리차지(precharge) 커맨드를 전송하는 단계; 및
    상기 프리차지 커맨드를 전송한 이후에 리프레시 커맨드를 전송하는 단계를 더 포함하는, 동적 랜덤 액세스 메모리를 리프레시하는 방법.
  6. 제 5 항에 있어서,
    어떠한 개방된 행도 상기 로컬 리프레시 카운터와 충돌하지 않는다고 결정하는 것에 응답하여, 상기 개방된 행을 포함하는 뱅크에 상기 프리차지 커맨드를 전송함이 없이 리프레시 커맨드를 전송하는 단계를 더 포함하는, 동적 랜덤 액세스 메모리를 리프레시하는 방법.
  7. 제 1 항에 있어서,
    상기 DRAM을 모바일 폰, 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인용 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 및/또는 고정 위치 데이터 유닛에 통합시키는 단계를 더 포함하는, 동적 랜덤 액세스 메모리를 리프레시하는 방법.
  8. 동적 랜덤 액세스 메모리(DRAM) 시스템으로서,
    메모리 칩; 및
    상기 메모리 칩에 커플링되는 메모리 제어기를 포함하며,
    상기 메모리 칩은,
    메모리 셀들의 복수의 서브-어레이들 ― 서브-어레이들 각각은 할당된 감지 증폭기(sense amplifier)를 가짐 ―;
    상기 메모리 칩의 서브-어레이 구성을 저장하도록 구성되는 모드 레지스터;
    글로벌 행 어드레스 래치(global row address latch);
    리프레시 카운터;
    상기 글로벌 행 어드레스 래치 및 상기 리프레시 카운터에 커플링되는 서브-어레이 선택기; 및
    상기 서브-어레이 선택기에 커플링되는 로컬 행 어드레스 래치
    를 포함하고,
    상기 메모리 제어기는, 상기 메모리 칩의 서브-어레이 구성을 판독하고, 외부 커맨드와 리프레시 동작 사이의 서브-어레이 레벨 충돌을 검출하고, 그리고 상기 리프레시 동작 동안, 적어도 하나의 비-충돌(non-conflicting) 페이지를 개방으로 유지하도록 구성되는, 동적 랜덤 액세스 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 메모리 제어기는, 상기 서브-어레이 레벨 충돌을 검출하도록 구성되는 복제(duplicate) 리프레시 카운터를 포함하는, 동적 랜덤 액세스 메모리 시스템.
  10. 제 8 항에 있어서,
    상기 메모리 제어기는, 상기 외부 커맨드가 진행 중인 리프레시 동작과 충돌하는 경우, 상기 외부 커맨드를 지연시키도록 구성되는, 동적 랜덤 액세스 메모리 시스템.
  11. 제 8 항에 있어서,
    상기 메모리 제어기는, 리프레시 커맨드가 진행 중인 외부 커맨드와 충돌하는 경우, 상기 리프레시 커맨드를 지연시키도록 구성되는, 동적 랜덤 액세스 메모리 시스템.
  12. 제 8 항에 있어서,
    상기 글로벌 행 어드레스 래치는, DRAM 뱅크의 제 1 행에 액세스하기 위한 제 1 행 어드레스를 상기 서브-어레이 선택기에 제공하도록 구성되고, 상기 리프레시 카운터는, 상기 DRAM 뱅크의 제 2 행을 리프레시하기 위한 제 2 행 어드레스를 상기 서브-어레이 선택기에 제공하도록 구성되는, 동적 랜덤 액세스 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 서브-어레이 선택기는, 상기 제 1 행 어드레스에 기초하여, 상기 DRAM 뱅크의 상기 제 1 행에 액세스하기 위해 제 1 워드 라인(word line)을 턴 온(turn on)하고, 상기 제 2 행 어드레스에 적어도 부분적으로 기초하여, 상기 DRAM 뱅크의 상기 제 2 행을 리프레시하기 위해 제 2 워드 라인을 턴 온하도록 구성되는, 동적 랜덤 액세스 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 서브-어레이 선택기에 커플링되는 멀티플렉서 회로를 더 포함하며,
    상기 멀티플렉서 회로는, 상기 제 1 워드 라인 및 상기 제 2 워드 라인이 상기 DRAM 뱅크의 상이한 서브-어레이들에 있는 경우에만, 상기 서브-어레이 선택기가 상기 제 1 워드 라인 및 상기 제 2 워드 라인을 동시에 턴 온하게 하도록 구성되는, 동적 랜덤 액세스 메모리 시스템.
  15. 제 8 항에 있어서,
    모바일 폰, 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인용 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 및/또는 고정 위치 데이터 유닛에 통합되는, 동적 랜덤 액세스 메모리 시스템.
  16. 동적 랜덤 액세스 메모리(DRAM)를 리프레시하는 방법으로서,
    상기 DRAM의 제 1 DRAM 뱅크의 제 1 행에서의 상기 DRAM의 페이지를 개방하기 위한 단계 ― 상기 제 1 DRAM 뱅크의 상기 제 1 행은 상기 제 1 DRAM 뱅크의 제 1 서브-어레이에 있음 ―; 및
    상기 제 1 DRAM 뱅크의 상기 제 1 행을 폐쇄하기 이전에, 상기 제 1 DRAM 뱅크의 제 2 행을 리프레시하기 위한 단계를 포함하며,
    상기 제 1 DRAM 뱅크의 상기 제 2 행은 상기 제 1 DRAM 뱅크의 제 2 서브-어레이에 있는, 동적 랜덤 액세스 메모리를 리프레시하는 방법.
  17. 제 16 항에 있어서,
    상기 DRAM을 모바일 폰, 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인용 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 및/또는 고정 위치 데이터 유닛에 통합시키기 위한 단계들을 더 포함하는, 동적 랜덤 액세스 메모리를 리프레시하는 방법.
  18. 동적 랜덤 액세스 메모리(DRAM) 시스템으로서,
    메모리 칩;
    상기 메모리 칩의 서브-어레이 구성을 판독하기 위한 수단;
    외부 커맨드와 리프레시 동작 사이의 서브-어레이 레벨 충돌을 검출하기 위한 수단; 및
    상기 리프레시 동작 동안, 적어도 하나의 비-충돌 페이지를 개방으로 유지하기 위한 수단을 포함하며,
    상기 메모리 칩은,
    메모리 셀들의 복수의 서브-어레이들 ― 각각의 서브-어레이는 할당된 감지 증폭기를 가짐 ―;
    상기 메모리 칩의 상기 서브-어레이 구성을 저장하기 위한 수단;
    글로벌 행 어드레스 래치;
    리프레시 카운터;
    상기 글로벌 행 어드레스 래치 및 상기 리프레시 카운터에 커플링되는 서브-어레이 선택기; 및
    상기 서브-어레이 선택기에 커플링되는 로컬 행 어드레스 래치
    를 포함하는, 동적 랜덤 액세스 메모리 시스템.
  19. 제 18 항에 있어서,
    상기 외부 커맨드가 진행 중인 리프레시 동작과 충돌하는 경우, 상기 외부 커맨드를 지연시키기 위한 수단; 및
    리프레시 커맨드가 진행 중인 외부 커맨드와 충돌하는 경우, 상기 리프레시 커맨드를 지연시키기 위한 수단을 포함하는, 동적 랜덤 액세스 메모리 시스템.
  20. 제 18 항에 있어서,
    모바일 폰, 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인용 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 및/또는 고정 위치 데이터 유닛에 통합되는, 동적 랜덤 액세스 메모리 시스템.
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