TW201523601A - 半導體記憶裝置 - Google Patents

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TW201523601A TW103129987A TW103129987A TW201523601A TW 201523601 A TW201523601 A TW 201523601A TW 103129987 A TW103129987 A TW 103129987A TW 103129987 A TW103129987 A TW 103129987A TW 201523601 A TW201523601 A TW 201523601A
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Abstract

本發明揭示一種半導體記憶裝置，其包含：記憶體庫，其等各包含一記憶體胞陣列；字線，其等經連接至該等記憶體庫之各者中之列；及一位址鎖存電路，其經組態以鎖存指定該等字線之一者之一全位址，該全位址包含一第一位址及一第二位址。該位址鎖存電路接收一第一命令及一第二命令，以根據該第一命令及該第二命令來分別鎖存該第一位址及該第二位址。用於該第一位址及該第二位址之路徑經組態以彼此分離。

Description

半導體記憶裝置 [相關申請案之交叉參考]
本申請案係基於且主張2013年8月30日申請之美國臨時申請案61/872,301號及2014年3月7日申請之美國專利申請案14/201,635號之優先權權利，該等案之全文以引用的方式併入本文中。
本文所描述之實施例大體上係關於一種半導體記憶裝置。
一MRAM(磁性隨機存取記憶體)係使用具有一磁阻效應之一磁性元件作為用於儲存資訊之一記憶體胞之一記憶裝置，且被推薦為能夠高速操作且具有大容量之下一代非揮發性記憶裝置。此外，該MRAM已被研究及開發為一記憶體以替換諸如DRAM或SRAM之揮發性記憶體。在此情況中，吾人期望藉由使用相同於DRAM或SRAM之規格之規格而操作該MRAM以減少開發成本且使替換順利。
10‧‧‧半導體記憶裝置
11‧‧‧記憶體核心
12‧‧‧周邊電路
13‧‧‧介面
14‧‧‧主機
21‧‧‧記憶體胞陣列單元
22‧‧‧列解碼器
23‧‧‧行解碼器
24‧‧‧命令/位址鎖存電路
25‧‧‧控制電路
26‧‧‧位址鎖存電路
27‧‧‧資料鎖存電路
28‧‧‧時脈產生器
30‧‧‧磁阻元件/磁性穿隧接面(MTJ)元件
31‧‧‧選擇電晶體
40‧‧‧設定電路
40A‧‧‧熔絲
40B‧‧‧n通道金屬氧化物半導體場效電晶體(MOSFET)
40C‧‧‧p通道金屬氧化物半導體場效電晶體(MOSFET)
41‧‧‧信號產生電路
41A‧‧‧反及閘
41B‧‧‧反相器電路
41C‧‧‧反相器電路
41D‧‧‧反及閘
41E‧‧‧反相器電路
41F‧‧‧反或閘
41G‧‧‧反相器電路
42A‧‧‧多工器
42B‧‧‧反或閘
42C‧‧‧反相器電路
43A‧‧‧正反器/鎖存電路
43B‧‧‧正反器/鎖存電路
43C‧‧‧正反器/鎖存電路
43D‧‧‧正反器/鎖存電路
43E‧‧‧正反器
44‧‧‧信號產生電路
44A‧‧‧反及閘
44B‧‧‧反相器電路
44C‧‧‧鎖存電路
45A‧‧‧反及閘
45B‧‧‧反相器電路
45C‧‧‧反相器電路
45D‧‧‧反及閘
45E‧‧‧反相器電路
圖1係根據一第一實施例之一半導體記憶裝置之一示意圖；圖2係展示一記憶體核心及一周邊電路之一實例的一方塊圖；圖3係包含於一記憶體庫中之記憶體胞陣列之一電路圖；圖4係繪示用於一作用中命令之命令/位址分配的一圖式；圖5係繪示用於一讀取/寫入命令之命令/位址分配的一圖式；圖6係根據一比較實例之一時序圖； 圖7係繪示根據比較實例之一操作的一圖式；圖8係根據第一實施例之一時序圖；圖9係繪示根據第一實施例之一操作的一圖式；圖10係繪示用於一預充電命令之命令/位址分配的一圖式；圖11係繪示用於一作用中命令之命令/位址分配的一圖式；圖12係根據一第二實施例之一時序圖；及圖13係繪示根據第二實施例之一操作的一圖式。
一般而言，根據一實施例，提供一種半導體記憶裝置，其包括：記憶體庫，其等各包含一記憶體胞陣列；字線，其等連接至該等記憶體庫之各者中之列；及一位址鎖存電路，其經組態以鎖存指定該等字線之一者之一全位址，該全位址包含一第一位址及一第二位址，其中該位址鎖存電路接收一第一命令及一第二命令以根據該第一命令及該第二命令來分別鎖存該第一位址及該第二位址，及用於該第一位址及該第二位址之路徑經組態以彼此分離。
將參考圖式來描述本發明之實施例。在以下描述中，由相同參考元件符號標示具有相同功能及組態之元件，且僅在需要時提供重複描述。
將描述以一MRAM(磁性隨機存取記憶體)作為一半導體記憶裝置之一實例之實施例。
[第一實施例]
圖1係根據一第一實施例之一半導體記憶裝置10之一示意圖。半導體記憶裝置10包括一記憶體核心11、一周邊電路12及一介面13。
記憶體核心包括儲存資料之複數個記憶體胞。周邊電路12將資 料寫入至記憶體核心11及自記憶體核心11讀取資料。
介面13自一外部裝置(主機)接收用於讀取及寫入之一控制信號CNT及控制用於讀取及寫入之操作時序之一時脈信號CK。介面13亦藉由一命令/位址線CA<n：0>及一資料線DQ<m：0>而連接至主機，其中n及m係自然數。
控制信號CNT包含一時脈啟用信號CKE及一晶片選擇信號CS。時脈CK用於控制半導體記憶裝置10之操作時序。命令/位址線CA<n：0>用於傳輸及接收命令及位址。資料線DQ<m：0>用於傳輸及接收輸入資料及輸出資料。
圖2係展示記憶體核心11及周邊電路12之一實例的一方塊圖。記憶體核心11包括一記憶體胞陣列單元21、一列解碼器22及一行解碼器23。記憶體胞陣列單元21包括(k+1)個記憶體庫BK0至BKk，其中k係一自然數。可獨立地啟動記憶體庫BK0至BKk。例如，可藉由在讀取或寫入期間僅啟動所需記憶體庫而減少電力消耗。
列解碼器22解碼(例如)選擇記憶體庫BK0至BKk之一者之一記憶體庫位址BA<x：0>及自該記憶體庫中之列選擇之一列位址AR<y：0>。
行解碼器23解碼(例如)自記憶體胞陣列單元21中之行選擇之一行位址AC<z：0>。
周邊電路12包括一命令/位址鎖存電路24、一控制電路25、一位址鎖存電路26、一資料鎖存電路27及一時脈產生器28。
命令/位址鎖存電路24經由命令/位址線CA<n：0>而自一主機14接收一命令CMD及一位址ADD，且暫時儲存命令CMD及位址ADD。將命令CMD發送至控制電路25。控制電路25控制半導體記憶裝置10之內部操作。
將包含於位址ADD中之記憶體庫位址BA<x：0>、列位址AR<y：0>及行位址AC<z：0>分別發送至列解碼器22、位址鎖存電路26及行解碼 器23。
根據本發明之實施例，如下文所描述，當輸入一作用中命令時，全列位址之一部分鎖存於位址鎖存電路26中，而當輸入在輸入該作用中命令之後輸入之讀取/寫入命令時，全列位址之另一部分鎖存於位址鎖存電路26中。
當全列位址因此分成對應於兩個各自命令之兩個部分使得該兩個部分被單獨輸入時，半導體記憶裝置可在不增加接針之數目或不降低操作速率的情況下，甚至在用於自記憶體胞陣列單元21之字線(列)選擇之列位址中之位元數目增加的情況下，併入至系統中。
一預充電命令係用於將一所選擇之記憶體庫設定成用於一讀取操作或一寫入操作之一初始狀態(預充電狀態)之一命令。明確言之，該預充電命令停用所有字線、所有位元線及所有源極線。作用中命令係用於實施啟動該所選擇之記憶體庫中之複數個字線之一者以自記憶體胞陣列讀取資料之一程序之一命令。
資料鎖存電路27暫時儲存經由資料線DQ<m：0>而自主機14接收之輸入資料，或自一所選擇之記憶體庫讀取之輸出資料。將該輸入資料寫入至該所選擇之記憶體庫。
時脈產生器28基於來自主機14之時脈CK而產生一內部時脈CLK。內部時脈CLK被輸入至命令/位址鎖存電路24、控制電路25、位址鎖存電路26及資料鎖存電路27，且用於控制此等電路24、25、26及27之操作時序。
圖3係包含於一記憶體庫中之記憶體胞陣列之一電路圖。該等記憶體胞陣列包括經配置成一矩陣之複數個記憶體胞MC。複數個字線WL0至WLi-1、複數個位元線BL0至BLj-1及複數個源極線SL0至SLj-1係佈置於該等記憶體胞陣列上。一記憶體胞陣列之一列經連接至一字線WL。一記憶體胞陣列之一行經連接至一對之一位元線BL及一源極 線SL。
記憶體胞MC包括一磁阻元件(MTJ(磁性穿隧接面)元件)30及一選擇電晶體31。選擇電晶體31包括(例如)一N通道金屬氧化物半導體場效電晶體(MOSFET)。
MTJ元件30之一端連接至位元線BL。MTJ元件30之另一端經連接至選擇電晶體31之一汲極。選擇電晶體31之一閘極經連接至字線WL。選擇電晶體31之一源極經連接至源極線SL。
<命令/位址分配>
現將描述命令/位址分配。圖4係繪示用於作用中命令之命令/位址分配的一圖式。圖5係繪示用於讀取/寫入命令之命令/位址分配的一圖式。
在圖4及圖5中，時脈CLK之箭頭指示該時脈之一上升邊緣及一下降邊緣。CA0至CA9標示透過命令/位址墊(命令/位址線)而輸入之命令及位址。命令/位址墊之數目具繪示性，且第一實施例不受限於此值。指定一記憶體庫之一記憶體庫位址BA包括(例如)3個位元(BA0至BA2)。一列位址R包括(例如)18個位元(R0至R17)。包含於一全列位址之位元R0至R17中且與作用中命令一起輸入之一第一列位址(該全列位址之一部分)包括(例如)低位位元R0至R13。包含於該全列位址之位元R0至R17中且與讀取/寫入命令一起輸入之一第二列位址(該全列位址之另一部分)包括(例如)高位位元R14至R17。一行位址C包括(例如)7個位元(C1至C7)。
在圖4中，當輸入作用中命令時，在時脈CLK之上升邊緣及下降邊緣中指定一作用中操作。當判定一晶片選擇信號CS時，使用時脈CLK之上升邊緣中之CA0=L及CA1=H來界定作用中命令。在時脈CLK之上升邊緣中，透過墊CA2至CA6而接收列位址R8至R12，且透過墊CA7至CA9而接收記憶體庫位址BA0至BA2。在時脈CLK之下降邊緣 中，透過墊CA0至CA8而接收列位址R0至R7及R13。「X」意味著無需關注。
在圖5中，當輸入讀取/寫入命令時，在時脈CLK之上升邊緣中指定一讀取/寫入操作。在時脈CLK之下降邊緣中指定一作用後操作。即，讀取/寫入命令可設定該讀取/寫入操作及該作用後操作。當判定晶片選擇信號CS時，使用時脈CLK之上升邊緣中之CA0=H、CA1=L及CA2=L來界定讀取命令。當判定晶片選擇信號CS時，使用時脈CLK之上升邊緣中之CA0=H、CA1=L及CA2=H來界定寫入命令。
在讀取/寫入操作中，透過墊CA5及CA6而接收行位址C1及C2。透過墊CA7至CA9而接收記憶體庫位址BA0至BA2。
在作用後操作中，透過墊CA1至CA7而接收行位址C3至C7。透過墊CA6至CA9而接收高位列位址R14至R17。在圖5中，「RFU」意味著留作將來使用，且「AP」係界定自動預充電之一旗標。
<比較實例>
現將描述根據一比較實例之一操作。圖6係根據該比較實例之一時序圖。在圖6中，時脈CLK_t及CLK_c係互補時脈。一信號CAr係時脈之上升邊緣中之墊CA上之一信號。一信號CAf係時脈之下降邊緣中之墊CA上之一信號。使用作用中命令及記憶體庫位址BA0至BA2來產生一信號BANK_ACTB<n>。一信號BANK_ACTB<n>指示：已判定一低位準。
將作用中命令輸入至一記憶體庫BK<n>以指定一作用中操作。在該作用中操作中，設定時脈之上升邊緣中之列位址R8至R12，且設定時脈之下降邊緣中之列位址R0至R7及R13。
隨後(作用中命令之後之一個時脈周期(1tCK))，將讀取/寫入命令輸入至記憶體庫BK<n>以指定一讀取/寫入操作及一作用後操作。針對該讀取/寫入操作及該作用後操作而設定行位址C1至C7及列位址 R14至R17。
圖7係繪示根據比較實例之一操作的一圖式。
一設定電路40係用於設定作用後操作或一作用前操作之一電路。設定電路40包括一起串聯連接之一熔絲40A、一n通道MOSFET 40B及一p通道MOSFET 40C。熔絲40A之一端連接至一電源供應器VSS。p通道MOSFET 40C之一端連接至一電源供應器VDD2。當將半導體記憶裝置10設定成作用後操作時，設定電路40輸出具有低位凖之一信號PREACT。當將半導體記憶裝置10設定成作用前操作時，設定電路40輸出具有一高位凖之信號PREACT。根據第一實施例，信號PREACT=L。可藉由程式化熔絲40A而設定信號PREACT之狀態。
信號產生電路41接收信號PREACT、一信號EXTPCGP、一信號EXTWTRD及一信號EXTACTP，以產生用於下文所描述之正反器之一啟用信號EN_AX。當將預充電命令輸入至信號產生電路41時，判定信號EXTPCGP。當將讀取/寫入命令輸入至信號產生電路41時，判定信號EXTWTRD。當將作用中命令輸入至信號產生電路41時，判定信號EXTACTP。
將信號PREACT及信號EXTPCGP輸入至一反及閘41A。經由一反相器電路41B，將來自反及閘41A之一輸出輸入至一反或閘41F。將信號PREACT輸入至一反相器電路41C。將來自反相器電路41C之一輸出及信號EXTWTRD輸入至一反及閘41D。經由一反相器電路41E，將來自反及閘41D之一輸出輸入至反或閘41F。將信號EXTACTP輸入至反或閘41F。將來自反或閘41F之一輸出輸入至輸出一啟用信號EN_AX之一反相器電路41G。
在接收讀取/寫入命令或作用中命令之後，信號產生電路41判定啟用信號EN_AX。
一多工器42A接收一信號CAf<6：3>及一信號CAf<9：6>以輸出此等 信號之任一者。將來自多工器42A之一輸出表示為一信號CAf_NEXT<6：3>。將信號PREACT及信號EXTACTP輸入至反或閘42B。經由反相器電路42C，將來自反或閘42B之一輸出輸入至多工器42A之一控制端子。多工器42A在接收作用中命令之後選擇信號CAf<6：3>，否則選擇CAf<9：6>。
將來自信號產生電路41之啟用信號EN_AX輸入至正反器(鎖存電路)43A至43C之啟用端子。將一信號CAf<7>、一信號CAf_NEXT<6：3>及一信號CAf<2：0>輸入至正反器43A。當判定啟用信號EN_AX時，正反器43A鎖存信號CAf<7>、信號CAf_NEXT<6：3>及信號CAf<2：0>且輸出一鎖存信號AX<7：0>。將一信號CAr<6：2>輸入至正反器43B。當判定啟用信號EN_AX時，正反器43B鎖存信號CAr<6：2>且輸出一鎖存信號AX<12：8>。將一信號CAf<8>輸入至正反器43C。當判定啟用信號EN_AX時，正反器43C鎖存信號CAf<8>且輸出一鎖存信號AX<13>。
在比較實例中，如圖6中所展示，在輸入作用中命令之後之一個時脈周期(1tCK)輸入讀取/寫入命令。在比較實例中，需要在一個時脈周期(1tCK)內鎖存一列位址R<13：0>(AX<13：0>)。此導致需要高精確度之內部時序。
<實例>
現將描述一實例。圖8係根據該實例之一時序圖。圖9係繪示根據該實例之一操作的一圖式。
將信號PREACT輸入至輸出一列位址R<17：14>之多工器42A之一控制端子。
在信號產生電路41中，將來自反相器電路41B之一輸出及來自反相器電路41E之一輸出輸入至反或閘41F。在接收讀取/寫入命令之後，信號產生電路41判定啟用信號EN_AX。
將信號EXTACTP輸入至正反器43A至43C之啟用端子。將信號CAf<7：0>輸入至正反器43A。當判定信號EXTACTP時，正反器43A鎖存信號CAf<7：0>且輸出鎖存信號AX<7：0>。將信號CAr<6：2>輸入至正反器43B。當判定信號EXTACTP時，正反器43B鎖存信號CAr<6：2>且輸出鎖存信號AX<12：8>。將信號CAf<8>輸入至正反器43C。當判定信號EXTACTP時，正反器43C鎖存信號CAf<8>且輸出鎖存信號AX<13>。
將來自信號產生電路41之啟用信號EN_AX輸入至一正反器(鎖存電路)43D之啟用端子。將列位址R<17：14>輸入至正反器43D。當判定啟用信號EN_AX時，正反器43D鎖存列位址R<17：14>且輸出一鎖存信號AX<17：14>。
在圖7中，設定電路40及信號產生電路41(例如)包含於圖2所展示之控制電路25中。多工器42A及正反器43A至43D(例如)包含於圖2所展示之位址鎖存電路26中。
實例包含獨立於作用中命令且基於讀取/寫入命令而執行一鎖存操作之額外正反器43D。即，由作用中操作設定之用於列位址R<13：0>(AX<13：0>)之一路徑與由作用後操作設定之用於列位址R<17：14>(AX<17：14>)之一路徑分離。因此，在實施例中，列位址AX<13：0>可鎖存於3個時脈周期(3tCK)內，如圖8中所展示。即，在實例中，列位址AX<13：0>可鎖存於自記憶體庫BK<n>上之作用中操作直至記憶體庫BK<n+1>上之作用中操作之一延遲時間tRRD(=RAS-RAS延遲時間)內。此能夠降低對內部時序之精確度要求。
[第二實施例]
一第二實施例係其中在作用前操作中將一列位址之一部分設定於一半導體記憶裝置10內之一實例。即，當輸入一作用中命令時，該列位址之一部分鎖存於一位址鎖存電路26中。當輸入在輸入該作用中 命令之前輸入之一預充電命令時，該列位址之另一部分預鎖存於位址鎖存電路26中。
<命令/位址分配>
現將描述命令/位址分配。圖10係繪示用於預充電命令之命令/位址分配的一圖式。圖11係繪示用於作用中命令之命令/位址分配的一圖式。
在圖10及圖11中，一列位址R包括(例如)18個位元(R0至R17)。包含於一全列位址之位元R0至R17中且與預充電命令一起輸入之一第一列位址(該全列位址之一部分)包括(例如)高位位元R14至R17。包含於該全列位址之位元R0至R17中且與作用中命令一起輸入之一第二列位址(該全列位址之另一部分)包括(例如)低位位元R0至R13。
在圖10中，當輸入預充電命令時，在一時脈CLK之一上升邊緣中指定一預充電操作且在時脈CLK之一下降邊緣中指定一作用前操作。即，預充電命令可設定該預充電操作及該作用前操作。當判定一晶片選擇信號CS時，使用時脈CLK之上升邊緣中之CA0=H、CA1=H、CA2=L及CA3=H來界定預充電命令。
在預充電操作中，透過一墊CA4而接收指定是否對所有記憶體庫預充電之一旗標AB。透過墊CA7至CA9而接收一記憶體庫位址BA0至BA2。「X」意味著無需關注。
在預充電操作中，透過墊CA3至CA6而接收高位列位址R14至R17，且透過墊CA7至CA9而接收記憶體庫位址BA0至BA2。根據第二實施例，可在預充電操作及作用前操作之各者中指定記憶體庫位址BA0至BA2。因此，相同預充電命令容許對不同記憶體庫執行預充電操作及作用前操作。
在圖11中，當輸入作用中命令時，在時脈CLK之上升邊緣及下降邊緣中指定一作用中操作。當判定晶片選擇信號CS時，使用時脈 CLK之上升邊緣中之CA0=L及CA1=H來界定作用中命令。此外，在時脈CLK之上升邊緣中，透過墊CA2至CA6而接收列位址R8至R12，且透過墊CA7至CA9而接收記憶體庫位址BA0至BA2。在時脈CLK之下降邊緣中，透過墊CA0至CA8而接收列位址R0至R13。
<實例>
圖12係根據一實例之一時序圖。圖13係繪示根據該實例之一操作的一圖式。在圖13中，一多工器42A、一信號產生電路41及正反器43A至43C之操作相同於第一實施例中之操作。
當將半導體記憶裝置10設定成一作用後操作時，一設定電路40輸出具有一低位凖之一信號PREACT。當將半導體記憶裝置10設定成作用前操作時，設定電路40輸出具有一高位凖之信號PREACT。根據第二實施例，信號PREACT=H。
一信號產生電路44接收一信號LYSW_ACTB0<n>及一信號LYSW_ACTB1<n>以產生用於控制下文所描述之正反器之一信號SEL_AX0。使用預充電命令及記憶體庫位址BA0至BA2來產生信號LYSW_ACTB0<n>及信號LYSW_ACTB1<n>。每次輸入預充電命令時，交替地判定信號LYSW_ACTB0<n>及信號LYSW_ACTB1<n>(設定至低位凖)。經由一反及閘44A及一反相器電路44B而將信號LYSW_ACTB0<n>及信號LYSW_ACTB1<n>輸入至一鎖存電路44C之一時脈端子。鎖存電路44C之一輸出端/Q連接至鎖存電路44C之一輸入端子D。自鎖存電路44C之一輸出端子Q輸出信號SEL_AX0。
一反及閘45A接收啟用信號EN_AX(其係來自信號產生電路41之一輸出)及信號SEL_AX0(其係來自信號產生電路44之一輸出)。經由一反相器電路45B而將來自反及閘45A之一輸出輸入至一正反器43D之一啟用端子。將一列位址R<17：14>輸入至正反器43D。當判定信號EN_AX(設定至高位凖)且判定信號SEL_AX0(設定至高位凖)時，正 反器43D鎖存列位址R<17：14>且輸出一鎖存信號AX0<17：14>。
將信號SEL_AX0輸入至一反相器電路45C。將來自反相器電路45C之一輸出及啟用信號EN_AX輸入至一反及閘45D。經由一反相器電路45E而將來自反及閘45D之一輸出輸入至一正反器43E之一啟用端子。將列位址R<17：14>輸入至正反器43E。當判定信號EN_AX且否定信號SEL_AX0(設定至低位凖)時，正反器43E鎖存列位址R<17：14>且輸出一鎖存信號AX1<17：14>。
在圖13中，信號產生電路44(例如)包含於圖2所展示之控制電路25中。正反器43A至43E包含於圖2所展示之位址鎖存電路26中。
在實例中，由作用中命令設定之用於一列位址R<13：0>(AX<13：0>)之一路徑與由預充電命令設定之用於列位址R<17：14>(AX<17：14>)之一路徑分離。此能夠降低對用於鎖存列位址R<13：0>之一內部時序之精確度要求。
此外，基於標籤資訊(信號SEL_AX0)，用於列位址R<17：14>之路徑分成用於AX0<17：14>及AX1<17：14>之兩個路徑。因此，即使當在各時脈周期(1tCK)內將預充電命令依序輸入至相同記憶體庫時，仍可降低對用於設定列位址R<17：14>之一內部時序之精確度要求。
上文所描述之實施例中所繪示之MRAM可為一自旋轉移力矩磁阻隨機存取記憶體(STT-MRAM)。
此外，已描述以使用磁阻元件之一MRAM作為半導體記憶裝置之一實例之實施例。然而，本發明不受限於MRAM，而是可應用於各種類型之半導體記憶裝置，無論是否為揮發性或非揮發性。另外，本發明可應用於類似於MRAM之電阻變化記憶體，例如ReRAM(電阻隨機存取記憶體)及PCRAM(相變隨機存取記憶體)。
儘管已描述某些實施例，但此等實施例僅供例示且不意欲限制本發明之範疇。實際上，本文所描述之新穎實施例可體現為各種其他 形式；此外，可在不背離本發明之精神之情況下對本文所描述之實施例之形式作出各種省略、替代及改變。隨附技術方案及其等效物意欲涵蓋落於本發明之範疇及精神內之此等形式或修改。
40‧‧‧設定電路
40A‧‧‧熔絲
40B‧‧‧n通道金屬氧化物半導體場效電晶體(MOSFET)
40C‧‧‧p通道金屬氧化物半導體場效電晶體(MOSFET)
41‧‧‧信號產生電路
41A‧‧‧反及閘
41B‧‧‧反相器電路
41C‧‧‧反相器電路
41D‧‧‧反及閘
41E‧‧‧反相器電路
41F‧‧‧反或閘
41G‧‧‧反相器電路
42A‧‧‧多工器
42B‧‧‧反或閘
42C‧‧‧反相器電路
43A‧‧‧正反器/鎖存電路
43B‧‧‧正反器/鎖存電路
43C‧‧‧正反器/鎖存電路

Claims (10)

  1. 一種半導體記憶裝置，其包括：記憶體庫，其等各包含一記憶體胞陣列；字線，其等經連接至該等記憶體庫之各者中之列；及一位址鎖存電路，其經組態以鎖存指定該等字線之一者之一全位址，該全位址包含一第一位址及一第二位址，其中該位址鎖存電路接收一第一命令及一第二命令以根據該第一命令及該第二命令來分別鎖存該第一位址及該第二位址，及用於該第一位址及該第二位址之路徑經組態以彼此分離。
  2. 如請求項1之裝置，進一步包括：一第一鎖存電路，其經組態以鎖存該第一位址；及一第二鎖存電路，其經組態以鎖存該第二位址。
  3. 如請求項2之裝置，進一步包括經組態以基於該第一命令來產生用於該第一鎖存電路之一啟用信號，且基於該第二命令來產生用於該第二鎖存電路之一啟用信號之一控制電路。
  4. 如請求項1之裝置，進一步包括用於該第一位址之兩個路徑。
  5. 如請求項4之裝置，進一步包括：一控制電路，其經組態以在連續輸入兩個第一命令時產生使該兩個第一命令彼此區別之標籤資訊；一第一鎖存電路，其經組態以基於該標籤資訊來鎖存對應於該兩個第一命令之一者之一第一位址；及一第二鎖存電路，其經組態以基於該標籤資訊來鎖存對應於該兩個第一命令之另一者之一第一位址。
  6. 如請求項1之裝置，進一步包括用於外部地接收該第一位址及該第二位址且由該第一位址及該第二位址共用之墊。
  7. 如請求項1之裝置，其中該第一命令係一作用中命令，及該第二命令係一讀取/寫入命令。
  8. 如請求項1之裝置，其中該第一命令係一預充電命令，及該第二命令係一作用中命令。
  9. 如請求項1之裝置，其中該記憶體胞陣列包含一磁阻元件。
  10. 如請求項1之裝置，其中該半導體記憶裝置係一自旋轉移力矩磁阻隨機存取記憶體(STT-MRAM)。
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