TWI549125B - 半導體記憶裝置 - Google Patents

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TWI549125B TW103130635A TW103130635A TWI549125B TW I549125 B TWI549125 B TW I549125B TW 103130635 A TW103130635 A TW 103130635A TW 103130635 A TW103130635 A TW 103130635A TW I549125 B TWI549125 B TW I549125B
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Description

半導體記憶裝置 [相關申請案之交叉參考]
本申請案係基於且主張2013年9月4日申請之美國臨時申請案第61/873,800號及2014年3月7日申請之美國專利申請案第14/201,686號之優先權權利，該等案之全文以引用的方式併入本文中。
本文所描述之實施例大體上係關於一種半導體記憶裝置。
一MRAM(磁性隨機存取記憶體)係使用具有一磁阻效應之一磁性元件作為經組態以儲存資訊之一記憶體胞之一記憶裝置，且已因高速操作、大容量及非揮發性之特徵而被普遍推薦為下一代記憶裝置。另外，對替換一揮發性記憶體(例如一DRAM或一SRAM)之MRAM進行研究及開發。在此案例中，MRAM較佳地由相同於DRAM或SRAM之規格操作以使開發成本降低且使替換順利。
10‧‧‧半導體記憶裝置
11‧‧‧記憶體核心
12‧‧‧周邊電路
13‧‧‧介面
14‧‧‧襯墊單元
15‧‧‧主機
21‧‧‧記憶體胞陣列單元
22‧‧‧列解碼器
23‧‧‧行解碼器
24‧‧‧命令/位址鎖存電路
25‧‧‧控制電路/控制器
26‧‧‧位址鎖存電路
27‧‧‧資料鎖存電路
28‧‧‧時脈產生器
30‧‧‧磁阻元件/磁性穿隧接面(MTJ)元件
31‧‧‧選擇電晶體
40‧‧‧延遲電路
41‧‧‧多工器
42‧‧‧讀取延時延遲電路
43‧‧‧寫入延時延遲電路
50‧‧‧鎖存電路
51‧‧‧鎖存電路
52‧‧‧鎖存電路
53‧‧‧鎖存電路
53-5至53-9‧‧‧鎖存電路
54‧‧‧間隙延遲電路
55‧‧‧間隙延遲電路
56‧‧‧間隙延遲電路
57‧‧‧間隙延遲電路
57-5至57-9‧‧‧延遲電路
58‧‧‧命令解碼器
59‧‧‧信號產生電路
60‧‧‧時脈產生器
61‧‧‧信號產生電路
62‧‧‧間隙延遲電路
70‧‧‧微調電路
圖1係根據第一實施例之一半導體記憶裝置之一示意圖；圖2係展示一記憶體核心及一周邊電路之一實例的一方塊圖；圖3係包含於一記憶體庫中之一記憶體胞陣列之一電路圖；圖4係關於命令及位址之一時序圖；圖5係展示一讀取延時及一寫入延時之一實例的一視圖；圖6係用於解釋用於延時之數個移位暫存器之一實例的一視圖； 圖7係用於延時之一延遲電路之一電路圖；圖8係用於解釋用於案例B之延時之移位暫存器的一視圖；圖9係用於解釋一案例A與案例B之間之延時間隙的一視圖；圖10係用於解釋第一實施例之概念的一視圖；圖11係展示根據一比較實例之一讀取至寫入操作的一時序圖；圖12係展示根據比較實例之一寫入至讀取操作的一時序圖；圖13係展示根據一實例之一讀取至寫入操作的一時序圖；圖14係展示根據一實例之一寫入至讀取操作的一時序圖；圖15係展示複數個模式中之R2W及W2R的一視圖；圖16係用於解釋參數之一視圖；圖17係用於解釋一信號WTRDB之最小延遲時間及最大延遲時間的一視圖；圖18係用於解釋信號WTRDB之延遲時間的一視圖；圖19係展示包含間隙移位暫存器之一電路配置之一實例的一方塊圖；圖20係一時脈產生器之一電路圖；圖21係圖19中所展示之一間隙延遲電路之一電路圖；圖22係用於解釋一列相關信號之ICA分配的一視圖；圖23係用於解釋一行相關信號之ICA分配的一視圖；圖24係用於解釋根據一實例之一操作之序列的一視圖；圖25係用於解釋根據一比較實例之移位暫存器(SR)之佈局的一示意圖；圖26係用於解釋根據一實例之移位暫存器(SR)之佈局的一示意圖；圖27係用於解釋根據第二實施例之關於一作用中命令之命令/位址分配的一視圖； 圖28係用於解釋關於一讀取/寫入命令之命令/位址分配的一視圖；圖29係展示根據一比較實例之移位暫存器之配置的一方塊圖；圖30係展示根據一實例之移位暫存器之配置的一方塊圖；圖31係根據第三實施例之一延遲電路之一電路圖；及圖32係用於解釋根據第四實施例之延時的一視圖。
一般而言，根據一實施例，本發明提供一種能夠執行具有一第一延時之一第一模式及具有長於該第一延時之一第二延時之一第二模式之半導體記憶裝置，其包括：一襯墊單元，其經組態以從一外部接收一位址及一命令；一第一延遲電路，其經組態以使該位址延遲對應於該第一延時之一時間；一第二延遲電路，其包含串聯連接之移位暫存器且經組態以使該位址延遲對應於該第一延時與該第二延時之間之一差值之一時間；及一控制器，其經組態以在執行該第二模式時使用該第一延遲電路及該第二延遲電路。
現將參考附圖來描述本發明之實施例。應注意，在以下解釋中，相同參考元件符號表示具有相同功能及配置之元件，且將僅在需要時進行一重複解釋。
在此實施例中，一MRAM(磁性隨機存取記憶體)將作為一半導體記憶裝置之例示。
[第一實施例]
[1.半導體記憶裝置之總體配置]
圖1係根據此實施例之一半導體記憶裝置10之一示意圖。半導體記憶裝置10包含一記憶體核心11、一周邊電路12及一介面13。
記憶體核心11包含經組態以儲存資料之複數個記憶體胞。周邊電路12將資料寫入至記憶體核心11/從記憶體核心11讀取資料。
介面13包含經組態以接收命令、位址、資料及類似者之一襯墊單元14。襯墊單元14包含複數個襯墊。介面13經由襯墊單元14而從一外部裝置(主機)接收用於讀取/寫入之一控制信號CNT及控制讀取/寫入操作時序之一時脈CK。介面13藉由一命令/位址線CA<n：0>及一資料線DQ<m：0>經由襯墊單元14而連接至主機，其中n及m係自然數。
控制信號CNT包含一時脈啟用信號CKE及一晶片選擇信號CS。時脈CK用於控制半導體記憶裝置10之操作時序。命令/位址線CA<n：0>用於傳輸/接收命令及位址。資料線DQ<m：0>用於傳輸/接收輸入資料及輸出資料。
圖2係展示記憶體核心11及周邊電路12之一實例的一方塊圖。記憶體核心11包含一記憶體胞陣列單元21、一列解碼器22及一行解碼器23。記憶體胞陣列單元21包含(k+1)個記憶體庫BK0至BKk，其中k係一自然數。可獨立地啟動記憶體庫BK0至BKk。例如，當在讀取/寫入時僅啟動一所需記憶體庫時，可減少電力消耗。
列解碼器22解碼(例如)選擇記憶體庫BK0至BKk之一者之一記憶體庫位址BA<x：0>及選擇該所選記憶體庫中之一列之一列位址AR<y：0>。
行解碼器23解碼(例如)選擇記憶體胞陣列單元21中之一行之一行位址AC<z：0>。
周邊電路12包含一命令/位址鎖存電路24、一控制電路(控制器)25、一位址鎖存電路26、一資料鎖存電路27及一時脈產生器28。
命令/位址鎖存電路24經由命令/位址線CA<n：0>而從一主機15接收一命令CMD及一位址ADD，且臨時儲存命令CMD及位址ADD。將命令CMD發送至控制電路25。控制電路25基於來自主機15之控制信 號CNT及命令CMD而控制半導體記憶裝置10之內部操作。
在位址ADD中，將記憶體庫位址BA<x：0>發送至列解碼器22，將列位址AR<y：0>發送至位址鎖存電路26，且將行位址AC<z：0>發送至行解碼器23。
在此實施例中，當輸入一第一命令(例如作用中命令)時，位址鎖存電路26鎖存全部列位址之部分，如稍後將描述。在輸入該第一命令之前，於一第一命令(例如預充電命令)時由位址鎖存電路26預先鎖存全部列位址之剩餘部分。
如上文所描述，在輸入第一命令之前預先輸入列位址之部分。此可(例如)在不增加接針之數目或不降低操作速度之情況下(即，在不改變規格之情況下，即使用於選擇記憶體胞陣列單元21中之一字線(列)之列位址之位元之數目增加)將半導體記憶裝置併入一系統中。
應注意，預充電命令係用於將一所選記憶體庫設定為一讀取操作或一寫入操作之一初始狀態(預充電狀態)之一命令，且更明確言之，停用所有字線、所有位元線及所有源極線。作用中命令係用於啟動一所選記憶體庫中之複數個字線之一者且執行從記憶體胞陣列讀取資料之處理之一命令。
資料鎖存電路27臨時儲存經由資料線DQ<m：0>而從主機15輸入之資料或從一所選單記憶體庫讀取之輸出資料。將該輸入資料寫入至該所選記憶體庫中。
時脈產生器28基於來自主機15之時脈CK而產生一內部時脈CLK。內部時脈CLK輸入至命令/位址鎖存電路24、控制電路25、位址鎖存電路26及資料鎖存電路27且用於控制其等之操作時序。
圖3係包含於一記憶體庫中之記憶體胞陣列之一電路圖。藉由將複數個記憶體胞MC排列成一矩陣而形成記憶體胞陣列。複數個字線WL0至WLi-1、複數個位元線BL0至BLj-1及複數個源極線SL0至 SLj-1佈置於記憶體胞陣列中。記憶體胞陣列之一列連接至一字線WL。記憶體胞陣列之一行連接至各對之一位元線BL及一源極線SL。
記憶體胞MC包含一磁阻元件(MTJ(磁性穿隧接面)元件)30及一選擇電晶體31。選擇電晶體31由(例如)一n-MOSFET形成。
MTJ元件30之一端子連接至位元線BL，且另一端子連接至選擇電晶體31之汲極。選擇電晶體31之閘極連接至字線WL，且源極連接至源極線SL。
[2.讀取/寫入延時]
圖4係關於命令及位址之一時序圖。圖4繪示一般半導體記憶裝置(例如DRAM、MRAM(案例A)及MRAM(案例B))之時序圖。PCG表示一預充電命令；ACT表示一作用中命令；R/W表示一讀取/寫入命令；tRCD(RAS至CAS延遲)表示從作用中命令接收至讀取/寫入命令接收之一延遲時間；RAS表示一列位址選通；CAS表示一行位址選通；及RL/WL表示一讀取/寫入延時。讀取延時係在一讀取請求開始之後讀取資料出現於本端介面中所需之一時間。寫入延時係在一寫入請求開始之後寫入資料出現於本端介面中所需之一時間。iR/iW指示MRAM中之讀取/寫入操作(內部讀取/寫入操作)。
在圖4所展示之DRAM中，一列位址R具有(例如)17個位元(R<16：0>)。列位址R<16：0>與作用中命令一起被輸入及設定於DRAM中。
在圖4所展示之MRAM(案例A)中，列位址R具有(例如)18個位元(R<17：0>)。MRAM具有相較於(例如)DRAM之一大頁面尺寸。為此，列位址被劃分(例如，分成高位位元R<17：14>及低位位元R<13：0>)且被兩次輸入。當輸入預充電命令時，由時脈之上升邊緣指定一預充電操作，且由下降邊緣指定一作用前操作。即，預充電命令可設定該預充電操作及該作用前操作。在該作用前操作中，於MRAM 中輸入及設定高位列位址R<17：14>。另外，當輸入作用中命令時，由時脈之上升邊緣及下降邊緣指定一作用中操作。在該作用中操作中，於MRAM中輸入及設定低位列位址R<13：0>。
在圖4所展示之MRAM(案例B)中，當輸入作用中命令時，由時脈之上升邊緣及下降邊緣指定一作用中操作。在該作用中操作中，於MRAM中輸入及設定低位列位址R<13：0>。另外，當輸入讀取/寫入命令時，由時脈之上升邊緣指定一讀取/寫入操作，且由下降邊緣指定一作用後操作。即，讀取/寫入命令可設定該讀取/寫入操作及該作用後操作。在該作用後操作中，於MRAM中輸入及設定高位列位址R<17：14>。
圖5係展示讀取延時及寫入延時之一實例的一視圖。圖5展示複數個模式(稱為一模式MR2OP)中之延時。DRAM遵從JEDEC。延時之單位係一個時脈週期(1 tCK)。藉由將MRAM(案例B)之內部tRCD添加至MRAM(案例A)之延時而獲得MRAM(案例B)之延時。
圖6係用於解釋用於延時之移位暫存器之數目之一實例的一視圖。一案例A之讀取延時RL係(例如)3 tCK，且一寫入延時WL係(例如)4 tCK。案例A需要(例如)兩組之複數個移位暫存器用於讀取延時且需要(例如)五組之複數個移位暫存器用於寫入延時。
一案例B之讀取延時RL係(例如)25 tCK，且寫入延時WL係(例如)23 tCK。在案例B中，將對應於內部tRCD之移位暫存器添加於讀取延時及寫入延時之各者中。為此，案例B需要用於內部tRCD之複數個移位暫存器以及相同於案例A之移位暫存器組。
圖7係用於延時之一延遲電路40之一電路圖。延遲電路40包含一輸入端子IN、經組態以使一信號延遲一預定時間之複數個移位暫存器、一多工器MUX、一緩衝器BF及一輸出端子OUT。一個移位暫存器使一信號延遲(例如)一個時脈週期(1 tCK)。在延遲電路40中，準備 對應於最大延遲時間之複數個移位暫存器。多工器MUX選擇與延遲電路40連接至其之信號線之延遲時間對應之預定數目個待使用之移位暫存器。
圖8係用於解釋用於案例B之延時之移位暫存器的一視圖。應注意，圖8繪示對應於從原始移位暫存器(延遲電路)之一進一步增加之移位暫存器。一寫入延時控制單元WL_CTRL中準備五組移位暫存器。一讀取延時控制單元RL_CTRL中準備兩組移位暫存器。另外，為複數個行相關信號準備經組態以使一信號延遲對應於內部tRCD之一時間之複數個移位暫存器組。如圖8中所展示，案例B需要更多移位暫存器以及原始移位暫存器(延遲電路)。
[3.實例]
圖9係用於解釋案例A與案例B之間之延時間隙的一視圖。藉由從案例A之延遲減去案例B之延遲而獲得案例A與案例B之間之延時間隙。即，案例A與案例B之間之延時間隙對應於案例B之內部tRCD。
圖10係用於解釋此實施例之概念的一視圖。在命令/位址襯墊CA<9：0>與一案例A之讀取延時延遲電路42之間準備兩個路徑ICA及GAP_ICA。
圖9中所展示之用於延時間隙之延遲電路40經由多工器MUX而連接至路徑GAP_ICA。兩種路徑ICA及GAP_ICA連接至多工器MUX。將一信號PREACT輸入至多工器MUX之控制端子。信號PREACT=H對應於案例A(作用前操作)，且信號PREACT=L對應於案例B(作用後操作)。在圖9之實例中，一組移位暫存器之最大量係19。
在案例A(PREACT=H)中，延遲電路40未連接至路徑GAP_ICA，且未添加延時間隙(延時設定為相同於路徑ICA中之延時)。在案例B(PREACT=L)中，延遲電路40連接至路徑GAP_ICA，且添加延時間隙。應注意，一寫入延時延遲電路43亦具有相同於讀取延時延遲電路 42之配置。
圖11係展示根據一比較實例之一讀取至寫入操作之一時序圖。在圖11之命令之解釋中，A係作用中命令，R係讀取命令，且W係寫入命令。tWR係一寫入回復時間。在該比較實例中，單獨地執行讀取操作及寫入操作。
R2W係從讀取命令至寫入命令之時間且由以下方程式給出：R2W=RL+tDQSCK+BL/2+1
其中RL係讀取延時，BL係叢發長度，且tDQSCK係來自CLK之DQS(資料選通)輸出存取時間。
圖12係展示根據比較實例之一寫入至讀取操作的一時序圖。W2R係從寫入命令至讀取命令之時間且由以下方程式給出：W2R=WL+1+BL/2+tWTR/tCK
其中WL係寫入延時，tWTR係內部寫入至讀取命令延遲，且tCK係時脈週期。
圖13係展示根據一實例之一讀取至寫入操作的一時序圖。在此實例中，可並行地執行讀取操作及寫入操作。R2W由以下方程式給出：R2W=RL-{WL-(BL/2+1)-tDQSCKmax/tCK}...(1)
圖14係展示根據一實例之一寫入至讀取操作的一時序圖。W2R由以下方程式給出：W2R=WL(@case A)+1+BL/2+tWTR/tCK...(2)
行相關信號用於讀取操作及寫入操作兩者中。在比較實例中，由於單獨地執行讀取操作及寫入操作，所以對讀取延時及寫入延時進行或運算。另一方面，當其中讀取延時與寫入延時重疊之一長延時需要將延時間隙控制共同用於讀取及寫入中(如同實例)時，表示讀取及寫入之狀態之一信號WTRDB亦用於控制延遲電路40。在寫入狀態(寫 入操作)中，將信號WTRDB設定至一高位準。在讀取狀態(讀取操作)中，將信號WTRDB設定至一低位準。
圖15係用於解釋複數個模式中之R2W及W2R的一視圖。GAP_RL係藉由從案例B之RL減去案例A之RL而獲得之一值。GAP_WL係藉由從案例B之WL減去案例A之WL而獲得之一值。圖16係用於解釋改變時脈週期tCK時之參數tDQSCKmax/tCK及tWTR的一視圖。例如，BL=4，且tCK=1.875。使用方程式(1)來計算R2W，且使用方程式(2)來計算W2R。
圖17係用於解釋信號WTRDB之最小(min)延遲時間及最大(max)延遲時間的一視圖。偏移值、最小值及最大值由以下方程式給出：OFFSET=W2R-(|GAP_WL|-|GAP_RL|)
min=|GAP_RL|-OFFSET+1
max=|GAP_RL|-1
為獲得最小值，與最大值之差距經計算以判定最小值。基於一讀取信號而產生信號WTRDB。為此，W2R在垂直方向上相同於寫入狀態中之W2R。由於GAP_RL與GAP_WL不同，所以從W2R減去差值。從充當一參考之GAP_RL減去偏移值。在此案例中，該值係+1，此係因為亦包含GAP_RL。
為獲得最大值，當聚焦讀取狀態時，因為基於讀取信號而產生信號WTRDB，所以可發現，W2R之延時匹配信號WTRDB之週期。為此，最大值係|GAP_RL|。然而，鑑於內部信號之轉移時間，該值係-1。
圖18係用於解釋信號WTRDB之延遲時間的一視圖。在圖18中，橫座標表示命令間隔，且縱座標表示延時間隙(移位暫存器之數目)。將來自參考之信號WTRDB之延遲時間設定於圖18之最小值與最大值之間之範圍內。此可藉由使用延遲信號WTRDB來控制用於間隙之延 遲電路40而將信號WTRDB共同用於讀取操作及寫入操作中，即使讀取延時與寫入延時重疊。
[4.電路配置之實例]
接著，將描述一電路配置之一詳細實例。圖19係展示包含間隙移位暫存器之一電路配置之一實例的一方塊圖。圖19中之NC指示無連接。
一鎖存電路50鎖存來自一命令/位址襯墊CA<3：0>之一信號。一鎖存電路51鎖存來自一命令/位址襯墊CA<4>之一信號。一鎖存電路52鎖存來自一晶片選擇襯墊CSB之晶片選擇信號。一鎖存電路53鎖存來自一命令/位址襯墊CA<9：5>之一信號。來自鎖存電路50至53之輸出分別連接至間隙延遲電路54至57之輸入端。信號ICARR、ICARF及ICAFF係從對應襯墊輸入之信號。僅該等鎖存電路之接收信號時序係不同的。一信號ICARRB係信號ICARR之反向信號。
一命令解碼器58解碼從鎖存電路50輸入之寫入命令及讀取命令，且產生信號EWT及ERT。命令解碼器58亦解碼從間隙延遲電路54輸入之寫入命令及讀取命令，且產生信號GAP_EWT及GAP_ERT。一信號產生電路59從命令解碼器58接收信號，且產生信號WCLK_EN、RCLK_EN及FAST_WTRDB。使用信號EWT及ERT來產生信號FAST_WTRDB。使用信號GAP_EWT來產生信號WCLK_EN。使用信號GAP_ERT來產生信號RCLK_EN。
一時脈產生器60產生各種時脈。圖20係時脈產生器60之一電路圖。如圖20中所展示，信號WCLK_EN及RCLK_EN經或運算以獲得一信號EN_RW_CLK。時脈CLK及一信號FAST_CS經與運算以獲得一時脈ICLKP3RB。時脈CLK及信號EN_RW_CLK經與運算以獲得一時脈ICLKP3RB_RW。
一信號產生電路61接收時脈ICLKP3RB及ICLKP3FB及信號 FAST_WTRDB，且產生一信號GAP_WTRDB。一間隙延遲電路62接收一模式信號IMR2OPB<7：1>及信號GAP_WTRDB，且藉由根據模式信號IMR2OPB<7：1>來使信號GAP_WTRDB延遲一預定時間而產生一信號CTRL。基於圖18而判定信號GAP_WTRDB之延遲時間。間隙延遲電路62由串聯連接之複數個移位暫存器形成。
應注意，在圖19中，鎖存電路50至53及間隙延遲電路54至57包含於(例如)圖1所展示之介面13中。命令解碼器58、信號產生電路59及61及間隙延遲電路62包含於(例如)圖2所展示之控制電路25中。時脈產生器60包含於(例如)圖2所展示之時脈產生器28中。
圖21係圖19中所展示之間隙延遲電路54之一電路圖。間隙延遲電路54包含三組移位暫存器。各組具有相同於圖7中所展示之基本延遲電路40之配置之配置。各組包含與間隙之最大數目一樣多之移位暫存器。間隙延遲電路55至57亦具有相同於間隙延遲電路54之配置。
圖22係用於解釋一列相關信號之ICA分配的一視圖。圖23係用於解釋一行相關信號之ICA分配的一視圖。CMD係一命令，且MR係一模式暫存器。一信號MRW之OP<7：0>指示模式暫存器寫入之選項。C1係用於改變信號之順序之一信號。
使用命令/位址襯墊<9：0>之信號作為圖22中之列相關信號，且無需使用間隙移位暫存器。圖23中所展示之行相關信號係延遲達間隙移位暫存器之延遲時間之一信號。如上文所描述，在此實施例中，使用原始信號(尚未通過間隙延遲電路之一信號)來控制關於列相關信號之操作。在另一方面，使用由間隙延遲電路延遲之信號來控制關於行相關信號之操作。
圖24係用於解釋根據一實例之一操作之序列的一視圖。圖24繪示包含於間隙延遲電路54或55中之一組延遲電路40。
當斷定信號FAST_CS時，時脈產生器60產生時脈ICLKP3RB及 ICLKP3FB(步驟S1)。當斷定晶片選擇信號CSB時，斷定信號FAST_CS。移位暫存器SR1及SR2根據時脈ICLKP3RB及ICLKP3FB而操作且使信號CA延遲2 tCK(步驟S2)。
接著，命令解碼器58解碼命令(步驟S3)。信號產生電路59產生信號WCLK_EN、RCLK_EN及FAST_WTRDB(步驟S4)。當斷定信號GAP_EWT時，斷定信號WCLK_EN。當斷定信號RCLK_EN時，斷定信號RCLK_EN。接著，當斷定信號WCLK_EN或RCLK_EN時，時脈產生器60產生時脈ICLKP3RB_RW及ICLKP3FB_RW(步驟S5)。
移位暫存器SR3至SR21根據時脈ICLKP3RB_RW及ICLKP3FB_RW而操作，且使信號延遲一預定時間(步驟S6)。在此實施例中，將兩種時脈ICLKP3RB及ICLKP3RB_RW供應至延遲電路40。移位暫存器SR3至SR21於移位暫存器SR1與SR2之後操作。此可確保第一階段中之移位暫存器SR1之設置時間之裕度。
隨後，間隙延遲電路62產生CTRL(步驟S7)。當斷定信號CTRL時，多工器MUX啟動由移位暫存器SR1至SR21產生之間隙之延時路徑。當信號PREACT=L(案例B)時，一多工器41選擇多工器MUX之路徑。多工器41經由緩衝器而輸出由間隙移位暫存器將延時添加至其之一信號GAP_CA。
[5.移位暫存器之佈局]
接著，將描述將案例A及案例B兩者之規格實施於半導體記憶裝置10中時之關於間隙移位暫存器之佈局之配置之一實例。案例A及案例B具有不同延時。
圖25係用於解釋根據一比較實例之移位暫存器SR之佈局的一示意圖。例如，將信號CBANKT及AYP16從一模組MI發送至一模組M2。在非同步延遲之後插入間隙移位暫存器SR。案例A之信號AYP16具有不同於信號CBANKT之延遲時間之一延遲時間。延遲時間差值指 示模組M2之設置裕度。
由於案例B之信號AYP16及案例B之信號CBANKT由模組M1之最後階段中之一時脈FCLKD調整，所以對應於非同步延遲之間隙之一損失發生於延遲時間中。因此，在模組M2中，第一階段中之鎖存電路之設置裕度減小。
圖26係用於解釋根據一實例之移位暫存器SR之佈局的一示意圖。經組態以調整複數個信號ICARR、ICARF及ICAFF之延時之多工器及間隙移位暫存器一起配置於命令/位址襯墊CA附近。可使用不同於時脈FCLKD之一時脈來操作間隙移位暫存器。此可改良設置裕度。
[6.效應]
當需要一長延時時，產生一參考延時，且將經組態以從該參考延時產生對應於間隙之一延時之一延遲電路(其包含複數個移位暫存器)配置於CA襯墊附近(命令解碼器之前之階段)。此可減少用於整個晶片上之延時之移位暫存器之數目。
當表示讀取及寫入之狀態之信號WTRDB由延遲電路類似地延遲時，可共同使用對應於讀取與寫入之間之間隙之延時。此可進一步減少用於延時之移位暫存器之數目。
[第二實施例]
將首先描述命令/位址分配。圖27係用於解釋關於一作用中命令之命令/位址分配的一視圖。圖28係用於解釋關於一讀取/寫入命令之讀取/位址分配的一視圖。
參考圖27及圖28，一時脈CLK之箭頭指示該時脈之上升邊緣及下降邊緣。CA0至CA9指示從一命令/位址襯墊(命令/位址線)輸入之命令及位址。指定一記憶體庫之一記憶體庫位址BA包含(例如)3個位元(BA0至BA2)。一列位址R包含(例如)18個位元(R0至R17)。在全部列 位址位元R0至R17中，與一作用中命令一起輸入之一第一列位址(全部列位址之部分)包含(例如)低位位元R0至R13。在全部列位址位元R0至R17中，與一讀取/寫入命令一起輸入之一第二列位址(全部列位址之剩餘部分)包含(例如)高位位元R14至R17。一行位址C包含(例如)7個位元(C1至C7)。
參考圖27，當輸入作用中命令時，一作用中操作由時脈CLK之上升邊緣及下降邊緣指定。作用中命令斷定一晶片選擇信號CS且使用時脈CLK之上升邊緣中之CA0=L及CA1=H來界定作用中命令。在時脈CLK之上升邊緣中，從襯墊CA2至CA6輸入列位址位元R8至R12，且從襯墊CA7至CA9輸入記憶體庫位址位元BA0至BA2。在時脈CLK之下降邊緣中，從襯墊CA0至CA8輸入列位址位元R0至R7及R13。「X」指示「無需關心」。
參考圖28，當輸入讀取/寫入命令時，一讀取/寫入操作由時脈CLK之上升邊緣指定，且一作用後操作由時脈CLK之下降邊緣指定。即，讀取/寫入命令可設定該讀取/寫入操作及該作用後操作。讀取命令斷定晶片選擇信號CS且使用時脈CLK之上升邊緣中之CA0=H、CA1=L及CA2=L來界定讀取命令。寫入命令斷定晶片選擇信號CS且使用時脈CLK之上升邊緣CA0=H、CA1=L及CA2=H來界定寫入命令。
在讀取/寫入操作中，從襯墊CA5及CA6輸入行位址位元C1及C2，且從襯墊CA7至CA9輸入記憶體庫位址位元BA0至BA2。
在作用後操作中，從襯墊CA1至CA7輸入行位址位元C3至C7，且從襯墊CA6至CA9輸入高位列位址位元R14至R17。在圖28中，「RFU」指示「留作將來使用」，且「AP」係界定自動預充電之一旗標。
圖29係展示根據一比較實例之移位暫存器之配置的一方塊圖。應注意，圖29展示關於命令/位址襯墊CA<9：4>之部分之細節。
延遲電路57-5至57-9連接至用於命令/位址襯墊CA<5>至CA<9>之鎖存電路53-5至53-9。在讀取/寫入操作中，延遲電路57-5至57-9之各者僅處理一個信號GAP_ICARF。
圖30係展示根據一實例之移位暫存器之配置的一方塊圖。在此實例中，使用於信號GAP_ICARF<9：6>之延遲電路統一於命令/位址襯墊CA<5>至CA<9>中。統一延遲電路57-6包含用於信號GAP_ICARF<9：6>之四組移位暫存器。
根據第二實施例，由於可消除不必要移位暫存器，所以可減小延時延遲電路之面積。
[第三實施例]
當一半導體記憶裝置10包含用於延時之一微調電路時，需要將該微調電路插入至圖8所展示之比較實例之配置中之各延時延遲電路中。
圖31係根據第三實施例之一延遲電路40之一電路圖。如第一實施例中所描述，用於間隙之延遲電路40一起配置於一命令/位址襯墊CA<9：0>附近。延遲電路40包含一微調電路70。微調電路70具有調整半導體記憶裝置10之特性(如延時)之一功能。
根據第三實施例，由於無需分散複數個微調電路，所以可減少微調電路之數目。因此，可減小半導體記憶裝置10之面積。
[第四實施例]
在第四實施例中，將描述使內部時序鬆弛之一方法。參考第一實施例中所描述之圖9，R2W(從讀取命令至寫入命令之時間)及W2R(寫入命令至讀取命令之時間)在案例A與案例B之間改變。因此，根據案例A而較佳地調整案例A至案例B之時序。
在案例B之時序中，R2W(從讀取命令至寫入命令之時間)及W2R(寫入命令至讀取命令之時間)由以下方程式調整： R2W=RL-{WL-(BL/2+1)-tDQSCKmax/tCK}+(|GAP_WL|-|GAP_RL|)
W2R=WL(@case A)+1+BL/2+tWTR/tCK+(|GAP_WL|-|GAP_RL|)
使用移位暫存器來實施由此等方程式計算之延時。此可使案例B之內部時序鬆弛。
在使內部時序鬆弛之方法中，可將用於間隙之一間隙讀取延時及一間隙寫入延時設定為相同值。圖32係用於解釋該等延時之一視圖。將一間隙讀取延時GAP_RL及一間隙寫入延時GAP_WL設定為相同值。此無需區別讀取與寫入之間之間隙延時。因此，可在無需使用表示讀取及寫入之狀態之一信號WTRDB之情況下控制一延遲電路40。
應注意，上述實施例中所描述之MRAM可為一自旋轉移力矩磁阻隨機存取記憶體(STT-MRAM)。
在上述實施例中，已將使用一磁阻元件之一MRAM例示為半導體記憶裝置。然而，本發明不限於此，且適用於無需區別一揮發性記憶體與一非揮發性記憶體之各種半導體記憶裝置。本發明亦適用於類似於MRAM之一電阻變化記憶體，例如一ReRAM(電阻隨機存取記憶體)或一PCRAM(相變隨機存取記憶體)。
儘管已描述某些實施例，但此等實施例僅供例示，且不意欲限制本發明之範疇。其實，本文所描述之新穎實施例可體現為各種其他形式；此外，可在不背離本發明之精神之情況下進行對本文所描述之實施例之形式作出各種刪除、替換及改變。附屬技術方案及其等效物意欲涵蓋落於本發明之範疇及精神內之此等形式及修改。
40‧‧‧延遲電路
41‧‧‧多工器
42‧‧‧讀取延時延遲電路
43‧‧‧寫入延時延遲電路

Claims (11)

  1. 一種能夠執行具有一第一延時之一第一模式及具有長於該第一延時之一第二延時之一第二模式之半導體記憶裝置，其包括：一襯墊單元，其經組態以從一外部接收一位址及一命令；一第一延遲電路，其經組態以使該位址延遲對應於該第一延時之一時間；一第二延遲電路，其包含串聯連接之移位暫存器且經組態以使該位址延遲對應於該第一延時與該第二延時之間之一差值之一時間；及一控制器，其經組態以在執行該第二模式時使用該第一延遲電路及該第二延遲電路；其中該控制器在執行該第一模式時轉向該第二延遲電路。
  2. 如請求項1之裝置，其包括：一信號產生電路，其經組態以產生一控制信號以識別根據一讀取命令之一讀取操作及根據一寫入命令之一寫入操作；及一第三延遲電路，其經組態以使該控制信號延遲一預定時間，其中該控制器使用該延遲控制信號來控制該第二延遲電路。
  3. 如請求項1之裝置，其進一步包括經組態以產生一第一時脈及一第二時脈之一時脈產生器，該第二時脈開始於晚於該第一時脈之一時序中，其中將該等移位暫存器分成一前置階段部分及一後續階段部分，該前置階段部分回應於該第一時脈而開始一操作，及該後續階段部分回應於該第二時脈而開始一操作。
  4. 如請求項3之裝置，其中在接收一晶片啟用信號之後開始該第一時脈，及在接收一讀取命令及一寫入命令之一者之後開始該第二時脈。
  5. 如請求項1之裝置，其中該控制器單獨地控制一列位址及一行位址，該列位址繞過該第二延遲電路，及由該第二延遲電路延遲該行位址。
  6. 如請求項1之裝置，其中該控制器基於輸入至該襯墊單元之該命令而使用一列位址來控制一操作，及該控制器基於由該第二延遲電路延遲之該命令而使用一行位址來控制一操作。
  7. 如請求項1之裝置，其中該襯墊單元包括一第一襯墊及一第二襯墊，及將用於該第一襯墊之一延遲電路及用於該第二襯墊之一延遲電路配置在一起。
  8. 如請求項1之裝置，其中該第一延時及該第二延時之各者具有一讀取操作中之一讀取延時及一寫入操作中之一寫入延時，及該第二延遲電路設定相同於該讀取延時及該寫入延時之延遲時間。
  9. 如請求項1之裝置，其中該第二延遲電路包括一微調電路。
  10. 如請求項1之裝置，其進一步包括經組態以儲存資料之一記憶體胞陣列，該記憶體胞陣列由一磁性隨機存取記憶體(MRAM)形成。
  11. 如請求項1之裝置，其中該半導體記憶裝置包括一自旋轉移力矩磁阻隨機存取記憶體(STT-MRAM)。
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