CN109147838A - 半导体存储装置 - Google Patents

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Abstract

本发明涉及半导体存储装置。本发明公开了一种能够执行第一模式和第二模式的半导体存储装置，所述第一模式具有第一潜伏期，所述第二模式具有比所示第一潜伏期长的第二潜伏期。该半导体存储装置包括：焊盘单元，该焊盘单元被配置为从外部接收地址和命令；第一延迟电路，该第一延迟电路被配置为将所述地址延迟与所述第一潜伏期对应的时间；第二延迟电路，该第二延迟电路包括串联的移位寄存器，并被配置为将所述地址延迟与所述第一潜伏期和所述第二潜伏期之间的差值对应的时间；以及控制器，该控制器被配置为在执行所述第二模式时使用所述第一延迟电路和所述第二延迟电路。

Description

半导体存储装置
本申请是申请日为2014年7月29日、申请号为201480048217.8、发明名称为“半导体存储装置”的申请的分案申请。
相关申请的交叉引用
本申请基于2013年9月4日提交的美国临时申请61/873,800和2014年3月7日提交的美国专利申请14/201,686，并要求其优先权，所述申请的全部内容通过引用结合至此。
技术领域
本说明书中描述的实施方式涉及一种半导体存储装置。
背景技术
磁阻式随机存取存储器(MRAM)是一种存储装置，其利用具有磁阻效应的磁性元件作为存储信息的存储单元，并作为下一代存储装置以其运行速度高，容量大和非易失性的特点已经获得大量关注。此外，对替代易失存储器，例如DRAM或SRAM的MRAM进行了大量研发工作。在这种情况下，受研发成本限制和为了实现平滑替代，MRAM优选和DRAM或SRAM具有相同规格。
附图说明
图1是根据第一实施方式的半导体存储装置的示意图；
图2为显示了存储核和周边电路的实施例的框图；
图3为存储单元阵列的电路图，该存储单元阵列包括在一个存储体(bank)中；
图4是关于命令和地址的时间图；
图5显示了读取潜伏期(latency)和写入潜伏期的实施例；
图6为解释了针对潜伏期的移位寄存器的数量的实施例的示图；
图7为针对潜伏期的延迟电路的电路图；
图8为解释了针对实例B的潜伏期的移位寄存器的示图；
图9为解释了实例A和实例B之间的潜伏期间隔(gap)；
图10为解释了第一实施方式的概念的示图；
图11为显示了根据对比实施例的读取到写入操作的时间图；
图12为显示了根据对比实施例的写入到读取操作的时间图；
图13为显示了根据实施例的读取到写入操作的时间图；
图14为显示了根据实施例的写入到读取操作的时间图；
图15显示了多种模式的读取到写入(R2W)和写入到读取(W2R)；
图16为对参数进行解释的示图；
图17为解释了信号WTRDB的最小和最大延迟时间的示图；
图18为解释了信号WTRDB的延迟时间的示图；
图19为显示了电路装置的实施例的框图，该电路装置包括间隔移位寄存器；
图20为时钟生成器的电路图；
图21为图19所示间隔延迟电路的电路图；
图22为解释了行相关信号的ICA分配的示图；
图23为解释了列相关信号的ICA分配的示图；
图24为解释了根据实施例的操作的序列的示图；
图25为解释了根据对比实施例的移位寄存器SR的布局的示意图；
图26为解释了根据实施例的移位寄存器SR的布局的示意图；
图27为解释了根据第二实施方式的关于激活命令的命令/地址分配的示图；
图28为解释了关于读取/写入命令的命令/地址分配的示图；
图29为显示了根据对比实施例的移位寄存器的设置的框图；
图30为显示了根据实施例的移位寄存器的设置的框图；
图31为根据第三实施方式的延迟电路的电路图；以及
图32为解释了根据第四实施方式的潜伏期的示图。
具体实施方式
一般而言，根据一种实施方式，本发明提供了一种能够执行第一模式和第二模式的半导体存储装置，所述第一模式具有第一潜伏期，所述第二模式具有比所示第一潜伏期长的第二潜伏期，该半导体存储装置包括：
焊盘(pad)单元，该焊盘单元被配置为从外部接收地址和命令；
第一延迟电路，该第一延迟电路被配置为将所述地址延迟与所述第一潜伏期对应的时间；
第二延迟电路，该第二延迟电路包括串联的移位寄存器，并被配置为将所述地址延迟与所述第一潜伏期和所述第二潜伏期之间的差值对应的时间；以及
控制器，该控制器被配置为在执行所述第二模式时使用所述第一延迟电路和所述第二延迟电路。
现在参考附图对本发明的实施方式进行描述。注意，在下面的解释中，相同的附图标记表示具有相同功能和设置的元素，只有在必要时才进行重复解释。
在该实施方式中，磁阻式随机存取存储器(MRAM)示例为半导体存储装置。
【第一实施方式】
【1.半导体存储装置的整体设置】
图1是根据该实施方式的半导体存储装置10的示意图。半导体存储装置10包括存储核11，外围电路12，以及接口13。
存储核11包括被配置为存储数据的多个存储单元。外围电路12向/从存储核11写入/读取数据。
接口13包括被配置为接收命令、地址、数据等的焊盘单元14。焊盘单元14包括多个焊盘。接口13通过焊盘单元14从外部装置(主机)接收用于读取/写入的控制信号CNT和控制读取/写入操作定时的时钟CK。接口13通过焊盘单元14，经由命令/地址线CA<n:0>和数据线DQ<m:0>连接至主机，其中n和m为自然数。
控制信号CNT包括时钟使能信号CKE和片选信号CS。时钟CK用于控制半导体存储装置10的操作定时。命令/地址线CA<n:0>用于传输/接收命令和地址。数据线DQ<m:0>用于传输/接收输入数据和输出数据。
图2为显示了存储核11和外围电路12的实施例的框图。存储核11包括存储单元阵列单元21，行译码器22，以及列译码器23。存储单元阵列单元21包括(k+1)个存储体BK0至BKk，其中k是自然数。存储体BK0至BKk可以独立地激活。例如，如果在读取/写入时只激活必要的存储体，可以降低功耗。
行译码器22对例如存储体地址BA<x:0>和行地址AR<y:0>进行解码，所述存储体地址BA<x:0>选择存储体BK0至BKk中的一个，所述行地址AR<y:0>选择已选存储体中的行。
列译码器23对例如列地址AC<z:0>进行解码，该列地址AC<z:0>选择存储单元阵列单元21中的列。
外围电路12包括命令/地址闩锁电路24，控制电路(控制器)25，地址闩锁电路26，数据闩锁电路27，以及时钟生成器28。
命令/地址闩锁电路24通过命令/地址线CA<n:0>从主机15接收命令CMD和地址ADD，并临时存储它们。命令CMD发送至控制电路25。控制电路25基于来自主机15的控制信号CNT和命令CMD控制半导体存储装置10的内部操作。
在地址ADD中，存储体地址BA<x:0>发送至行译码器22，行地址AR<y:0>发送至地址闩锁电路26，列地址AC<z:0>发送至列译码器23。
在该实施方式中，当输入第一命令时(例如，激活命令)时，地址闩锁电路26闩锁完整行地址的一部分，下面将对此进行描述。当输入第一命令前面的第一命令(例如，预充电命令)输入时，完整行地址的剩余部分预先被地址闩锁电路26闩锁。
如上所述，行地址的一部分在输入第一命令之前被预先输入。举例来说，由此能够将半导体存储装置集成到系统中，而不增加引脚的数量或降低运行速度，也就是说即使在用于选择存储单元阵列单元21中的字线(行)的行地址的位数增加时也不改变规格。
注意，预充电命令的作用是将选择的存储体设置为进行读取操作或写入操作的初始状态(预充电状态)，更具体地，其禁用所有的字线，所有的位线，和所有的源线。激活命令的作用是激活所选存储体中多个字线中的一个，并对来自存储单元阵列的读取数据进行处理。
数据闩锁电路27临时存储通过数据线DQ<m:0>从主机15接收的输入数据，或者从所选存储体读取的输出数据。输入数据被写入到所选存储体中。
时钟生成器28基于来自主机15的时钟CK生成内部时钟CLK。内部时钟CLK输入到命令/地址闩锁电路24，控制电路25，地址闩锁电路26，以及数据闩锁电路27中，并用于控制它们的操作定时。
图3为存储单元阵列的电路图，该存储单元阵列包括在一个存储体中。存储单元阵列通过将多个存储单元MC排列为矩阵而形成。多个字线WL0至WLi-1，多个位线BL0至BLi-1，以及多个源线SL0至SLi-1设置在存储单元阵列中。存储单元阵列的一行连接至一个字线WL。存储单元阵列的一列连接至每对位线BL和源线SL。
存储单元MC包括磁阻元件(磁性隧道结(MTJ)元件)30和选择晶体管31。选择晶体管31由例如n-MOSFET形成。
MTJ元件30的一端连接至位线BL，另一端连接至选择晶体管31的漏极。MTJ元件30的栅极连接至字线WL，并且源极连接至源线SL。
【2.读取/写入潜伏期】
图4是关于命令和地址的时间图。图4显示了一般半导体存储装置(例如，DRAM，MRAM(实例A)，和MRAM(实例B))的时间图。PCG代表预充电命令；ACT代表激活命令；R/W代表读取/写入命令；tRCD(RAS到CAS延迟)代表从接收激活命令到接收读取/写入命令的延迟时间；RAS代表行地址选通；CAS代表列地址选通；以及RL/WL代表读取/写入潜伏期。读取潜伏期是读取请求开始之后读取的数据出现在本地接口上所必须花费的时间。写入潜伏期是写入请求开始之后写入的数据出现在本地接口上所必须花费的时间。iR/iW表示MRAM中的读取/写入操作(内部读取/写入操作)。
在图4所示的DRAM中，行地址R具有例如17位(R<16:0>)。行地址R<16:0>在DRAM中和激活命令一起输入和设置。
在图4所示的MRAM(实例A)中，行地址R具有例如18位(R<17:0>)。举例来说，与DRAM相比，MRAM具有较大的页面尺寸。因此，行地址被划分(例如，划分为高位R<17:14>和低位R<13:0>)并输入两次。当输入预充电命令时，预充电操作由时钟的上升沿指定，激活前操作由下降沿指定。也就是说，预充电命令可以设置预充电操作和激活前操作。在激活前操作中，在MRAM中输入和设置高行地址R<17:14>。此外，当输入激活命令时，激活操作由时钟的上升沿和下降沿指定。在激活操作中，在MRAM中输入和设置低行地址R<13:0>。
在图4所示的MRAM(实例B)中，当输入激活命令时，激活操作由时钟的上升沿和下降沿指定。在激活操作中，在MRAM中输入和设置低行地址R<13:0>。此外，当输入读取/写入命令时，读取/写入操作由时钟的上升沿指定，激活后操作由下降沿指定。也就是说，读取/写入命令可以设置读取/写入操作和激活后操作。在激活后操作中，在MRAM中输入和设置高行地址R<17:14>。
图5显示了读取潜伏期和写入潜伏期的实施例。图5显示了多种模式(称为模式MR2OP)的潜伏期。DRAM符合JEDEC规定。潜伏期的单位为一个时钟周期(1tCK)。MRAM(实例B)的潜伏期是通过将MRAM(实例B)的内部tRCD与MRAM(实例A)的潜伏期相加获得的。
图6解释了针对潜伏期的移位寄存器的数量的实施例。实例A的读取潜伏期RL为-例如-3tCK，写入潜伏期WL为-例如-4tCK。实例A需要例如两组针对读取潜伏期的多个移位寄存器，并且，需要例如五组针对写入潜伏期的多个移位寄存器。
实例B的读取潜伏期RL为-例如-25tCK，写入潜伏期WL为-例如-23tCK。在实例B的情况下，与内部tRCD对应的移位寄存器在读取潜伏期以及写入潜伏期的每种情况下都要增加。因此，除了像实例A中相同的移位寄存器之外，实例B还需要用于内部tRCD的多个移位寄存器。
图7为针对潜伏期的延迟电路的电路图40。延迟电路40包括输入端IN，被配置为将信号延迟预定时间的多个移位寄存器，多路复用器MUX，缓冲器BF，以及输出端OUT。一个移位寄存器将信号延迟例如一个时钟周期(1tCK)。在延迟电路40中，准备与最大延迟时间对应的多个移位寄存器。多路复用器MUX选择预定数量的，与和延迟电路40连接的信号线的延迟时间一致的移位寄存器。
图8解释了针对实例B的潜伏期的移位寄存器。注意，图8显示了相比原始移位寄存器(延迟电路)进一步增加的移位寄存器。在写入潜伏期控制单元WL_CTRL中准备了五组移位寄存器。在读取潜伏期控制单元RL_CTRL中准备了两组移位寄存器。此外，对于多个列相关信号，准备了多组移位寄存器，所述多组移位寄存器被配置为将信号延迟与内部tRCD相对应的时间。如图8所示，除了原始移位寄存器(延迟电路)之外，实例B还需要更多的移位寄存器。
【3.实施例】
图9解释了实例A和实例B之间的潜伏期间隔。实例A和实例B之间的潜伏期间隔是通过从实例A的潜伏期中减去实例B的潜伏期获得的。也就是说，实例A和实例B之间的潜伏期间隔对应于实例B的内部tRCD。
图10解释了该实施方式的概念。在命令/地址焊盘CA<9:0>和实例A的读取潜伏期延迟电路42之间准备两个路径：ICA和GAP_ICA。
用于图9所示潜伏期间隔的延迟电路40通过多路复用器MUX与路径GAP_ICA连接。两个路径ICA和GAP_ICA与多路复用器MUX连接。信号PREACT输入至多路复用器MUX的控制端。信号PREACT＝H对应于实例A(激活前操作)，信号PREACT＝L对应于实例B(激活后操作)。在图9所示的实施例中，一组移位寄存器最多19个。
在实例A(PREACT＝H)中，延迟电路40不与路径GAP_ICA连接，不增加潜伏期间隔(潜伏期设置为和路径ICA中的一样)。在实例B(PREACT＝L)中，延迟电路40与路径GAP_ICA连接，增加潜伏期间隔。注意，写入潜伏期延迟电路43的设置也和读取潜伏期延迟电路42相同。
图11为显示了根据对比实施例的读取到写入操作的时间图。在图11中命令的解释中，A是激活命令，R是读取命令，W是写入命令。tWR是写入恢复时间。在对比实施例中，读取操作和写入操作分别执行。
R2W是从读取命令到写入命令的时间，由下式给出：
R2W＝RL+tDQSCK+BL/2+1
其中RL是读取潜伏期，BL是突发长度，tDQSCK是来自CLK的数据选通(DQS)输出访问时间。
图12为显示了根据对比实施例的写入到读取操作的时间图。W2R是从写入命令到读取命令的时间，由下式给出：
W2R＝WL+1+BL/2+tWTR/tCK
其中WL是写入潜伏期，tWTR是内部写入到读取的命令延迟，tCK是时钟周期。
图13为显示了根据实施例的读取到写入操作的时间图。在该实施例中，读取操作和写入操作可以并列进行。R2W由下式给出：
R2W＝RL-{WL-(BL/2+1)-tDQSCKmax/tCK}...(1)
图14为显示了根据实施例的写入到读取操作的时间图。W2R由下式给出：
W2R＝WL(@case A)+1+BL/2+tWTR/tCK...(2)
列相关信号在读取操作以及写入操作中都使用。在对比实施例中，因为读取操作和写入操作分别执行，对读取潜伏期和写入潜伏期进行或(OR)运算。另一方面，在需要读取潜伏期和写入潜伏期重叠的长潜伏期-如同实施例中一样-以在读和写中共同使用潜伏期间隔控制的情况下，代表读和写状态的信号WTRDB被用于也对延迟电路40进行控制。在写状态(写入操作)中，信号WTRDB设置为高电平。在读状态(读取操作)中，信号WTRDB设置为低电平。
图15解释了多种模式的读取到写入(R2W)和写入到读取(W2R)。GAP_RL是通过从实例B的RL中减去实例A的RL获得的。GAP_WL是通过从实例B的WL中减去实例A的WL获得的。图16对当时钟周期tCK变化时的参数tDQSCKmax/tCK和tWTR进行解释。举例来说，BL＝4，tCK＝1.875。利用等式(1)计算出R2W，利用等式(2)计算出W2R。
图17解释了信号WTRDB的最小(min)和最大(max)延迟时间。偏移值(OFFSET)，最小延迟时间(min)，以及最大延迟时间(max)由下式给出：
OFFSET＝W2R-(|GAP_WL|-|GAP_RL|)
min＝|GAP_RL|-OFFSET+1
max＝|GAP_RL|-1
为得到min，计算到max的距离，从而确定min。基于读信号形成信号WTRDB。为此，在垂直方向上，W2R与读状态中的相同。由于GAP_RL和GAP_WL不同，从W2R中减去差值。从作为基准的GAP_RL中减去偏移值。在这种情况下，因为GAP_RL也包括在内，所以值要加上1。
为得到max，当关注读状态(因为信号WTRDB时基于读信号形成的)时，发现W2R的潜伏期与信号WTRDB的周期匹配。因此，max为|GAP_RL|。但是，考虑到内部信号的传输时间，值要减去1。
图18解释了信号WTRDB的延迟时间。在图18中，横坐标表示命令间隔，纵坐标表示潜伏期间隔(移位寄存器的数量)。信号WTRDB的延迟时间自基准起设置在图18所示的min和max之间的范围内。因此，即使读取潜伏期和写入潜伏期重叠，通过使用已延迟信号WTRDB来控制用于间隔的延迟电路40，也能够在读取操作和写入操作中共同使用信号WTRDB。
【4.电路装置实施例】
下面描述电路装置的详细实施例。图19为框图，显示了电路装置的实施例，该电路装置包括间隔移位寄存器。图19中的NC表示无连接。
闩锁电路50闩锁来自命令/地址焊盘CA<3:0>的信号。闩锁电路51闩锁来自命令/地址焊盘CA<4>的信号。闩锁电路52闩锁来自片选焊盘CSB的片选信号。闩锁电路53闩锁来自命令/地址焊盘CA<9:5>的信号。闩锁电路50至53的输出端分别与间隔延迟电路54至57的输入端连接。信号ICARR，ICARF和ICAFF是来自对应焊盘的信号输入。唯一区别是闩锁电路接收这些信号的时间安排。信号ICARRB是信号ICARR的反信号。
命令译码器58对来自闩锁电路50的写入命令和读取命令输入进行解码，并生成信号EWT和ERT。命令译码器58还对来自间隔延迟电路54的写入命令和读取命令输入进行解码，并生成信号GAP_EWT和GAP_ERT。信号生成电路59从命令译码器58接收信号，并生成信号WCLK_EN，RCLK_EN和FAST_WTRDB。利用信号EWT和ERT生成信号FAST_WTRDB。利用信号GAP_EWT生成信号WCLK_EN。利用信号GAP_ERT生成信号RCLK_EN。
时钟生成器60生成各种时钟。图20是时钟生成器60的电路图。如图20所示，对信号WCLK_EN和RCLK_EN进行或(OR)运算以获得信号EN_RW_CLK。对时钟CLK和信号FAST_CS进行和(AND)运算以获得时钟ICLKP3RB。对时钟CLK和信号EN_RW_CLK进行和(AND)运算以获得时钟ICLKP3RB_RW。
信号生成电路61接收时钟ICLKP3RB和ICLKP3FB，以及信号FAST_WTRDB，并生成信号GAP_WTRDB。间隔延迟电路62接收模式信号IMR2OPB<7:1>和信号GAP_WTRDB，并通过根据模式信号IMR2OPB<7:1>将信号GAP_WTRDB延迟预定时间来生成信号CTRL。基于图18确定信号GAP_WTRDB的延迟时间。间隔延迟电路62由多个串联的移位寄存器形成。
注意，在图19中，闩锁电路50至53，以及间隔延迟电路54至57包括在例如图1所示的接口13中。命令译码器58，信号生成电路59和61，以及间隔延迟电路62包括在例如图2所示的控制电路25中。时钟生成器60包括在例如图2所示的时钟生成器28中。
图21为图19所示间隔延迟电路54的电路图。间隔延迟电路54包括三组移位寄存器。每组移位寄存器具有和图7所示基本延迟电路40相同的设置。每组移位寄存器包括和间隔的最大数量一样多的移位寄存器。间隔延迟电路55至57也具有和间隔延迟电路54相同的设置。
图22解释了行相关信号的ICA分配。图23解释了列相关信号的ICA分配。CMD为命令，MR为模式寄存器。信号MRW’s OP<7:0>指示模式寄存器的写入选项。C1是用于改变信号顺序的信号。
作为图22中的行相关信号，命令/地址焊盘<9:0>的信号在不使用间隔移位寄存器的情况下使用。图23所示的列相关信号被延迟了间隔移位寄存器的延迟时间。如上所述，在该实施方式中，利用原始信号(未通过间隔延迟电路的信号)控制关于行信号的操作。另一方面，利用通过间隔延迟电路延迟的信号控制关于列信号的操作。
图24解释了根据实施例的操作的序列。图24显示了包括在间隔延迟电路54或55中的一组延迟电路40。
当断言(assert)信号FAST_CS时，时钟生成器60生成时钟ICLKP3RB和ICLKP3FB(步骤S1)。当断言片选信号CSB时，断言信号FAST_CS。移位寄存器SR1和SR2根据时钟ICLKP3RB和ICLKP3FB运行，并将信号CA延迟2tCK(步骤S2)。
接下来，命令译码器58对命令进行解码(步骤S3)。信号生成电路59生成信号WCLK_EN，RCLK_EN和FAST_WTRDB(步骤S4)。当断言信号GAP_EWT时，断言信号WCLK_EN。当断言信号RCLK_EN时，断言信号RCLK_EN。接下来，当断言信号WCLK_EN或RCLK_EN时，时钟生成器60生成时钟ICLKP3RB_RW和ICLKP3FB_RW(步骤S5)。
移位寄存器SR3至SR21根据时钟ICLKP3RB_RW和ICLKP3FB_RW运行，并将信号延迟预定时间(步骤S6)。在该实施方式中，向延迟电路40提供两种时钟：ICLKP3RB和ICLKP3RB_RW。移位寄存器SR3至SR21在移位寄存器SR1和SR2后面操作。由此能够在第一阶段确保移位寄存器SR1的建立时间裕量。
接下来，间隔延迟电路62生成CTRL(步骤S7)。当断言信号CTRL时，多路复用器MUX激活移位寄存器SR1至SR21生成的间隔的潜伏期路径。当信号PREACT＝L(实例B)时，多路复用器41选择多路复用器MUX的路径。多路复用器41通过缓冲器输出信号GAP_CA，间隔移位寄存器向该信号GAP_CA添加潜伏期。
【5.移位寄存器布局】
接下来描述当实例A和实例B二者的规格在半导体存储装置10中实现时与间隔移位寄存器的布局相关的装置的实施例。实例A和实例B具有不同的潜伏期。
图25为解释了根据对比实施例的移位寄存器SR的布局的示意图。例如，信号CBANKT和AYP16从模块M1发送至模块M2。间隔移位寄存器SR在异步延迟之后插入。实例A的信号AYP16的延迟时间和信号CBANKT的延迟时间不同。延迟时间差值表明模块M2的建立时间裕量。
由于实例B的信号AYP16和实例B的信号CBANKT在模块M1的末级通过时钟FCLKD调节，因此在延迟时间上产生与异步延迟的间隔相对应的损失。因此，在模块M2中，闩锁电路在第一级的建立时间裕量减少。
图26为解释了根据实施例的移位寄存器SR的布局的示意图。被配置为调节多个信号ICARR，ICARF和ICAFF的潜伏期的多路复用器和间隔移位寄存器靠近命令/地址焊盘CA设置在一起。可以使用和时钟FCLKD不同的时钟来操作间隔移位寄存器。这可以改善建立时间裕量。
【6.效果】
当需要长潜伏期时，产生参考潜伏期，被配置为根据参考潜伏期生成与间隔对应的潜伏期的延迟电路(包括多个移位寄存器)靠近CA焊盘(命令译码器之前的级)设置。这能够减少整个芯片上针对潜伏期的移位寄存器的数量。
当代表读取和写入状态的信号WTRDB同样由延迟电路延迟时，可以共同使用与读取和写入之间的间隔相对应的潜伏期。这能够进一步减少针对潜伏期的移位寄存器的数量。
【第二实施方式】
首先描述命令/地址分配。图27解释了关于激活命令的命令/地址分配。图28解释了关于读取/写入命令的命令/地址分配。
参考图27和28，时钟CLK的箭头表示时钟的上升沿和下降沿。CA0至CA9表示来自命令/地址焊盘(命令/地址线)的命令和地址输入。指定记忆体的记忆体地址BA包括例如3位(BA0至BA2)。行地址R包括例如18位(R0至R17)。在完整行地址位R0至R17中，和激活命令一起输入的第一行地址(完整行地址的一部分)包括例如低位R0至R13。在完整行地址位R0至R17中，和读取/写入命令一起输入的第一行地址(完整行地址的剩余部分)包括例如高位R14至R17。列地址C包括例如7位(C1至C7)。
参考图27，当输入激活命令时，激活操作由时钟CLK的上升沿和下降沿指定。激活命令断言片选信号CS，并在时钟CLK的上升沿利用CA0＝L和CA1＝H限定。在时钟CLK的上升沿，行地址位R8至R12从焊盘CA2至CA6输入，存储体地址位BA0至BA2从焊盘CA7至CA9输入。在时钟CLK的下降沿，行地址位R0至R7和R13从焊盘CA0至CA8输入。“X”表示“不关心”。
参考图28，当输入读取/写入命令时，读取/写入操作由时钟CLK的上升沿指定，激活后操作由时钟CLK的下降沿指定。也就是说，读取/写入命令可以设置读取/写入操作和激活后操作。读取命令断言片选信号CS，并在时钟CLK的上升沿利用CA0＝H，CA1＝L和CA2＝L限定。写入命令断言片选信号CS，并在时钟CLK的上升沿利用CA0＝H，CA1＝L和CA2＝H限定。
在读取/写入操作中，列地址位C1至C2从焊盘CA5至CA6输入，存储体地址位BA0至BA2从焊盘CA7至CA9输入。
在激活后操作中，列地址位C3至C7从焊盘CA1至CA7输入，高行地址位R14至R17从焊盘CA6至CA9输入。在图28中，“RFU”表示“以备将来使用”，“AP”是限定自动预充电的标志。
图29为显示了根据对比实施例的移位寄存器的设置的框图。注意，图29显示了与命令/地址焊盘CA<9:4>相关的部分的细节。
延迟电路57-5至57-9与用于命令/地址焊盘CA<5>to CA<9>的闩锁电路53-5至53-9连接。在读取/写入操作中，延迟电路57-5至57-9中的每一个都只处理一个信号GAP_ICARF。
图30为显示了根据实施例的移位寄存器的设置的框图。在该实施例中，用于信号GAP_ICARF<9:6>的延迟电路在命令/地址焊盘CA<5>至CA<9>中间统一。统一的延迟电路57-6包括用于信号GAP_ICARF<9:6>的四组移位寄存器。
根据第二实施方式，因为可以消除不必要的移位寄存器，可以减小潜伏期延迟电路的面积。
【第三实施方式】
当半导体存储装置10包括针对潜伏期的修调(trimming)电路时，在图18所示对比实施例中的装置中，需要向每个潜伏期延迟电路中插入修调电路。
图31为根据第三实施方式的延迟电路40的电路图。如同第一实施方式中所述，用于间隔的延迟电路40一起设置在命令/地址焊盘CA<9:0>附近。延迟电路40包括修调电路70。修调电路70具有调节半导体存储装置10的特征(例如，潜伏期)的功能。
根据第三实施方式，由于多个修调电路不需要分散，可以减少修调电路的数量。因此能够减小半导体存储装置10的面积。
【第四实施方式】
在第四实施方式中，描述了一种放松内部定时的方法。参考第一实施方式中描述的图9，R2W(从读取命令到写入命令的时间)和W2R(从写入命令到读取命令的时间)在实例A和实例B之间改变。因此，优选根据实例A调节实例A-B的定时。
在实例B的定时中，通过下式调节R2W(从读取命令到写入命令的时间)和W2R(从写入命令到读取命令的时间)：
R2W＝RL-{WL-(BL/2+1)-tDQSCKmax/tCK}+(|GAP_WL|-|GAP_RL|)
W2R＝WL(@case A)+1+BL/2+tWTR/tCK+(|GAP_WL|-|GAP_RL|)
通过这些等式计算的潜伏期利用移位寄存器实施。这能够放松实例B的内部定时。
作为放松内部定时的方法，可以将间隔的间隔读取潜伏期和间隔写入潜伏期设置为相同值。图32对潜伏期进行解释。间隔读取潜伏期GAP_RL和间隔写入潜伏期GAP_WL设置为相同值。由此消除了区别对待读取和写入之间间隔潜伏期的必要性。因此，能够在不使用代表读取和写入状态的信号WTRDB的情况下控制延迟电路40。
注意，上述实施方式中描述的MRAM可以是自旋转移力矩磁阻式随机存取存储器(STT-MRAM)。
在以上实施方式中，使用磁阻元件的MRAM被示例为半导体存储装置。但是，本发明不限于此，并且可以应用于各种半导体存储装置，不分易失存储器还是非易失存储器。本发明还可以应用于和MRAM类似的阻变式存储器，例如电阻随机存取存储器(ReRAM)或相变随机存取存储器(PCRAM)。
尽管描述了某些实施方式，这些实施方式仅以示例方式给出，不对本发明的保护范围构成限制。事实上，在此描述的新颖实施方式可以通过多种其它形式实现，此外，在不偏离本发明精神的情况下，可以对此处描述的实施方式做出省略，替换和改动。所附权利要求和其等价物应涵盖落入本发明精神范围的这些形式或修改。

Claims (14)

1.一种控制磁阻式随机存取存储器的方法，包括：
在时钟信号的上升沿和下降沿通过命令/地址引脚接收与激活状态相关联的多个第一信号；
在接收所述多个第一信号之后，在所述时钟信号的上升沿和下降沿通过所述命令/地址引脚接收与用于读取操作的列地址和行地址相关联的多个第二信号；
响应于所述多个第二信号，根据用于所述读取操作的所述行地址，从至少一个存储单元读取数据；
在从所述至少一个存储单元读取数据的同时，在所述时钟信号的上升沿和下降沿通过所述命令/地址引脚接收与用于写入操作的列地址和行地址相关联的多个第三信号；
在从接收所述多个第二信号起经过预定的读取潜伏期之后，根据用于所述读取操作的所述列地址，将从所述至少一个存储单元读取的所述数据输出到数据输入/输出引脚；
在从接收所述多个第三信号起经过预定的写入潜伏期之后，根据用于所述写入操作的所述列地址，响应于所述多个第三信号，通过所述数据输入/输出引脚输入数据；以及
根据用于所述写入操作的所述行地址，将从所述数据输入/输出引脚输入的所述数据写入至少一个存储单元。
2.根据权利要求1所述的方法，进一步包括：
在将从所述数据输入/输出引脚输入的所述数据写入所述至少一个存储单元之前，响应于所述多个第三信号，从待写入的所述至少一个存储单元读取数据。
3.根据权利要求1所述的方法，其中，与使用所述行地址的定时相比，使用所述列地址的定时被延迟预定时段。
4.根据权利要求3所述的方法，其中，串联的移位寄存器被用于生成所述延迟。
5.根据权利要求1所述的方法，其中，所述读取潜伏期的时段与所述写入潜伏期的时段彼此不同。
6.根据权利要求5所述的方法，其中，所述读取潜伏期的时段比所述写入潜伏期的时段长。
7.根据权利要求1所述的方法，其中，在将从所述至少一个存储单元读取的所述数据输出到所述数据输入/输出引脚与通过所述数据输入/输出引脚接收所述数据之间存在时滞。
8.一种控制磁阻式随机存取存储器的方法，包括：
在时钟信号的上升沿和下降沿通过命令/地址引脚接收与激活状态相关联的多个第一信号；
在接收所述多个第一信号之后，在所述时钟信号的上升沿和下降沿通过所述命令/地址引脚接收与用于写入操作的列地址和行地址相关联的多个第二信号；
在接收所述多个第二信号之后，在所述时钟信号的上升沿和下降沿通过所述命令/地址引脚接收与用于读取操作的列地址和行地址相关联的多个第三信号；
响应于所述多个第三信号，根据用于所述读取操作的所述行地址，从至少一个存储单元读取数据；
在从接收所述多个第二信号起经过预定的写入潜伏期之后，根据用于所述写入操作的所述列地址，响应于所述多个第二信号，通过所述数据输入/输出引脚输入数据；
在从接收所述多个第三信号起经过预定的读取潜伏期之后，根据用于所述读取操作的所述列地址，将从所述至少一个存储单元读取的所述数据输出到数据输入/输出引脚；以及
根据用于所述写入操作的所述行地址，将从所述数据输入/输出引脚输入的所述数据写入至少一个存储单元。
9.根据权利要求8所述的方法，进一步包括：
在将从所述数据输入/输出引脚输入的所述数据写入所述至少一个存储单元之前，响应于所述多个第二信号，从待写入的所述至少一个存储单元读取数据。
10.根据权利要求8所述的方法，其中，与使用所述行地址的定时相比，使用所述列地址的定时被延迟预定时段。
11.根据权利要求10所述的方法，其中，串联的移位寄存器被用于生成所述延迟。
12.根据权利要求8所述的方法，其中，所述读取潜伏期的时段与所述写入潜伏期的时段彼此不同。
13.根据权利要求12所述的方法，其中，所述读取潜伏期的时段比所述写入潜伏期的时段长。
14.根据权利要求8所述的方法，其中，在通过所述数据输入/输出引脚接收所述数据与将从所述至少一个存储单元读取的所述数据输出到所述数据输入/输出引脚之间存在时滞。
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