CN107527649A - 具有提高的延迟的存储器器件及其操作方法 - Google Patents

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Abstract

本发明公开了一种存储器器件，其包括连接到字线和第一位线的第一存储器单元，连接到所述字线和第二位线的第二存储器单元，被配置为选择字线的行解码器，以及列解码器。所述行解码器和所述第一存储器单元之间的第一距离比所述行解码器和所述第二存储器单元之间的第二距离短。所述列解码器基于当第一存储器单元被激活的时间点来选择第一位线。

Description

具有提高的延迟的存储器器件及其操作方法
相关申请的交叉引用
本申请要求于2009年6月20日在韩国知识产权局提交的韩国专利申请No.10-2016-0076694的优先权，其公开内容通过引用整体并入本文。
技术领域
本文公开的发明构思的实施例涉及存储器器件，更具体地，涉及操作易失性存储器器件的方法。
背景技术
半导体存储器器件分为易失性存储器器件和非易失性存储器器件。易失性存储器器件的读取和写入速度快，但是当电源电压中断时存储在其中的数据丢失。相反，即使当电源电压中断时，非易失性存储器器件也能保留存储在其中的数据。
具体地，诸如动态随机存取存储器(DRAM)的易失性存储器器件的读取和写入速度快。因此，DRAM可以用作诸如固态驱动器(SSD)的数据存储器器件或者用作计算系统的主存储器。
存在对于大容量DRAM的不断增长的需求。然而，当DRAM的容量增加得太大时，响应时间的延迟可能增加。
发明内容
本发明构思的至少一个实施例提供了一种具有提高的读取和写入速度的存储器器件。
根据本发明构思的示例性实施例的存储器器件包括连接到字线和第一位线的第一存储器单元，连接到字线和第二位线的第二存储器单元，用于选择字线的行解码器，以及列解码器。行解码器和第一存储器单元之间的第一距离比行解码器和第二存储器单元之间的第二距离短。列解码器基于当第一存储器单元被激活的时间点选择第一位线。
根据本发明构思的示例性实施例的存储器器件包括包含连接到字线和第一位线的第一存储器单元的第一存储器块，包含连接到字线和第二位线的第二存储器单元的第二存储器块，用于选择字线的行解码器，以及第一列解码器。行解码器和第一存储器单元之间的第一距离比行解码器和第二存储器单元之间的第二距离短。第一列解码器基于当第一存储器单元被激活的时间点选择第一位线。
本发明构思的示例性实施例涉及一种操作包括通过字线连接到行解码器并通过第一位线和第二位线连接到列解码器线的第一存储器单元和第二存储器单元的存储器器件的方法。该方法包括激活连接到由行解码器所选择的字线的第一存储器单元和第二存储器单元，以及基于当第一存储器单元被激活的时间点选择第一位线和第二位线。行解码器和第一存储器单元之间的第一距离比行解码器和第二存储器单元之间的第二距离短。
根据本发明构思的示例性实施例的存储器器件包括连接到字线和第一位线的第一存储器单元，连接到字线和第二位线的第二存储器单元，被配置为选择字线的行解码器，以及脉冲发生器，其被配置为基于当第一存储器单元被激活时的时间点生成第一脉冲，以控制锁存器响应于第一脉冲输出第一读取数据。行解码器和第一存储器单元之间的第一距离比行解码器和第二存储器单元之间的第二距离短。
附图说明
通过参照以下附图的以下描述，本发明构思将变得显而易见，其中，除非另有说明，否则相同的附图标记在各个附图中表示相同的部件，其中：
图1是示出了根据本发明构思的示例性实施例的存储器器件的框图；
图2是在图1中所示的外围电路的详细框图；
图3是示出了在图1中所示的外围电路的另一示例的框图；
图4是示出了在图2和图3中所示的串行器的示例的框图；
图5是示出了图4的锁存电路的框图；
图6是用于描述图1的存储器器件的读操作的时序图；
图7是示出了图2和图3中所示的解串器(deserializer)的结构的框图；
图8是用于描述图1的存储器器件的写操作的时序图；
图9是示出了根据本发明构思的示例性实施例的存储器器件的框图；
图10是用于描述图9的存储器器件的读操作的时序图；
图11是用于描述图9的存储器器件的读操作的时序图；
图12是示出了根据本发明构思的示例性实施例的存储器器件的示例的框图；
图13是用于描述图12的存储器器件的读操作的时序图；
图14是示出了根据本发明构思的示例性实施例的存储器器件的示例的框图；
图15是用于描述图14的存储器器件的读操作的时序图；
图16是示出了根据本发明构思的示例性实施例的存储器器件的示例的框图；
图17是用于描述图16的存储器器件的读操作的时序图；
图18是示出了根据本发明构思的示例性实施例的存储器器件的操作方法的流程图；
图19是示出了根据本发明构思的示例性实施例的存储器器件的操作方法的流程图；以及
图20是示出应用了根据本发明构思的实施例的存储器器件的存储器模块的示例的视图。
具体实施方式
在下文中，将参照附图更全面地描述本发明构思的示例性实施例。以下，将提供诸如详细配置和结构的细节以帮助读者理解本发明构思的实施例。因此，可以对本文描述的实施例进行各种改变或修改而不脱离本发明构思的实施例。
图1是示出了根据本发明构思的实施例的存储器器件的示例的框图。参照图1，存储器器件100包括存储器组(memory bank)110、行解码器120、感测放大器电路130、列解码器140和外围电路150。感测放大器电路130可以包括一个或多个感测放大器。
存储器组110包括多个存储器单元。存储器单元被连接到多个字线WL和多个位线BL。例如，存储器单元可以是DRAM单元。在其中每个存储器单元是DRAM单元的实施例中，每个存储器单元包括存取晶体管和单元电容器。然而，每个存储器单元的结构不限于此。为了便于描述，在图1中仅示出了第一存储器单元MC1和第二存储器单元MC2。如图1所示，行解码器120和第一存储器单元MC1之间的距离比行解码器120和第二存储器单元MC2之间的距离短。
行解码器120通过字线WL连接到存储器组110。行解码器120被配置为响应于来自外围电路150的行地址RA选择字线中的至少一个字线。行解码器120可以响应于来自外围电路150的激活信号ACT激活至少一个字线。
感测放大器电路130被配置为感测和放大由列解码器140选择的位线的电压。例如，在其中存储器组110包括多个子阵列的实施例中，感测放大器电路130包括多个感测放大器(未示出)。可以为相应的子阵列提供感测放大器。
列解码器140通过位线BL连接到存储器组110。列解码器140被配置为响应于来自外围电路150的列地址CA而选择位线BL中的至少一个位线。列解码器140可以响应于来自外围电路150的读取命令RD或写入命令WR导通或关断连接到每个存储器单元的选择晶体管(未示出)。当选择晶体管导通或关断时，可以对存储器单元执行读操作或写操作。
外围电路150可以从外部源(例如，主机或存储器控制器)接收命令CMD和地址ADDR。外围电路150可以将读取数据DQ输出到外部源或者可以从外部源接收写入数据DQ。在实施例中，外围电路150基于命令CMD和地址ADDR生成行地址RA、列地址CA、激活信号ACT、读取命令RD和写入命令WR。
作为示例将描述存储器器件100的读操作。可以根据行地址RA选择字线WL中的至少一个字线，并且可以通过激活信号ACT激活所选择的字线(例如WL1)。可以根据列地址CA选择位线BL的一个或多个位线(例如，BL1和BL2)，并且可以通过读取命令RD执行读操作。如图1所示，在通过其向第一存储器单元MC1提供激活信号ACT的路径1和通过其向第二存储器单元MC2提供激活信号ACT的路径2之间存在差“d”。由于路径差“d”，连接到字线WL1的存储器单元被激活时的定时可以彼此不同。
由于存储器单元被分别激活时的定时之间的差异，存储器器件100的操作速度可变得较慢。在根据激活信号ACT的输入激活连接到所选择的字线WL1的存储器单元之后，经过了参照时间(例如，ACT到内部读取或写入延迟时间(tRCD))时，列地址CA和读取命令RD被提供给列解码器140。可以基于离行解码器120最远的存储器单元(例如，MC2)被激活的时间来计算“tRCD”。也就是说，在离行解码器120最远的存储器单元(例如，MC2)被激活的时间点经过了参照时间(即，tRCD)之后，将列地址CA和读取命令RD提供给列解码器140。上述方式也可以应用于写操作。
然而，等待时间随着存储器组110的大小的增加而增加，从而导致存储器器件100的性能的降低。然而，根据本发明构思的实施例，输入列地址CA、读取命令RD或写入命令WR到列解码器140的时间点不基于当离行解码器120最远的存储器单元(例如，MC2)被激活的时间点来确定。例如，根据本发明构思的实施例，在离行解码器120最近的存储器单元(例如，MC1)被激活的时间点起经过了参照时间(即，tRCD)之后，列地址CA和读取命令RD被提供给列解码器140。
另外，根据本发明构思的实施例，在其中将在读操作期间从存储器组110读取的解串行化的数据串行化的情况中，甚至在从所有连接到所选择的字线的存储器单元完全读取数据之前执行读取数据的串行化。如上所述，甚至在写操作期间从外部接收的串行化的写入数据被完全接收到之前，也可以执行写入数据的解串行化。
图2是图1中所示的外围电路150的详细框图。参照图2，外围电路150包括地址缓冲器151、有源(active)控制器152、命令解码器153、串行器154和解串器155。为了帮助理解，将参照图1和图2给出描述。
地址缓冲器151从外部(例如，主机)接收要被访问的存储器单元的地址ADDR。地址缓冲器151基于接收到的地址ADDR生成行地址RA和列地址CA。行地址RA被提供给行解码器120，并且列地址CA被提供给列解码器140。行地址RA可以识别存储器单元的特定行，并且列地址可以指示存储器单元的特定列。
有源控制器152基于来自地址缓冲器151的地址ADDR和来自命令解码器153的命令CMD生成激活信号ACT。可以将激活信号ACT提供给行解码器120。例如，可以在由提供给第一字线WL1的激活信号ACT激活离行解码器120最远的第二存储器单元MC2的时间点起经过参照时间(即，tRCD)之后，将行地址RA提供给存储器组110。
命令解码器153解码从外部(例如，主机)提供的命令CMD以生成读取命令RD、写入命令WR等。读取命令RD和写入命令WR可以被提供给列解码器140。
串行器154串行化从存储器组110读取的读取数据。串行化数据DQ可以通过DQ焊盘(DQ pad)(未示出)输出到外部。例如，响应于串行器154接收第一数据、第二数据和第三数据，串行器154可以以其被读取的相同顺序(例如，第二数据在第一数据之后，以及第三数据在第二数据之后)，或以不同的顺序(例如，第三数据在第二数据之后，并且第一数据在第二数据之后)生成串行数据。
解串器155对从外部(例如，主机)接收的写入数据DQ解串行化。解串行化后的写入数据可以通过位线存储在存储器单元中。例如，解串器155可以提取串行化数据的部分以形成解串行化数据。
虽然在图2中未示出，但外围电路150还可以包括用于在存储器组110中存储写入数据的写入驱动电路。在这种情况下，写入驱动电路可以从解串器155接收解串行化的写入数据，并且可以将解串行化的写入数据写入存储器组110。
根据本发明构思的示例性实施例，有源控制器152将激活信号ACT提供给所选择的字线WL1，因此，连接到所选择的字线WL1的存储器单元被激活。例如，施加到选择字线WL1的激活信号ACT被施加到在附接到所选择的字线WL的存储器单元内的晶体管的栅极端子(gate terminals)，以导通那些晶体管。然而，命令解码器153不基于离行解码器120最远的存储器单元(例如，MC2)被激活的时间点向列解码器140提供读取命令RD或写入命令WR。例如，而是，命令解码器153基于离行解码器120最近的存储器单元(例如，MC1)被激活的时间点，将读取命令RD或写入命令WR提供给列解码器140。在替代实施例中，命令解码器153基于布置在离行解码器120最远的存储器单元(例如，MC2)和离行解码器120最近的存储器单元(例如，MC1)之间的存储器单元(未示出)被激活的时间点，将读取命令RD或写入命令WR提供给列解码器140。
例如，可以由存储器制造商预先测量离行解码器120最近的存储器单元(例如，MC1)被激活信号ACT激活时的时间点。也就是说，可以由存储器制造商预先确定在将激活信号ACT提供给所选择的字线(例如，WL1)之后将读取命令RD或写入命令WR提供给列解码器140的定时。从最靠近的存储器单元的激活到提供读取命令RD或写入命令WR(tRCD)的所测量的时间段可以存储在存储器器件100的存储器单元中。然后，一旦当存储器器件100通电之后可以加载所测得的时间段，以使得外围电路150知道在激活了激活ACT信号之后何时应用读取或写入命令。
在先前的实施例中，在离行解码器120最远的存储器单元MC2被激活的时间点起经过“tRCD”之后，将读取命令RD或写入命令WR提供给列解码器140。然而，根据本发明构思的示例性实施例，在离行解码器120的最近存储器单元MC1被激活的时间点起经过“tRCD”之后，将列地址ADDR和读取命令RD提供给列解码器140。因此，由于可以提前将列地址CA和读取命令RD提供给列解码器140的时间点，所以可以提高存储器器件100的读取速度。上述操作也可以应用于存储器器件100的写操作。
在图2中例示了外围电路150通过使用来自外部的命令CMD来生成激活信号ACT实施例。然而，在一些实施例中，可以从存储器器件100的外部直接接收激活信号ACT。这将参照图3进行描述。
图3是示出了图1中所示的外围电路150的另一示例的框图。参照图3，外围电路150包括地址缓冲器151、串行器154、解串器155和命令解码器159。地址缓冲器151、串行器154和解串器155的功能类似于图2的那些，因此，这里不再重复其描述。为了帮助理解，将参照图1和图3给出描述。
命令解码器159从外部(例如，主机)接收命令CMD和激活信号ACT。命令解码器159将接收到的激活信号ACT提供给行解码器120(参见图1)。命令解码器159解码接收的命令CMD以生成读取命令RD或写入命令WR。
如在参照图2描述的实施例中那样，在离行解码器120最近的存储器单元(例如，MC1)被激活起并且经过“tRCD”之后，命令解码器159将列地址CA、读取命令RD或写入命令WR提供给列解码器140。或者，在布置在离行解码器120最近的存储器单元(例如，MC1)和离行解码器120最远的存储器单元(例如，MC2)之间的存储器单元(未示出)被激活起并且经过“tRCD”之后，命令解码器159将列地址CA、读取命令RD或写入命令WR提供给列解码器140。
利用上述配置，即使存储器组110的尺寸增大，也可以防止由于等待时间的增加而导致的读取或写操作速度的降低。
图4是示出了图2中所示的串行器154的示例的框图。参照图4，串行器154包括锁存电路156和脉冲发生器157。脉冲发生器157可以由信号发生器或方波信号发生器实现。在读操作期间，从“n”个存储器单元(例如，2个或更多个存储器单元)读取解串行化的数据ReadDATA<1：n>。脉冲发生器157通过使用时钟信号CLK生成“n”个脉冲(例如，2个或更多个脉冲)。时钟信号CLK可以是从外部接收的时钟或调制时钟。“n”个脉冲可以是彼此延迟恒定周期的脉冲。锁存电路156通过使用“n”个脉冲和读取数据Read DATA<1：n>生成串行化数据DQ。
图5是示出了图4的锁存电路的框图。参照图4和图5，锁存电路156包括多个开关SW1至SWn和多个锁存器Latch1至Latchn。从所选择的字线的存储器单元读取的读取数据Read DATA1至ReadDATA n分别输入到锁存器Latch1至Latchn。开关SW1至SWn分别由脉冲发生器157生成的脉冲Pulse<1：n>导通。在一个实施例中，每个开关是晶体管。例如，第一脉冲信号可以被施加到第一开关的晶体管的栅极端子，并且第二脉冲信号可以被施加到第二开关的晶体管的栅极端子，其中第二脉冲信号从第一脉冲信号延迟，以使得首先输出第一读取数据DAT1，并且第二输出第二读取数据DAT2。由于脉冲Pulse<1：n>顺序地延迟恒定周期，所以通过组合在开关SW1至SWn中的每一个被导通的间隔内输出的多条读取数据来生成串行化读取数据DQ。在图4中，例示了锁存电路156由多个开关和多个锁存器构成的实施例。然而，锁存电路156的配置不限于此。
图6是用于描述图1的存储器器件100的读操作的时序图。为了便于描述，假设第一存储器单元MC1和第二存储器单元MC2仅连接到字线WL1。也就是说，假设突发长度是“2”。为了帮助理解，将参照图1至6给出描述。
如果从主机接收到读取请求，则在时间t0处，通过从行解码器120提供到存储器组110的行地址RA来选择字线。激活信号ACT被提供给所选择的字线(例如，WL1)。之后，在离行解码器120最近的存储器单元(例如，MC1)被激活的时间点起经过了参照时间(即，tRCD)之后，列地址CA和读取命令RD被提供给列解码器140。在这种情况下，从离行解码器120最近的存储器单元MC1被激活的时间点起计算“tRCD”。也就是说，根据本发明构思的实施例，当读取命令RD和列地址CA被输入到列解码器140时，可以提前(advance)定时(timing)t1。因此，可以提高存储器器件100的读取速度。
在将读取命令RD提供给列解码器140之后经过参照时间tAA(对第一数据的内部读取命令)的时间点t2，从第一位线BL1输出第一读取数据Read DATA1。由于第二存储器单元MC2比第一存储器单元MC1晚被激活，在时间点t3从第二位线BL2输出第二读取数据ReadDATA2。也就是说，由于第一位线BL1和第二位线BL2之间的距离“d”，可能存在偏差定时(skewed timing)。因此，随着存储器组110的尺寸增加，偏差定时可以变得更大。这导致读操作速度的降低。
然而，根据本发明构思的实施例，在从连接到字线WL1的所有存储器单元读取数据之后，读取数据不被串行化。例如，在时间点t2，一旦输出第一读取数据Read DATA1，串行器154通过使用第一读取数据Read DATA1和第一脉冲Pulse1将第一读取数据Read DATA1串行化。在时间点t3，一旦输出第二读取数据Read DATA2，串行器154通过使用第二读取数据Read DATA2和第二脉冲Pulse2将第二读取数据Read DATA2串行化。串行化数据可以从串行器154作为DQ1输出。例如，串行化数据可以通过DQ焊盘(未示出)输出到外部。
利用上述操作方法，可以通过在输出每个读取数据的时刻执行串行化来生成串行化读取数据DQ1。因此，可以防止由于偏差定时的增加而导致的读取速度的降低。
图7是示出了在图2和图3中所示的解串器155的配置的框图。参照图7，解串器155包括脉冲发生器157和数据对准电路158。在写操作期间，从外部接收的串行化的写入数据DQ被输入到数据对准电路158中。脉冲发生器157通过使用时钟信号CLK生成“n”(例如，2个以上)个脉冲。“n”个脉冲可以是彼此延迟恒定周期的脉冲。数据对准电路158通过使用“n”个脉冲和写入数据DQ生成解串行化的数据Write DATA<1：n>。例如，解串行化的数据WriteDATA<1：n>可以存储在所选择的字线的存储器单元中。
图8是用于描述图1的存储器器件100的写操作的时序图。为了便于描述，假设第一存储器单元MC1和第二存储器单元MC2仅连接到字线WL1，并且突发长度为“2”。为了帮助理解，将参照图1、图2、图7和图8给出描述。
如果从主机接收到写请求，则在时间t0，通过从行解码器120提供到存储器组110的行地址RA选择字线WL1。激活信号ACT被提供给所选择的字线WL1。然后，在离行解码器120最近的存储器单元MC1被激活的时间点起经过了参照时间的时刻t1(例如，在经过“tRCD”的t1时刻)，将列地址CA和写入命令WR提供给列解码器140。因此，在离行解码器120最近的存储器单元MC1被激活的时间点起计算“tRCD”。在这种情况下，当将写入命令WR和列地址CA输入到列解码器140时，可以提前定时。这意味着可以提高存储器器件100的写入速度。
另外，根据本发明构思的示例性实施例，即使尚未从外部完全接收到写入数据DQ1，也可以执行写入数据DQ1的解串行化。例如，在将写入命令WR提供给行解码器140之后经过了参照时间(例如，列地址选通CAS写入延迟(CWL))的时间t2，解串器155通过使用写入数据DQ1和由脉冲发生器157生成的第一脉冲Pulse1生成第一写入数据Write DATA1。在时间t3，解串器155通过使用写入数据DQ1和由脉冲发生器157生成的第二脉冲Pulse2生成第二写入数据Write DATA2。第一写入数据Write DATA1和第二写入数据Write DATA2可以分别存储在第一存储器单元MC1和第二存储器单元MC2中。
也就是说，当将多条写入数据分别存储在存储器单元中时的定时可能由于因为第一位线BL1和第二位线BL2之间的距离“d”(即，存在偏差定时)而发生的激活定时之间的差异而彼此不同。因此，随着存储器组110的尺寸增加，偏差定时可以变得更大。这导致写操作速度的降低。然而，根据上述写入方法，可以在接收到写入数据DQ1时立即执行解串行化，从而防止由于偏差定时的增加而导致的写入速度的降低。
图9是示出了根据本发明构思的示例性实施例的存储器器件的框图。参照图9，存储器器件200包括存储器组210、行解码器220、感测放大器电路230、列解码器电路240和外围电路250。
存储器组210包括第一存储块BLK1和第二存储块BLK2。感测放大器电路230包括第一感测放大器SA1和第二感测放大器SA2。列解码器电路240包括第一列解码器CD1和第二列解码器CD2。除了存储器组210被划分为两个块，并且针对每个块提供感测放大器和列解码器之外，图9的配置与图1的基本相同，因此，这里不再重复其描述。
第一感测放大器SA1连接到第一存储器块BLK1，用于第一存储器块BLK1的读操作和写操作。第一列解码器CD1通过位线BL连接到第一存储块BLK1，并且通过全局输入/输出线GIO连接到外围电路250。第二感测放大器SA2连接到第二存储器块BLK2，用于第二存储器块BLK2的读操作和写操作。第二列解码器CD2通过位线BL连接到第二存储器块BLK2，并且通过全局输入/输出线GIO连接到外围电路250。
第一存储器单元MC1至第四存储器单元MC4连接到第一字线WL1。第一存储器单元MC1至第四存储器单元MC4分别连接到第一位线BL1至第四位线BL4。
外围电路250可以包括参照图2描述的地址缓冲器、有源控制器、命令解码器、串行器和解串器。外围电路250的配置与图2或图3所示的基本相同，因此，这里不再重复其描述。
在图9中，阴影箭头指示在读操作期间的命令和读取数据的流。具体地，第一路径path1和第二路径path2中的每一个指示通过其向第一存储器单元MC1和第三存储器单元MC3中的每一个提供激活信号ACT的路径。第三路径path3指示通过其将从第一存储器单元MC1读取的数据提供给外部的路径，第四路径path4指示通过其将从第三存储器单元MC3读取的数据提供给外部的路径。为了便于说明，在图9中省略了与第二存储器单元MC2和第四存储器单元MC4相关联的路径。
在存储器器件200的读操作期间，第一存储器单元MC1至第四存储器单元MC4被激活信号ACT激活时的定时彼此不同。此外，通过其将从第一存储器单元MC1到第四存储器单元MC4分别读取的数据输出的路径的长度彼此不同。在这种情况下，可以通过相对于被最快激活的存储器单元向列解码器240提供读取命令RD来提高读取速度。另外，当从存储器单元读取的数据被串行化时，每当从每个位线读取数据时，还可以通过锁存数据进一步提高读取速度。将参照图10和图11描述其中将多个存储块连接到一个行解码器的实施例的读操作。
图10是用于描述图9的存储器器件200的读操作的时序图。为了便于描述，假设第一存储器单元MC1至第四存储器单元MC4仅连接到第一字线WL1。将在突发长度为“2”的假设下描述图10的读操作。为了帮助理解，将参照图1、图2、图9和图10给出描述。
如果从主机接收到读取请求，则在时间t0，通过行地址RA选择第一字线WL1。在时间t0，用于激活连接到第一字线WL1的存储器单元的激活信号ACT被提供给第一字线WL1。在这种情况下，第一存储器单元MC1被最快激活，并且第四存储器单元MC4被最慢激活。
在不利用本发明构思的实施例的存储器器件中，如果基于所有存储器单元被激活的时间点将读取命令RD提供到列解码器240，则随着存储器组210的尺寸增大，读取速度可能变得较慢。然而，根据本发明构思的实施例，命令解码器153(参照图2)不是基于离行解码器220最远存储器单元(例如，MC4)被激活的定时向列解码器240提供读取命令RD。例如，命令解码器153在从离行解码器220最近的存储器单元(例如，MC1)被激活的时间t0起经过参照时间(例如，tRCD)时，在时间t1处将读取命令RD提供给列解码器240。因此，通过使得提供列地址CA和读取命令RD的时间点更早，可以提高存储器器件200的读取速度。
在将读取命令RD提供到列解码器240的时间t1起经过参照时间(例如，tAA)之后，可以从存储器单元读取数据。从第一存储器单元MC1读取第一读取数据Read DATA1最快，从第四存储器单元MC4读取第四读取数据读取DATA4最慢。
在这种情况下，执行串行化，以使得第一读取数据Read DATA1和第三读取数据Read DATA3构成“DQ1”，并且执行串行化，以使得第二读取数据Read DATA2和第四读取数据Read DATA4构成“DQ2”。由于通过其将第一读取数据Read DATA1输出到串行器154的路径的长度不同于通过其将第四读取数据Read DATA4输出到串行器154的路径的长度，所以从串行器154输出的DQ1和DQ2之间的同步可能稍微不对准(misaligned)。在这种情况下，还可以提供用于DQ1和DQ2之间的同步的输出缓冲器(未示出)。为了说明清楚起见，DQ1和DQ2被示出为彼此同步。
在上述实施例中描述了串行器154的串行化，因此，这里不再重复其描述。利用上述方法，甚至可以在从所有存储器单元读取数据之前执行串行化。因此，可以提高存储器器件200的读取速度。例如，可以在从所有存储器单元读取数据之前开始串行化。
图11是用于描述图9的存储器器件200的读操作的时序图。与图10的读操作不同，将在突发长度为“4”的假设下描述图11的读操作。为了帮助理解，将参照图1、图2、图9和图10给出描述。
在图11的实施例中，向列解码器240提供列地址CA和读取命令RD的时间点不是基于离列解码器240最远的存储器单元MC4被激活的时间点，而是基于任何其它存储器单元被激活的时间点。例如，可以基于离列解码器240最近的存储器单元MC1被激活的时间点来确定将列地址CA和读取命令RD提供给列解码器240时的时间点。因此，可以使得将读取命令RD和列地址CA输入到列解码器240的定时(即，t1)更早。
在第一存储器单元MC1被激活的时间点(即，t0)起经过参照时间tRCD之后，在时间t1，列地址CA和读取命令RD被提供给列解码器240。与图10的实施例不同，在图11的实施例中，由于从连接到第一字线WL1的存储器单元读取的多条数据构成一个DQ，所以从第一存储器单元MC1至第四存储器单元MC4顺序地读取多条读取数据Read DATA1至Read DATA4。也就是说，从读取第一读取数据Read DATA1的时间点到读取第四读取数据Read DATA4的时间点的时间段，也即，偏差定时是(t3-t2)。
外围电路250的串行器154(参照图2)可以通过顺序地锁存多条解串行化的读取数据Read DATA1到Read DATA4来生成串行化的DQ1。在上述实施例中描述了串行器154的串行化，因此，这里将不重复其描述。
由于参照图9描述的实施例和参照图11描述的实施例是基于图9的存储器器件200，所以根据本发明构思的实施例的存储器器件200可以通过改变突发长度来以各种读取模式操作。根据本发明构思的实施例的存储器器件200可以考虑各种因素，诸如存储器组的大小、是否存在坏块(bad block)、以及系统资源，来以各种读取模式操作，因此，存储器器件200的性能可以进一步提高。
参照图10和图11描述存储器器件200的读操作。存储器器件200的上述操作方法可以类似地应用于写操作。例如，在其中从主机接收到写请求的情况下，外围电路250的命令解码器153(参照图2)可以通过使用来自主机的命令CMD和地址ADDR生成行地址RA和激活信号ACT，并且可以向行解码器220提供行地址RA和激活信号ACT。在离行解码器220最近的存储器单元MC1被激活并且经过“tRCD”之后，命令解码器159将列地址CA和写入命令WR提供给列解码器250。也就是说，可以通过提前提供列地址CA和写入命令WR的时间点来提高存储器器件200的写入速度。另外，由于一旦接收到写入数据，解串器155(参照图2)就执行解串行化，所以可以防止由于偏差定时的增加而造成的写入速度的降低。
图12是示出了根据本发明构思的示例性实施例的存储器器件的框图。参照图12，存储器器件300包括存储器组310、行解码器320、感测放大器电路330、列解码器电路340和外围电路350。
存储器组310包括第一存储块BLK1和第二存储块BLK2。在图12中例示了其中第一存储器块BLK1包括连接到“64”位线的存储器单元的实施例。在连接到第一字线WL1的存储器单元中，离行解码器320最近的存储器单元是第一存储器单元MC1，并且离行解码器320最远的存储器单元是第64存储器单元MC64。第二存储器块BLK2具有与第一存储器块BLK1相似的结构，因此为了便于说明，省略了存储器单元。
感测放大器电路330包括第一感测放大器SA1和第二感测放大器SA2。第一感测放大器SA1可以被提供用于第一存储器块BLK1的读取或写操作，并且第二感测放大器SA2可以被提供用于第二存储器块BLK2的读取或写操作。
列解码器电路340包括第一列解码器CD1和第二列解码器CD2。第一列解码器CD1用于选择连接到第一存储器块BLK1的位线BL，而第二列解码器CD2用于选择连接到第二存储器块BLK2的位线BL。
除了上面的描述之外，存储器器件300的配置类似于图1的存储器器件100的配置，因此，这里不再重复其描述。
如图12所示，在其中存储块BLK1和BLK2分别布置在行解码器320的相对侧并且构成一个存储器组310的情况下，用于命令CMD和地址ADDR的焊盘(未示出)和用于数据DQ的焊盘可以布置在外围电路350的中心附近。在这种情况下，通过其将激活信号ACT提供给存储器单元的路径(例如，路径1和路径2)彼此不同，并且数据通过其从存储器单元输出的路径(例如，路径3和路径4)彼此不同。该操作也可以应用于写操作。外围电路350可以包括数据总线，其中，可以跨数据总线传送命令CMD、地址ADDR和数据DQ。
图13是用于描述图12的存储器器件300的读操作的时序图。将在突发长度为“8”的假设下描述图13的读操作。将描述通过使用从连接到位线BL1、BL9、BL17、BL25、BL33、BL41、BL49和BL57的存储器单元读取的数据来生成DQ1的示例。为了帮助理解，将参照图2、图12和图13给出描述。
当从主机接收到读取请求时，在时间t0，将行地址RA和激活信号ACT输入到第一存储块BLK1。通过行地址RA选择第一字线WL1，并且将激活信号ACT提供给第一字线WL1。例如，外围电路350的地址缓冲器151(参照图2)可以响应于来自主机的读取请求而生成行地址RA。例如，外围电路350的有源控制器152(参照图2)可以响应于来自主机的读取请求而生成激活信号ACT，或者如参照图3所描述的，可以直接从主机接收激活信号ACT。
在第一存储器单元MC1被激活信号ACT激活的时间点(即，t0)经过了参照时间(即，tRCD)之后，由地址缓冲器151生成的列地址CA和读取命令RD被提供给第一列解码器CD1。将读取命令RD提供给第一列解码器CD1不是基于离行解码器320最远的第64存储器单元MC64被激活的时间点，而是基于第一存储器单元MC1被激活的时间点，因此，可以将提供读取命令RD的定时提前。也就是说，可以提高存储器器件300的读取速度。
在时间t2，从每个存储器单元读取数据。由于第一存储器单元MC1离DQ焊盘(未示出)最近，因此首先从连接到第一位线BL1的第一存储器单元MC1输出第一读取数据ReadDATA1。相反，最后从连接到第57位线BL57的第57存储器单元MC57输出第57读取数据ReadDATA57。
串行器154甚至可以在读取所有数据之前生成DQ1。例如，由串行器154执行的串行化处理可以在读取所有数据之前开始。在正常读操作中，串行化在从所有存储器单元读取数据之后执行。也就是说，读操作可能被偏差定时延迟。然而，一旦从存储器单元输出第一读取数据Read DATA1，串行器154就执行串行化。在上述实施例中描述了读取数据的串行化，因此，这里将不重复其描述。因此，由于由偏差定时缩短了读取时间，所以可以提高存储器器件300的读取速度。
在图13中示出了与DQ1相关联的读操作，但是上述操作可以类似地应用于从剩余的存储器单元读取的数据。例如，可以通过使用从连接到位线BL2、BL10、BL18、BL26、BL34、BL42、BL50和BL58的存储器单元读取的数据来生成DQ2。如上所述，可以通过使用从连接到位线BL8、BL16、BL24、BL32、BL40、BL48、BL56和BL64的存储器单元读取的数据来生成DQ8。
参照图13描述存储器器件300的读操作，但是上述方案可以类似地应用于写操作。这与通过与上述写操作相关联的实施例给出的描述类似，因此，这里将不重复其描述。
图14是示出了根据本发明构思的示例性实施例的存储器器件的框图。存储器器件400包括存储器组410、行解码器420、感测放大器电路430、列解码器电路440和外围电路450。
存储器组410包括第一存储块BLK1至第八存储块BLK8。第一存储器块BLK1至第四存储器块BLK4布置在行解码器420的一侧，并且第五存储器块BLK5至第八存储器块BLK8布置在行解码器420的相对侧。第一存储器块BLK1至第八存储器块BLK8可以彼此相同。例如，每个存储器块可以包括相同数量的位线。第一字线WL1连接到第一存储器块BLK1至第四存储器块BLK4的存储器单元。在图14中，在一个存储器块中示出了两个位线。然而，还可以在彼此相邻的两个位线之间布置多个位线。为了便于描述，在图14中示出了第一位线BL1至第八位线BL8。
行解码器420通过多个字线WL连接到第一存储块BLK1至第八存储块BLK8。如图14所示，行解码器420被布置在存储块的中心。感测放大器电路430包括第一感测放大器SA1至第八感测放大器SA8。列解码器电路440包括第一列解码器CD1至第八列解码器CD8。行解码器420和外围电路450的操作和配置类似于上述实施例的操作和配置，因此，这里将不重复其描述。
本发明构思的实施例可以适用于如图14所示存储器组410的容量相对较大的情况。例如，可以由从第一存储器块BLK1至第四存储器块BLK4读取的数据生成多个DQ。例如，多个DQ中的DQ1可以由从连接到位线BL1至BL8的存储器单元读取的数据组成。通过其读取数据的位线的相邻位线之间的距离可以大致相同，以使得从连接到位线BL1至BL8的存储器单元读取的数据被顺序地延迟恒定周期。例如，BL1和BL2之间的距离可以类似于BL4和BL5之间的距离。
图15是用于描述图14的存储器器件400的读操作的时序图。将在突发长度为“8”的假设下描述图15的读操作。将描述通过使用从连接到位线BL1至BL8的存储器单元读取的数据来生成DQ1的示例。为了帮助理解，将参照图14和图15给出描述。
在时间t0，通过激活信号ACT激活连接到第一字线WL1的存储器单元。根据示例性实施例，从连接到第一位线的存储器单元被激活的时间点计算“tRCD”。因此，列地址CA和读取命令RD被提供给列解码器电路440的时间点t1可以变得更快。
在时间t2，从存储器单元读取数据Read DATA1至Read DATA8。一旦从离行解码器420最近的存储器单元读取了读取数据Read DATA1，就可以进行串行化。如图15所示，串行化的数据DQ1可以由从存储块BLK1至BLK4读取的数据组成。在没有本发明构思的实施例的情况下，随着存储器组410的容量增加，偏差定时可能变得更大，从而导致存储器器件400的读取速度降低。然而，根据本发明构思的操作方法，可以均匀地保持存储器器件400的速度，而不管存储器组410的容量如何。参照图15描述读操作。图15的实施例也可以应用于写操作，因此，这里将不重复其描述。
图16是示出了根据本发明构思的示例性实施例的存储器器件的框图。存储器器件500包括存储器组510、行解码器520、感测放大器电路530、列解码器电路540和外围电路550。
在一个实施例中，第一存储块BLK1和第二存储块BLK2的容量彼此相同。在本实施例中，连接到第一存储器块BLK1的位线的数量与连接到第二存储器块BLK2的位线的数量相同。在一个实施例中，第三存储块BLK3的容量是第一存储块BLK1的容量的两倍。在本实施例中，连接到第三存储器块BLK3的位线的数量是连接到第一存储器块BLK1的位线的数量的两倍。在一个实施例中，第四存储器块BLK4的容量是第一存储器块BLK1的容量的四倍。在本实施例中，连接到第四存储器块BLK4的位线的数量是连接到第一存储器块BLK1的位线的数量的四倍。除了存储块的容量外，存储器器件500的元件类似于图14的元件，因此，这里将不重复其描述。
类似于图16所示的实施例，本发明构思的实施例可适用于存储器组510的容量相对较大并且每当与行解码器520的距离增加时存储块的容量增加两倍的情况。例如，可以由从第一存储器块BLK1至第四存储器块BLK4读取的数据生成多个DQ。例如，多个DQ中的DQ1可以由从连接到位线BL1至BL8的存储器单元读取的数据组成。例如，通过其读取数据的位线的相邻位线之间的距离可以大致相同，以使得从连接到位线BL1至BL8的存储器单元读取的数据被顺序地延迟恒定周期。
图17是用于描述图16的存储器器件500的读操作的时序图。图17的时序图类似于图15的时序图，因此，省略重复的描述。然而，构成串行化读取数据DQ1的位的数量与每个存储器块的位线的数量成比例。也就是说，以1：1：2：4的比率从第一存储器块BLK1至第四存储器块BLK4读取数据位。参照图17描述读操作。图17的实施例也可以适用于写操作，因此，这里将不重复其描述。
图18是示出了根据本发明构思的示例性实施例的存储器器件的操作方法的流程图。例如，将描述存储器器件的读操作。为了帮助理解，将参照图1、图2、图6和图18给出描述。
在操作S110中，激活连接到所选择的字线的第一存储器单元和第二存储器单元。例如，字线可以由行解码器选择。例如，行解码器和第一存储器单元之间的第一距离比行解码器和第二存储器单元之间的第二距离短。
在操作S120中，基于当第一存储器单元被激活的时间点来选择连接到第一存储器单元的第一位线和连接到第二存储器单元的第二位线。例如，可以通过输入到列解码器的列地址来选择第一位线和第二位线。根据本发明构思的实施例，在第一存储器单元被激活并且经过参照时间(即，tRCD)之后选择第一位线和第二位线。也就是说，可以通过提前选择第一位线和第二位线的定时来提高存储器器件的读取速度。
在操作S130中，从第一存储器单元读出第一读取数据，并从第二存储器单元读出第二读取数据。例如，连接到第一位线和第二位线的选择晶体管可以由输入到列解码器的读取命令RD导通或关断。
在操作S140中，第一读取数据和第二读取数据被串行化。在实施例中，可以在第二读取数据被完全提供给串行器之前进行串行化。由于在所有读取数据已经完全提供给串行器之前进行串行化，所以可以提高读取速度。例如，串行器可以在接收第二读取数据的剩余部分之前，开始对已经接收的第二读取数据的一部分进行处理。
图19是示出了根据本发明构思的示例性实施例的操作存储器器件的方法的流程图。例如，将描述存储器器件的写操作。为了帮助理解，将参照图1、图2、图8和图19给出描述。
为了执行存储器器件的读取或写操作，选择字线，并且连接到所选择的字线的存储器单元可以被激活。也就是说，图19的操作S210和操作S220与图18的操作S110和操作S120基本上相同，因此，这里不再重复其描述。
在操作S230中，从主机接收写入数据。例如，串行化的写入数据DQ1可以被提供给外围电路的解串器。
在操作S240中，写入数据DQ1被解串行化。在实施例中，在完全接收写入数据之前执行解串行化。例如，可以开始对已经完全接收到写入数据的剩余部分之前已经接收的写入数据的一部分执行解串行化。也就是说，一旦接收到写入数据DQ1，就通过解串行化操作来生成要存储在第一存储器单元中的第一写入数据。然后，可以生成要存储在第二存储器单元中的第二写入数据。由于在写入数据已经被完全接收之前开始解串行化，所以可以提高写入速度。
图20是示出了可以应用根据本发明构思的实施例的存储器器件的存储器模块(例如，存储卡)的示例的视图。存储器模块1000包括寄存器时钟驱动器(RCD)1100、多个存储器器件1200和多个数据缓冲器1300。例如，每个存储器器件1200可以是DRAM。
如图20所示，寄存器时钟驱动器1100布置在存储器模块1000的中心附近。存储器器件1200布置在寄存器时钟驱动器1100的相对侧。数据缓冲器1300布置在寄存器时钟驱动器1100的相对侧。然而，存储器模块1000的元件的布置不限于此。
寄存器时钟驱动器1100可以控制存储器模块1000的整体操作。寄存器时钟驱动器1100可以从主机接收命令CMD和地址ADDR，并且可以向存储器器件1200中的每一个提供命令CMD和地址ADDR。
存储器器件1200中的每一个可以被实现为根据本发明构思的实施例操作。例如，可以根据来自主机的读取请求或写入请求，从离解码器最近的存储器单元被激活的时间点计算每个存储器器件1200的“tRCD”。在读操作期间，一旦从离行解码器最近的存储器单元读取了数据，就可以开始串行化。如在上面的描述中，一旦从主机接收到写入数据，就可以开始解串行化。利用上述方法，可以提高读取和写入速度。
数据缓冲器1300连接到存储器器件1200。数据缓冲器1300可以临时存储存储器模块1000与外部交换的数据DQ。例如，数据缓冲器1300可以从主机接收数据，并且可以向存储器器件1200提供接收的数据。数据缓冲器1300可以向主机提供从存储器器件1200读取的数据。
数据缓冲器1300可以被实现为适合于双倍数据速率(DDR)接口标准。例如，数据缓冲器130中的每一个可以被实现为输入和输出八个数据信号和两个数据选通信号。例如，数据缓冲器1300中的每一个可以用双端口SRAM来实现。
虽然已经参照本发明的示例性实施例描述了本发明的概念，但是对于本领域技术人员来说显而易见的是，在不脱离本发明构思的精神和范围的情况下，可以进行各种改变和修改。因此，应当理解，上述实施例不是限制性的，而是示例性的。

Claims (23)

1.一种存储器器件，包括：
连接到字线和第一位线的第一存储器单元；
连接到所述字线和第二位线的第二存储器单元；以及
行解码器，被配置为选择所述字线，
其中，所述行解码器和所述第一存储器单元之间的第一距离比所述行解码器和所述第二存储器单元之间的第二距离短，
其中，基于当所述第一存储器单元被激活的时间点来选择所述第一位线。
2.如权利要求1所述的存储器器件，其中，在从所述第一存储器单元被激活的时间点起经过参照时间之后选择所述第一位线。
3.如权利要求1所述的存储器器件，其中，所述第一存储器单元被从位于所述存储器器件外部的源接收的激活信号激活。
4.如权利要求1所述的存储器器件，还包括：
地址缓冲器，被配置为基于从位于所述存储器器件外部的源接收的地址，生成用于选择所述字线的行地址和用于选择所述第一位线和所述第二位线的列地址；
有源控制器，被配置为生成用于激活所述第一存储器单元的激活信号；
命令解码器，被配置为基于从位于所述存储器器件外部的源接收的命令来生成读取命令或写入命令；以及
列解码器，被配置为基于所述列地址选择所述第一位线。
5.如权利要求1所述的存储器器件，还包括：
串行器，被配置为串行化从所述第一存储器单元读取的第一读取数据和从所述第二存储器单元读取的第二读取数据，以生成串行化的读取数据，
其中所述串行器在完全接收所述第二读取数据之前输出所述第一读取数据。
6.如权利要求5所述的存储器器件，其中，所述串行器包括：
锁存器，被配置为接收所述第一读取数据和所述第二读取数据；以及
脉冲发生器，被配置为生成应用到所述串行器的多个脉冲，以通过使用所述第一读取数据和所述第二读取数据来生成串行化的读取数据。
7.如权利要求1所述的存储器器件，还包括：
解串器，被配置为对从位于所述存储器器件外部的源接收的写入数据进行解串行化；
其中，在将要存储在所述第二存储器单元中的第二写入数据被生成之前，所述解串器通过解串行化所述写入数据来生成要存储在所述第一存储器单元中的第一写入数据。
8.如权利要求7所述的存储器器件，其中，所述解串器包括：
脉冲发生器，被配置为生成应用到所述解串器的多个脉冲，以通过使用所述写入数据生成所述第一写入数据和所述第二写入数据；以及
数据对准电路，被配置为对准所述第一写入数据和所述第二写入数据。
9.如权利要求1所述的存储器器件，其中，所述第一存储器单元是连接到所述字线的存储器单元中离所述行解码器最近的存储器单元。
10.如权利要求1所述的存储器器件，其中，所述第一存储单元和所述第二存储器单元中的每一个是动态随机存取存储器(DRAM)单元。
11.一种存储器器件，包括：
第一存储器块，包括连接到字线和第一位线的第一存储器单元；
第二存储器块，包括连接到所述字线和第二位线的第二存储器单元；以及
行解码器，被配置为选择所述字线，
其中，所述行解码器和所述第一存储器单元之间的第一距离比所述行解码器和所述第二存储器单元之间的第二距离短，
其中，基于所述第一存储器单元被激活的时间点来选择所述第一位线。
12.如权利要求11所述的存储器器件，其中，连接到所述第二存储器块的位线的数量比连接到所述第一存储器块的位线的数量多。
13.如权利要求11所述的存储器器件，还包括：
地址缓冲器，被配置为基于从位于所述存储器器件外部的源接收的地址生成用于选择所述字线的行地址、用于选择所述第一位线的第一列地址以及用于选择所述第二位线的第二列地址；
有源控制器，被配置为生成激活所述第一存储器单元的激活信号；
命令解码器，被配置为基于从位于所述存储器器件外部的源接收的命令生成读取命令或写入命令；
第一列解码器，被配置为基于所述第一列地址选择所述第一位线；以及
第二列解码器，被配置为基于所述第二列地址选择所述第二位线。
14.如权利要求11所述的存储器器件，还包括：
串行器，被配置为串行化从所述第一存储器单元读取的第一读取数据和从所述第二存储器单元读取的第二读取数据，
其中，所述串行器在完全接收所述第二读取数据之前输出所述第一读取数据。
15.如权利要求11所述的存储器器件，还包括：
解串器，被配置为对从位于所述存储器器件外部的源接收的写入数据进行解串行化；
其中，在生成将要存储在所述第二存储器单元中的第二写入数据之前，所述解串器通过解串行化所述写入数据来生成要存储在所述第一存储器单元中的第一写入数据。
16.一种操作存储器器件的方法，所述存储器器件包括通过字线连接到行解码器以及通过第一位线和第二位线连接到列解码器的第一存储器单元和第二存储器单元，所述方法包括：
激活连接到由所述行解码器所选择的所述字线的所述第一存储器单元和所述第二存储器单元；以及
基于所述第一存储器单元被激活的时间点选择所述第一位线和所述第二位线，
其中，所述行解码器与所述第一存储器单元之间的第一距离比所述行解码器与所述第二存储器单元之间的第二距离短。
17.如权利要求16所述的方法，还包括：
基于输入到所述列解码器的读取命令，分别从所述第一存储器单元和所述第二存储器单元读取第一读取数据和第二读取数据；以及
通过使用串行器来串行化所述第一读取数据和所述第二读取数据，
其中，在完全接收所述第二读取数据之前从所述串行器输出所述第一读取数据。
18.如权利要求16所述的方法，还包括：
基于输入到所述列解码器的写入命令，从位于所述存储器器件外部的源接收写入数据；以及
通过使用解串器来对所述写入数据进行解串行化，
其中，在生成将要存储在所述第二存储器单元中的第二写入数据之前，从所述解串器输出要存储在所述第一存储器单元中的第一写入数据。
19.如权利要求16所述的方法，其中，所述第一存储器单元是连接到所述字线的存储器单元中离所述行解码器最近的存储器单元。
20.如权利要求16所述的方法，其中，所述第一存储器单元和所述第二存储器单元中的每一个是动态随机存取存储器(DRAM)单元。
21.一种存储器器件，包括：
连接到字线和第一位线的第一存储器单元；
连接到所述字线和第二位线的第二存储器单元；
行解码器，被配置为选择所述字线；
锁存器，被配置为锁存从所述第一存储器单元读取的第一读取数据；以及
脉冲发生器，被配置为基于所述第一存储器单元被激活时的时间点生成第一脉冲，以控制锁存器响应于所述第一脉冲输出所述第一读取数据，
其中，所述行解码器与所述第一存储器单元之间的第一距离比所述行解码器与所述第二存储器单元之间的第二距离短。
22.如权利要求21所述的存储器器件，还包括列解码器，其基于所述第一存储器单元被激活的时间点选择所述第一位线。
23.如权利要求21所述的存储器器件，其中，所述锁存器锁存从所述第二存储器单元读取的第二读取数据，并且脉冲发生器响应于第二脉冲在所述第一脉冲之后的延迟周期生成第二脉冲以控制所述锁存器输出所述第二读取数据。
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