CN110021319A - 半导体器件 - Google Patents

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Abstract

本申请公开了一种半导体器件。所述半导体器件可以包括：多个存储体，其布置在第一方向上；地址解码器，其布置在所述存储体的一侧；多个局部感测放大器阵列，其布置在所述存储体的每个存储体之下；多个第一输入/输出线，其连接在所述存储体和与所述存储体中的每个存储体相对应的所述局部感测放大器阵列之间；以及至少一个第二输入/输出线，其连接到所述局部感测放大器阵列并且在所述第一方向上延伸。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年1月8日向韩国知识产权局提交的申请号为10-2018-0002321的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本发明的各种实施例总体而言涉及一种半导体器件。具体地，实施例涉及一种半导体存储器件。
背景技术
通常，诸如动态随机存取存储器(DRAM)的半导体存储器件可以包括多个存储单元阵列。存储单元阵列可以包括用于储存数据的存储单元。可以通过控制字线和位线来访问存储单元。
随着半导体存储器件的集成度变得更高，可能需要提供具有更大的数据储存容量和更小尺寸的半导体存储器件。为了储存海量数据，可能需要提供具有大尺寸的存储单元阵列。然而，大尺寸的存储单元阵列可能妨碍半导体存储器件的高集成度。
发明内容
示例性实施例可以提供一种能够降低功耗并提高操作速度的半导体器件。
在本公开的一个实施例中，一种半导体器件可以包括：多个存储体，其布置在第一方向上；地址解码器，其布置在所述存储体的一侧；多个局部感测放大器阵列，其布置在所述存储体中的每个存储体之下；多个第一输入/输出线，其连接在所述存储体和与所述存储体中的每个存储体相对应的所述局部感测放大器阵列之间；以及至少一个第二输入/输出线，其连接到所述局部感测放大器阵列并且在所述第一方向上延伸。
在本公开的一个实施例中，一种半导体器件可以包括：多个区块MAT，其包括多个存储单元，所述MAT在第一方向上彼此相邻；多个第一感测放大器阵列，其布置在所述MAT之间，所述第一感测放大器阵列中的每个第一感测放大器阵列包括多个第一感测放大器；以及多个列选择信号线，其在与所述第一方向实质上垂直的第二方向上在所述第一感测放大器阵列上延伸，以将列选择信号传输到所述第一感测放大器。
在本公开的一个实施例中，一种半导体器件可以包括：区块MAT，其包括多个存储单元；多个感测放大器阵列，其布置在所述MAT的一侧，所述感测放大器阵列中的每个感测放大器阵列包括多个感测放大器；多个第一输入/输出线，其布置在所述感测放大器阵列上、在第一方向上彼此间隔开以及通过开关元件与至少一个感测放大器连接；多个列选择信号线，其用于将列选择信号传输到所述开关元件；以及多个第二输入/输出线，其通过接触连接到所述第一输入/输出线，并在与所述第一方向实质上垂直的第二方向上在所述MAT上延伸。
在本公开的一个实施例中，一种半导体器件可以包括：存储单元组，其布置在第一方向上；正常感测放大器阵列，其布置在所述存储单元组之间，并且适用于根据列选择信号来放大所述存储单元组之中的相邻存储单元组的数据；第一边沿感测放大器阵列和第二边沿感测放大器阵列，其分别布置在所述存储单元组之中的最上面的存储单元组之上和最下面的存储单元组之下，并且适用于根据列选择信号来放大所述最上面的存储单元组和所述最下面的存储单元组的数据；列选择信号线，其在第二方向上在所述正常感测放大器阵列上延伸，并且适用于将所述列选择信号传送到所述正常感测放大器阵列；分段输入/输出线，其与所述列选择信号线实质上共面，并且适用于传送被放大的数据；局部输入/输出线，其在所述第一方向上在比所述分段输入/输出线更高的层次上延伸，并且适用于传送通过所述分段输入/输出线提供的所述被放大的数据；局部感测放大器阵列，其布置在所述存储单元组之下，并且适用于进一步放大通过所述局部输入/输出线提供的数据；以及全局输入/输出线，其布置在比所述局部输入/输出线更高的层次上，并且适用于传送由所述局部感测放大器阵列放大的数据。
根据示例性实施例，可以通过增加单个MAT中的数据输入/输出线的数量来增加可以同时向/从单个MAT输入/输出的数据的量。
此外，因为可以增加同时向/从单个MAT输入/输出的数据的量，所以在输入/输出数据时被驱动的存储器尺寸可以具有小尺寸，使得半导体器件可以具有低功耗和提高的操作速度。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本公开的主题的以上和其他方面、特征和优点，其中：
图1是示出根据本公开的一个实施例的半导体系统的框图；
图2是示出根据本公开的一个实施例的半导体器件的框图；
图3是示出图2中的存储区域的视图；
图4是示出图3中的部分“A”的视图。
图5是示出根据本公开的一个实施例的列选择信号线和数据输入/输出线SIO、LIO和GIO的平面布局图；
图6是示出根据本公开的一个实施例的感测放大器、位线、列选择信号线和数据输入/输出线之间的连接关系的视图；
图7A至图7C是示出根据本公开的实施例的分段输入/输出线、局部输入/输出线和列选择信号线的平面布局图；
图8是示出数据寄存器的视图；
图9是示出正常感测放大器的电路图；
图10A是示出边沿感测放大器的电路图；
图10B是示出边沿感测放大器的操作的定时图；
图11是示出包括根据本公开的一个实施例的半导体器件的电子系统的视图；
图12是示出包括根据本公开的一个实施例的半导体器件的系统的视图；
图13是示出包括根据本公开的一个实施例的半导体器件的存储器模块的视图；
图14是示出包括根据本公开的一个实施例的半导体器件的存储系统的框图；
图15是示出包括图14中的存储系统的计算系统的框图；以及
图16是示出包括根据本公开的一个实施例的半导体器件的用户系统的框图。
具体实施方式
下面参考附图更详细地描述本发明的各种实施例。然而，我们注意到，本发明可以以不同的形式和变型来实施，并且不应该被解释为限于本文中所阐述的实施例。相反，提供所描述的实施例使得本公开是透彻和完整的，并且将本发明充分传达给本发明所属领域的技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。应注意，对“一个实施例”的引用不一定仅意味着一个实施例，并且对“一个实施例”的不同引用不一定是相同的实施例。
附图不一定按比例绘制，并且在一些情况下，可能夸大了比例以便清楚地示出实施例的特征。
将进一步理解，当一个元件被称为“连接到”或“耦接到”另一个元件时，它可以直接在另一元件上，连接到或耦接到另一个元件，或者可以存在一个或更多个中间元件。另外，还应理解，当一个元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。
本文中所使用的术语仅用于描述特定实施例的目的，而非意在限制本发明。
如本文中所用，除非上下文另有明确指出，否则单数形式也可以包括复数形式，反之亦然。
本文中参考本公开的理想化实施例的横截面和/或平面图来描述本公开。然而，本公开的实施例不应被解释为限制本发明的构思。尽管将示出和描述本公开的一些实施例，但是本领域普通技术人员将理解，在不脱离本公开的原理和精神的情况下，可以在这些实施例中做出改变。
图1是示出根据本公开的一个实施例的半导体系统10的框图。
参考图1，半导体系统10可以包括半导体器件100和控制器200。
为了执行从主机设备请求的诸如读取操作、写入操作、刷新操作等的操作，控制器200可以控制半导体器件100的操作。控制器200可以通过响应于来自主机设备的请求而将命令CMD和地址ADDR传输到半导体器件100来控制半导体器件100的操作。当对半导体器件100的存储单元(未示出)执行读取操作和写入操作时，数据DATA可以在控制器200与半导体器件100之间传输。
半导体器件100可以包括易失性存储器件和非易失性存储器件。例如，易失性存储器件可以包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、同步DRAM(SDRAM)等。例如，非易失性存储器件可以包括只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
图2是示出图1中的半导体器件100的框图。
参考图2，半导体器件100可以包括存储区域110、行/列解码器120、数据输入/输出电路130、时钟缓冲器140、命令缓冲器150、地址缓冲器160和数据缓冲器170。然而，半导体器件100的配置不限于上述元件。
存储区域110可以储存从控制器200传输的数据。存储区域110可以包括多个存储体组BG1至BGm(参见图3)。存储体组BG1至BGm中的每个存储体组可以包括多个存储体BANK1至BANKn(参见图3)。存储体BANK1至BANKn中的每个存储体可以包括多个区块(MAT)MAT1至MATi(参见图4)。MAT MAT1至MATi中的每个MAT可以包括多个存储单元。
MAT MAT1至MATi中的每个MAT的存储单元可以连接到多个字线(未示出)与多个位线(未示出)之间的交叉点。每个存储单元可以包括用于储存数据的数据储存元件(未示出)，以及连接到数据储存元件、字线和位线的访问元件(未示出)。访问元件可以包括晶体管。然而，本发明不限于此。例如，访问元件可以包括代替晶体管的其他元件。此外，数据储存元件可以包括电容器。然而，本发明不限于此。例如，数据储存元件可以包括代替电容器的其他元件。
例如，当多个字线的一个字线和多个位线的一个位线被激活时，连接到被激活的字线和被激活的位线的访问元件可以被导通。当访问元件被导通时，数据可以储存在相应的数据储存元件中或者从相应的数据储存元件中读取。
半导体器件100可以通过控制器200的控制来执行诸如写入操作、读取操作、刷新操作等的各种操作。半导体器件100可以在写入操作期间将从控制器200接收到的数据储存在存储区域110中。半导体器件100可以在读取操作期间读取储存在存储区域110中的数据并将所读取的数据传输到控制器200。
可以改变在半导体器件100的存储区域110中激活的字线的长度。例如，设置在存储区域110中的字线可以被形成为与多个MAT交叉。可以通过多个MAT中的每个MAT来物理地或逻辑地划分字线。半导体器件100可以通过控制器200的控制来使能或禁止与多个MAT中的每个MAT相对应的字线，以改变被激活的字线的长度。这里，改变被激活的字线的长度可以意味着改变被激活的页的尺寸。
当被激活的页的尺寸改变时，同时输入/输出的数据的量也可以改变。例如，当被激活的页的尺寸增大时，同时输入/输出的数据的量也可以增大。相反，当被激活的页的尺寸减小时，同时输入/输出的数据的量也可以减小。
行/列解码器120可以从地址缓冲器160接收行地址信号RA<0:m>和列地址信号CA<0:m>。行/列解码器120可以对行地址信号RA<0:m>进行解码并输出行选择信号。在字线之中与行选择信号相对应的字线可以被激活。此外，行/列解码器120可以对列地址信号CA<0:m>进行解码并输出列选择信号。在位线之中与列选择信号相对应的位线可以被激活。
例如，行/列解码器120可以包括在第一方向上交替并重复地布置的多个行解码器和多个列解码器。第一方向可以与位线的延伸方向、多个存储体BANK1至BANKn的布置方向或者多个MAT MAT1至MATi的布置方向实质上平行。稍后将参考附图来详细说明行/列解码器120。
数据输入/输出电路130可以连接在数据缓冲器170与存储区域110之间。数据缓冲器170和数据输入/输出电路130可以通过内部数据总线180彼此连接。当对存储区域110执行写入操作时，数据输入/输出电路130可以将通过内部数据总线180从数据缓冲器170传输的数据DATA储存在存储区域110的特定存储单元中。当对存储区域110执行读取操作时，数据输入/输出电路130可以将从存储区域110的特定存储单元中读取的数据DATA通过内部数据总线180输出到数据缓冲器170。
数据输入/输出电路130可以包括输入/输出感测放大器IOSA(参见图3)和写入驱动器WTD(参见图3)。输入/输出感测放大器IOSA可以将从存储区域110的存储单元读取的数据DATA传输到内部数据总线180。写入驱动器WTD可以将通过内部数据总线180传输的数据DATA传输到存储区域110的存储单元。然而，数据输入/输出电路130可以不限于上述配置。
时钟缓冲器140可以从控制器200接收系统时钟信号CLK和CLKB。时钟缓冲器140可以缓冲系统时钟信号CLK和CLKB，并基于所缓冲的系统时钟信号CLK和CLKB来产生内部时钟信号ICLK。尽管未在图2中示出，但是时钟缓冲器140可以包括用于控制时钟的相位和定时的延迟电路、延迟固定环电路等。由于时钟缓冲器140可以是本领域技术人员公知的，因此为简洁起见，这里可以省略关于时钟缓冲器140的任何进一步说明。
命令缓冲器150可以基于从控制器200接收到的命令CMD来产生各种内部命令信号。例如，控制器200可以改变行地址选通信号/RAS、列地址选通信号/CAS、写入使能信号/WE和芯片使能信号/CE的电平，并将所改变的行地址选通信号/RAS、列地址选通信号/CAS、写入使能信号/WE和芯片使能信号/CE的电平提供给半导体器件100的命令缓冲器150，使得半导体器件100执行特定的操作。
命令缓冲器150可以基于从控制器200接收到的命令CMD(诸如行地址选通信号/RAS、列地址选通信号/CAS、写入使能信号/WE和芯片使能信号/CE)来产生激活信号ACT、写入信号WT、读取信号RD、刷新信号REF等。
激活信号ACT可以是指示用于激活存储区域110中基于地址信号A<0:m>选择的字线的激活操作的信号。写入信号WT可以是指示对连接到被激活的字线的存储单元的写入操作的信号。读取信号RD可以是指示对连接到被激活的字线的存储单元的读取操作的信号。刷新信号REF可以是指示半导体器件100的自动刷新操作和/或自刷新操作的信号。
地址缓冲器160可以从控制器200接收地址信号A<0:m>(其中m是大于或等于1的整数)。地址信号A<0:m>可以是访问特定存储单元的信息。地址信号A<0:m>可以包括要被激活的字线和位线的信息。地址缓冲器160可以基于从控制器200接收到的地址信号A<0:m>来将行地址信号RA<0:m>和列地址信号CA<0:m>输出到行/列解码器120。
数据缓冲器170可以接收从控制器200传输的数据DQ<0:n>(其中n是大于或等于1的整数)，或者将从半导体器件100的存储区域110读取的数据输出到控制器200。
尽管未在图2中示出，但是数据缓冲器170可以包括接收器和发射器。接收器可以通过外部数据总线接收从控制器200传输的数据DQ<0:n>。发射器可以将从存储区域110读取的数据输出到外部数据总线。
此外，尽管未在图2中示出，但是数据缓冲器170可以接收和输出数据选通信号。数据选通信号可以是与数据DQ<0:n>同步的信号。数据选通信号可以是半导体器件100用来接收从控制器200传输的数据的信号，或者是控制器200用来接收从半导体器件100传输的数据的信号。
图3是示出图2中的存储区域110的视图。
参考图3，存储区域110可以包括多个存储体组BG1至BGm和多个行/列解码器120。例如，存储体组BG1至BGm和行/列解码器120可以布置在实质上相同的平面上。然而，本发明不限于此。例如，存储体组BG1至BGm和行/列解码器120可以布置在不同的平面上。
存储体组BG1至BGm中的每个存储体组可以包括多个存储体BANK1至BANKn和多个局部感测放大器阵列LSAA。多个局部感测放大器阵列LSAA中的每个局部感测放大器阵列可以布置在相应的存储体BANK1至BANKn之下。例如，局部感测放大器阵列LSAA的数量可以与存储体BANK1至BANKn的数量实质上相同。然而，本发明不限于此。例如，局部感测放大器阵列LSAA的数量可以与存储体BANK1至BANKn的数量不同。局部感测放大器阵列LSAA中的每个局部感测放大器阵列可以感测并放大从相应的存储体BANK1至BANKn的存储单元读取并加载在局部输入/输出线LIO上的数据。局部感测放大器阵列LSAA可以将放大的数据传输到全局输入/输出线GIO。
为了传输从存储体BANK1至BANKn中的每个存储体的存储单元读取并加载到相应的局部感测放大器阵列LSAA上的数据，局部输入/输出线LIO中的每个局部输入/输出线可以与相应的存储体BANK1至BANKn相交并连接到局部感测放大器阵列LSAA。全局输入/输出线GIO可以与局部感测放大器阵列LSAA电连接。此外，全局输入/输出线GIO可以与存储体组BG相交。全局输入/输出线可以将从局部感测放大器阵列LSAA传输的数据传输到相应的输入/输出感测放大器IOSA。
图3示出了关于第一存储体组BG1的局部输入/输出线LIO和全局输入/输出线GIO。与第一存储体组BG1上的局部输入/输出线LIO和全局输入/输出线GIO实质上相同的局部输入/输出线LIO和全局输入/输出线GIO可以设置在第二存储体组BG2至第m存储体组BGm上。
在图3中，输入/输出感测放大器IOSA和写入驱动器WTD被包括在数据输入/输出电路130中。然而，本公开不限于此。例如，输入/输出感测放大器IOSA和写入驱动器WTD可以设置在存储区域110与数据输入/输出电路130之间。
如图3所示，输入/输出感测放大器IOSA和写入驱动器WTD可以被提供给存储体组BG1至BGm中的每个存储体组。然而，本公开不限于此。例如，被提供给存储体组BG1至BGm中的每个存储体组的输入/输出感测放大器IOSA和写入驱动器WTD可以连接到与存储体组BG1至BGm中的每个存储体组相交延伸的全局输入/输出线GIO。存储体组BG1至BGm中的每个存储体组中的存储体BANK1至BANKn可以共同使用一对的输入/输出感测放大器IOSA和写入驱动器WTD。
输入/输出感测放大器IOSA可以在对存储区域110执行读取操作的同时感测并放大全局输入/输出线GIO中的数据DATA。输入/输出感测放大器IOSA可以将被放大的数据传输到内部数据总线180。写入驱动器WTD可以在对存储区域110执行写入操作的同时将内部数据总线180中的数据DATA传输到全局输入/输出线GIO。
例如，从存储体BANK1至BANKn中的每个存储体的存储单元读取的数据可以通过相应的局部感测放大器阵列LSAA而被放大到等于或大于特定电平。被放大的数据可以通过全局输入/输出线GIO而被传输到输入/输出感测放大器IOSA。输入/输出感测放大器IOSA可以感测并放大通过全局输入/输出线GIO传输的被放大的数据，并将已放大的数据传输到内部数据总线180(参见图2)。
再次参考图3，每个行/列解码器120可以设置在一对存储体组(例如，第一存储体组BG1与第二存储体组BG2)之间。行/列解码器120可以被设置为在与存储体BANK1至BANKn的布置方向实质上平行的方向上延伸。在图2中，为了便于解释，行/列解码器120可以与存储区域110分离。此外，在图3中，行/列解码器120可以设置在存储区域110中。然而，行/列解码器120的位置可以不限于特定位置，并且可以根据设计而被放置在别处。
图4是示出图3中的部分“A”的视图。图4示出了图3的第一存储体BANK1的示例。除了图3中的第一存储体BANK1之外的存储体可以具有与图4中所描述的第一存储体BANK1的配置实质上相同的配置。
参考图4，第一存储体BANK1可以包括多个MAT MAT1至MATi、多个感测放大器阵列SAA1至SAAi-1以及多个边沿感测放大器阵列ESAA1和ESAA2。
尽管未在图4中示出，但是MAT MAT1至MATi中的每个MAT可以包括在X方向上延伸的多个字线和在Y方向上延伸的多个位线。MAT MAT1至MATi可以包括连接到多个字线和多个位线之间的交叉点的多个存储单元。多个存储单元可以储存数据。字线驱动器WD可以设置在多个MAT MAT1至MATi的两侧。
字线驱动器WD可以被配置为驱动多个MAT MAT1至MATi的每个MAT中的字线之中由行选择信号选择的字线。在图4中，两个字线驱动器可以沿X方向布置在MATMAT1至MATi的每个MAT的两侧。然而，字线驱动器WD的位置和数量可以不限于特定的位置和特定的数量。用于驱动字线的技术可以与本发明的主要特征没有直接关系。由于用于驱动字线的技术对于本领域技术人员来说是公知的，因此为了简洁起见，这里可以省略关于字线驱动器WD的任何进一步说明。
在图4中，一个存储体可以包括一个MAT阵列，该MAT阵列中MAT MAT1至MATi可以在Y方向上层叠。然而，本发明不限于此。例如，一个存储体可以包括多个MAT阵列。
感测放大器阵列SAA1至SAAi-1可以布置在相邻的MAT MAT1至MATi之间。例如，感测放大器阵列SAA1至SAAi-1可以布置在第一MAT1和第二MAT2之间至第(i-1)MAT和第(i)MAT之间。
因此，第一存储体BANK1中的感测放大器阵列SAA1至SAAi-1的数量可以比MATMAT1至MATi的数量少。即，如图4所示，当第一存储体BANK1中的MAT MAT1至MATi的数量可以是(i)时，感测放大器阵列SAA1至SAAi-1的数量可以是(i-1)。这里，“i”可以是大于或等于2的整数。
感测放大器阵列SAA1至SAAi-1中的每个感测放大器阵列可以与相邻的MATMAT1至MATi中的位线连接。例如，第一MAT MAT1与第二MAT MAT2之间的第一感测放大器阵列SAA1可以与第一MAT MAT1中的一部分位线和第二MAT MAT2中的一部分位线连接。该结构可以称为开放位线结构。第一感测放大器阵列SAA1可以感测并放大第一MAT MAT1中的所述部分位线与第二MAT MAT2中的所述部分位线之间的电压差。
尽管未在图4中示出，但是感测放大器阵列SAA1至SAAi-1中的每个感测放大器阵列可以包括多个感测放大器SA。每个感测放大器SA可以连接到第一MAT MAT1中的所述部分位线之中的一个位线(例如，正位线)以及第二MAT MAT2中的所述部分位线之中的一个位线(例如，负位线)。
边沿感测放大器阵列ESAA1和ESAA2可以分别布置在第一存储体BANK1的MAT MAT1至MATi之中的最上面的第一MAT MAT1之上和最下面的第(i)MAT MATi之下。边沿感测放大器阵列ESAA1和ESAA2可以包括布置在第一MAT MAT1之上的第一边沿感测放大器阵列ESAA1和布置在第(i)MAT MATi之下的第二边沿感测放大器阵列ESAA2。
因此，第一边沿感测放大器阵列ESAA1可以布置在第一存储体BANK1的最上面的第一MAT MAT1之上。第一感测放大器阵列SAA1可以布置在第一存储体BANK1的最上面的第一MAT MAT1之下。第二感测放大器阵列SAA2可以布置在第一存储体BANK1的第二MAT MAT2之下。第(i-1)感测放大器阵列SAAi-1可以布置在第一存储体BANK1的最下面的第(i)MATMATi之上。第二边沿感测放大器阵列ESAA2可以布置在第一存储体BANK1的最下面的第(i)MAT MATi之下。
因为第一边沿感测放大器阵列ESAA1可以布置在第一存储体BANK1之上并且第二边沿感测放大器阵列ESAA2可以布置在第一存储体BANK1之下，所以可以不需要沿Y方向在第一存储体BANK1的边沿部分处形成虚设MAT。
第一边沿感测放大器阵列ESAA1可以连接到第一MAT MAT1中的一部分位线。第二边沿感测放大器阵列ESAA2可以连接到第(i)MAT MATi中的一部分位线。例如，第一MATMAT1中的位线可以包括连接到第一感测放大器阵列SAA1的第一位线和连接到第一边沿感测放大器阵列ESAA1的第二位线。第(i)MAT MATi中的位线可以包括连接到第(i-1)感测放大器阵列SAAi-1的第一位线和连接到第二边沿感测放大器阵列ESAA2的第二位线。
第一边沿感测放大器阵列ESAA1和第二边沿感测放大器阵列ESAA2中的每个可以包括多个边沿感测放大器ESA(未示出)。第一边沿感测放大器阵列ESAA1和第二边沿感测放大器阵列ESAA2中的边沿感测放大器ESA可以具有与第一感测放大器阵列SAA1至第(i)感测放大器阵列SAAi-1中的感测放大器SA的结构不同的结构。稍后可以参考以下附图来说明感测放大器SA与边沿感测放大器之间的结构差异和操作差异。
再次参考图4，行/列解码器120可以包括多个行解码器Row-Dec和多个列解码器Col-Dec，所述多个行解码器和多个列解码器布置在与第一存储体BANK1的MAT MAT1至MATi的布置方向实质上平行的方向上。行解码器Row-Dec和列解码器Col-Dec可以交替且重复地布置。
例如，每个行解码器Row-Dec可以在X方向上与相应的MAT MAT1至MATi对准。每个列解码器Col-Dec可以在X方向上与相应的感测放大器阵列SAA1至SAAi-1以及第一边沿感测放大器阵列ESAA1和第二边沿感测放大器阵列ESAA2对准。行解码器Row-Dec和列解码器Col-Dec可以在Y方向上交替布置。
用于传输从每个行解码器Row-Dec输出的行选择信号的行选择信号线可以在X方向上延伸。用于传输从每个列解码器Col-Dec输出的列选择信号的列选择信号线可以在X方向上延伸。因此，行选择信号线和列选择信号线可以实质上彼此平行。列选择信号线可以在X方向上与感测放大器阵列SAA1至SAAi-1以及第一边沿感测放大器阵列ESAA1和第二边沿感测放大器阵列ESAA2相交。
图5是示出根据本公开的一个实施例的列选择信号线和数据输入/输出线SIO、LIO和GIO的平面布局图。具体而言，图5示出了列选择信号线与数据输入/输出线SIO、LIO和GIO之间的布置关系。在图5中，第一金属层M1可以表示最下面的线，第二金属层M2可以表示在第一金属层M1上的线，而第三金属层M3可以表示最上面的线。为了便于解释，图5示出了第二MAT MAT2、第三MAT MAT3、第一感测放大器阵列SAA1至第三感测放大器阵列SAA3和一个局部感测放大器阵列LSAA
参考图5，从地址缓冲器160(参见图2)输出的第一行地址信号RA1<0:m>和第一列地址信号CA1<0:m>可以被输入到相应的行解码器Row-Dec和相应的列解码器Col-Dec。
行解码器Row-Dec可以对输入的第一行地址信号RA1<0:m>进行解码，以输出用于激活第一MAT MAT1的字线之中的第一字线WL1的行选择信号。字线驱动器WD可以驱动通过从行解码器Row-Dec输出的行选择信号选择的第一字线WL1。
列解码器Col-Dec可以对输入的第一列地址信号CA1<0:m>进行解码，以输出第一列选择信号C1_T和C1_B，所述第一列选择信号C1_T和C1_B用于激活第三MAT MAT3中的位线之中的第一位线BLT1和第二MAT MAT2中的位线之中的第一互补位线BLB1。
第一列选择信号C1_T和C1_B可以通过与第二感测放大器阵列SAA2相交的列选择信号线CSL而被输入到第二MAT MAT2与第三MAT MAT3之间的第二感测放大器阵列SAA2的感测放大器SA1中。感测放大器SA1可以将第一位线BLT1的电压和第一互补位线BLB1的电压放大到大于或等于第一电平的电平。感测放大器SA1可以经由通过输入第一列选择信号C1_T和C1_B形成的通道来将第一位线BLT1和第一互补位线BLB1的放大电压传输到相应的分段输入/输出线SIO。
如图5所示，用于传输列选择信号的列选择信号线CSL和用于接收通过感测放大器SA1被放大到大于或等于第一电平的电平的分段输入/输出线SIO可以对应于第一金属层M1。在示例性实施例中，列选择信号线CSL和分段输入/输出线SIO可以位于同一平面上。列选择信号线CSL和分段输入/输出线SIO可以彼此平行地延伸。例如，列选择信号线CSL和分段输入/输出线SIO可以在与第一字线WL1实质上平行的方向上延伸。
分段输入/输出线SIO可以将通过感测放大器SA1被放大到大于或等于第一电平的电平的第一位线BLT1的电压和第一互补位线BLB1的电压传输到相应的局部输入/输出线LIO。分段输入/输出线SIO和局部输入/输出线LIO可以经由接触C彼此电连接。
局部输入/输出线LIO可以在与列选择信号线CSL和分段输入/输出线SIO实质上垂直的方向上延伸。即，局部输入/输出线LIO可以在与位线BLT1和BLB1实质上平行的方向上延伸。局部输入/输出线LIO可以与第二金属层M2相对应，该第二金属层M2布置在比列选择信号线CSL和分段输入/输出线SIO可以位于的平面高的平面上。局部输入/输出线LIO可以将被放大到大于或等于第一电平的电平的第一位线BLT1的电压和第一互补位线BLB1的电压传输到局部感测放大器阵列LSAA。
通过局部输入/输出线LIO传输的第一位线BLT1的电压和第一互补位线BLB1的电压可以被输入到局部感测放大器阵列LSAA中的局部感测放大器LSA之中的相应局部感测放大器LSA中。局部感测放大器LSA可以将具有大于或等于第一电平的电平的第一位线BLT1的电压和第一互补位线BLB1的电压放大到大于或等于第二电平的电平。局部感测放大器LSA可以将具有大于或等于第二电平的电平的第一位线BLT1的放大电压和第一互补位线BLB1的放大电压传输全局输入/输出线GIO。全局输入/输出线GIO可以对应于布置在局部输入/输出线LIO之上的第三金属层M3。
全局输入/输出线GIO可以将具有大于或等于第二电平的电平的第一位线BLT1的放大电压和第一互补位线BLB1的放大电压传输到输入/输出感测放大器IOSA(参见图3)。在图5中，两个局部输入/输出线LIO可以连接到局部感测放大器LSA的输入端子，而一个全局输入/输出线GIO可以连接到局部感测放大器LSA的输出端子。然而，本发明不限于此。例如，全局输入/输出线GIO(其数量与局部输入/输出线LIO的数量实质上相同)可以分别与局部感测放大器LSA的输出端子连接。
输入/输出感测放大器IOSA可以感测具有大于或等于第二电平的电平的第一位线BLT1与第一互补位线BLB1之间的电压差。输入/输出感测放大器IOSA可以将电压差放大到大于或等于第三电平的电平。输入/输出感测放大器IOSA可以将具有大于或等于第三电平的电平的第一位线BLT1与第一互补位线BLB1之间的放大的电压差传输到内部数据总线180(参见图2)。从输入/输出感测放大器IOSA传输的电压可以对应于从第三MAT MAT3的第一存储单元MC1读取的数据。
再次参考图5，从地址缓冲器160(参见图2)输出的第二行地址信号RA2<0:m>和第二列地址信号CA2<0:m>可以分别被输入到相应的行解码器Row-Dec和相应的列解码器Col-Dec。
行解码器Row-Dec可以对输入的第二行地址信号RA2<0:m>进行解码，以输出用于激活第二MAT MAT2的字线之中的第二字线WL2的行选择信号。字线驱动器WD可以驱动由从行解码器Row-Dec输出的行选择信号选择的第二字线WL2。
列解码器Col-Dec可以对输入的第二列地址信号CA2<0:m>进行解码，以输出用于激活第二MAT MAT2中的位线之中的第二位线BLT2的第二列选择信号C2_T和C2_B。
第二列选择信号C2_T和C2_B可以通过与第一感测放大器阵列SAA1相交的列选择信号线CSL而被输入到第一感测放大器阵列SAA1的感测放大器SA2。感测放大器SA2可以将第二位线BLT2的电压和第二互补位线BLB2的电压放大到大于或等于第一电平的电平。感测放大器SA2可以经由通过输入第二列选择信号C2_T和C2_B形成的通道来将第二位线BLT2的放大电压和第二互补位线BLB2的放大电压传输到相应的分段输入/输出线SIO。
分段输入/输出线SIO可以将被放大到大于或等于第一电平的电平的第二位线BLT2的电压和第二互补位线BLB2的电压传输到相应的局部输入/输出线LIO。局部输入/输出线LIO可以将被放大到大于或等于第一电平的电平的第二位线BLT2的电压和第二互补位线BLB2的电压传输到局部感测放大器LSA。
局部感测放大器LSA可以将具有大于或等于第一电平的电平的第二位线BLT2的电压和第二互补位线BLB2的电压放大到大于或等于第二电平的电平。局部感测放大器LSA可以将具有大于或等于第二电平的电平的第二位线BLT2的放大电压和第二互补位线BLB2的放大电压传输到全局输入/输出线GIO。全局输入/输出线GIO可以将具有大于或等于第二电平的电平的第二位线BLT2的放大电压和第二互补位线BLB2的放大电压之间的电压差传输到输入/输出感测放大器IOSA。
输入/输出感测放大器IOSA可以感测具有大于或等于第二电平的电平的第二位线BLT2与第二互补位线BLB2之间的电压差。输入/输出感测放大器IOSA可以将该电压差放大到大于或等于第三电平的电平。输入/输出感测放大器IOSA可以将具有大于或等于第三电平的电平的第二位线BLT2与第二互补位线BLB2之间的放大电压差传输到内部数据总线180。从输入/输出感测放大器IOSA传输的电压可以对应于从第二MAT MAT2的第二存储单元MC2读取的数据。
图6是示出感测放大器SA、位线BLT和BLB、列选择信号线CSL和数据输入/输出线SIO和LIO之间的连接关系的视图。
参考图6，感测放大器SA可以连接到位线BLT和互补位线BLB。位线BLT和互补位线BLB可以通过诸如晶体管的开关元件连接到分段输入/输出线SIOT和SIOB。列选择信号线CSL可以连接到开关元件的输入端子，即晶体管的栅极。因此，当可以通过列选择信号线CSL输入逻辑信号“高”时，开关元件可以被导通以在位线BLT与分段输入/输出线SIOT之间以及在互补位线BLB与分段输入/输出线SIOB之间形成通道。
可以连接到分段输入/输出线SIOT和SIOB以及晶体管的栅极的列选择信号线CSL可以对应于最下面的第一金属层M1。分段输入/输出线SIOT和SIOB以及列选择信号线CSL可以彼此平行地延伸。
通过接触C连接到分段输入/输出线SIOT和SIOB的局部输入/输出线LIOT和LIOB可以对应于第一金属层M1上的第二金属层M2。局部输入/输出线LIOT和LIOB可以在与分段输入/输出线SIOT和SIOB以及列选择信号线CSL实质上垂直的方向上延伸。局部输入/输出线LIOT和LIOB可以连接到局部感测放大器LSA的输入端子。局部感测放大器LSA的输出端子可以连接到全局输入/输出线GIO。全局输入/输出线GIO可以对应于第二金属层M2上的第三金属层M3。
因为列选择信号线CSL可以与分段输入/输出线SIO实质上共面，并且列选择信号线CSL和分段输入/输出线SIO可以沿同一方向延伸，所以可以设置在MAT上的局部输入/输出线LIO的数量可以增加到等于列选择信号线CLS的数量或者大于列选择信号线CLS的数量。因此，同时向/从一个MAT输入/输出的数据的量也可以增加。
此外，因为大于或等于通过驱动传统MAT而输入/输出的数据的数据的量可以通过驱动一个MAT来输入/输出，所以半导体器件可以具有更低的功耗和提高的操作速度。
图7A是示出分段输入/输出线SIO、局部输入/输出线LIO和列选择信号线CSL的视图。尽管未在图7A中示出，但是分段输入/输出线SIO可以包括连接到位线BLT的分段输入/输出线SIOT(参见图6)和连接到互补位线BLB的分段输入/输出线SIOB(参见图6)。此外，至少一个感测放大器SA(参见图6)可以通过开关元件连接到一个分段输入/输出线SIO。
参考图7A，分段输入/输出线SIO可以与感测放大器阵列SAA相交。分段输入/输出线SIO可以被划分成多个线。分段输入/输出线SIO的被划分的线的数量可以根据半导体器件的类型而改变。
例如，分段输入/输出线SIO的被划分的线的数量可以根据同时向/从一个MAT输入/输出的数据的量而改变。即，分段输入/输出线SIO的划分数量可以与同时向/从一个MAT输入/输出的数据量的增大成比例地增大。相反，分段输入/输出线SIO的划分数量可以与同时向/从一个MAT输入/输出的数据量的减小成比例地减小。
列选择信号线CSL可以以与分段输入/输出线SIO与感测放大器阵列SAA相交的方式类似的方式而与感测放大器阵列SAA相交。换言之，列选择信号线CSL可以与分段输入/输出线SIO实质上平行。
局部输入/输出线LIO可以在与列选择信号线CSL和分段输入/输出线SIO实质上垂直的方向上延伸。局部输入/输出线LIO可以通过接触(例如，图5和图6中的接触C)与分段输入/输出线SIO连接。局部输入/输出线LIO可以通过接触从分段输入/输出线SIO接收数据。
如上所述，当分段输入/输出线SIO被划分成多个线时，局部输入/输出线LIO的数量可以与分段输入/输出线SIO的被划分的线的数量实质上相同。即，局部输入/输出线LIO可以分别对应于分段输入/输出线SIO的被划分的线。
再次参考图7A，列选择信号线CSL和分段输入/输出线SIO可以对应于在实质同一平面上形成的金属层M1。局部输入/输出线LIO可以与位于比列选择信号线CSL和分段输入/输出线SIO可以位于的平面高的平面上的金属层M2相对应。列选择信号线CSL和分段输入/输出线SIO可以在第一方向(例如，字线的延伸方向)上在感测放大器阵列SAA上延伸。局部输入/输出线LIO可以在第二方向(例如，位线的延伸方向)上在感测放大器阵列SAA和MAT上延伸。
图7B是示出分段输入/输出线SIO、局部输入/输出线LIO和列选择信号线CSL的视图。为了便于解释，简洁起见这里可以省略与图7A中的元件实质上相同的元件的任何进一步说明。
参考图7B，分段输入/输出线SIO可以在第一方向(例如，字线的延伸方向)上在感测放大器阵列SAA上延伸。分段输入/输出线SIO可以被划分成多个线。
局部输入/输出线LIO可以在第二方向(例如，位线的延伸方向)上在感测放大器阵列SAA和MAT上延伸。局部输入/输出线LIO可以通过接触与分段输入/输出线SIO连接。
列选择信号线CSL可以包括在第一方向上在感测放大器阵列SAA上延伸的第一列选择信号线CSL_p，以及在第二方向上在MAT上延伸的第二列选择信号线CSL_v。
第一列选择信号线CSL_p可以对应于与分段输入/输出线SIO实质共面的金属层M1。第二列选择信号线CSL_v可以对应于与局部输入/输出线LIO实质共面的金属层M2。因此，第一列选择信号线CSL_p可以布置在比第二列选择信号线CSL_v可以位于的层次低的层次上。
图7C是示出分段输入/输出线SIO、局部输入/输出线LIO和列选择信号线CSL的视图。为了便于解释和简洁，这里省略了与图7A和图7B的元件实质相同或重叠的元件的任何进一步说明。
参考图7C，分段输入/输出线SIO可以在第一方向上在感测放大器阵列SAA上延伸。分段输入/输出线SIO可以被划分成多个线。
列选择信号线CSL和局部输入/输出线LIO可以在第二方向上在感测放大器阵列SAA和MAT上延伸。因此，列选择信号线CSL和局部输入/输出线LIO可以与分段输入/输出线SIO实质上垂直。列选择信号线CSL和局部输入/输出线LIO可以对应于在实质上同一平面上的金属层M2。分段输入/输出线SIO可以与布置在比列选择信号线CSL和局部输入/输出线LIO可以位于的层次低的层次上的金属层M1相对应。
列选择信号线CSL可以响应于第一使能信号E1而将列选择信号之中的第一列选择信号CYi_1传输到感测放大器阵列SAA。列选择信号线CSL可以响应于第二使能信号E2而将列选择信号之中的第二列选择信号CYi_2传输到感测放大器阵列SAA。
分段输入/输出线SIO可以顺序地将例如通过输入第一列选择信号CYi_1读取的第一数据的数据以及例如通过输入第二列选择信号CYi_2读取的第二数据的数据传输到局部输入/输出线LIO。即，第一数据和第二数据可以被顺序地传输到一个局部输入/输出线LIO。被传输到局部输入/输出线LIO的第一数据和第二数据可以被顺序地储存在附加的数据寄存器DR的第一数据寄存器D1和第二数据寄存器D2中(参见图8)。第一数据和第二数据可以同时从数据寄存器DR输出。
图8是示出数据寄存器DR的视图。
参考图8，数据寄存器DR可以与局部输入/输出线LIO连接。数据寄存器DR可以包括与每个局部输入/输出线LIO相对应的寄存器。第一数据D1和第二数据D2可以被储存在与局部输入/输出线LIO相对应的寄存器中。
如上所述，第一数据D1可以与通过输入第一列选择信号CYi_1而读取的数据相对应。第二数据D2可以与通过输入第二列选择信号CYi_2而读取的数据相对应。可以通过一个局部输入/输出线LIO来顺序地传输第一数据D1和第二数据D2。被传输的第一数据D1和第二数据D2可以储存在数据寄存器DR中。数据寄存器DR中的第一数据D1和第二数据D2可以作为一个数据D被同时输出。
从数据寄存器DR输出的数据D可以被输入到局部感测放大器阵列LSAA(参见图5)。然而，数据D可以被输入到其他元件中。
图9是示出正常感测放大器SA的电路图。
参考图9，正常感测放大器SA可以包括检测放大器10、上拉控制器20和下拉控制器30。检测放大器10可以检测并放大正位线BLT与负位线BLB之间的电压差。上拉控制器20可以向检测放大器10提供上拉电压。下拉控制器30可以向检测放大器10提供下拉电压。
检测放大器10可以包括两个PMOS晶体管P1和P2以及两个NMOS晶体管N1和N2。例如，当正位线BLT的电压电平可以比负位线BLB的电压电平高时，PMOS晶体管P1和NMOS晶体管N2可以被导通，而PMOS晶体管P2和NMOS晶体管N1可以被关断。正位线BLT的电压电平可以通过上拉电源端子RTO被放大到电源电压VDD的电平。负位线BLB的电压电平可以通过下拉电源端子SB被放大到接地电压VSS的电平。
上拉控制器20可以响应于上拉放大激活信号SAP而向检测放大器10的上拉电源端子RTO提供电源电压VDD。下拉控制器30可以响应于下拉放大激活信号SAN而向检测放大器10的下拉电源端子SB提供接地电压VSS。上拉放大激活信号SAP和下拉放大激活信号SAN可以在预充电操作时被去激活。相反，上拉放大激活信号SAP和下拉放大激活信号SAN可以在激活操作时被激活。
连接到检测放大器10的正位线BLT和负位线BLB可以在正常状态下以实质相同的电压预充电。当任意字线被使能时，连接到字线的单元晶体管可以被导通。电容器中的数据可以通过导通的晶体管的沟道而被传输到正位线BLT。该操作可以称为电荷共享。负位线BLB的电压电平可以被保持。相反，正位线BLT的电压电平可以通过电荷共享来改变。
上拉放大激活信号SAP和下拉放大激活信号SAN可以在激活操作时被激活到高电平。电源电压VDD和接地电压VSS可以分别通过上拉放大激活信号SAP和下拉放大激活信号SAN而被提供给检测放大器10的上拉电源端子RTO和下拉电源端子SB。电源电压VDD的电平和接地电压VSS的电平可以分别提供给上拉电源端子RTO和下拉电源端子SB，使得正位线BLT与负位线BLB之间的电压差可以被放大。
图10A是示出边沿感测放大器ESA的电路图，而图10B是示出边沿感测放大器ESA的操作的定时图。为了便于解释，简洁起见这里可以省略与图9中的元件实质相同的元件的任何进一步说明。
参考图10A，边沿感测放大器ESA可以包括检测放大器50、上拉控制器60和下拉控制器70。检测放大器50可以检测并放大正位线BLT和负位线BLB之间的电压差。上拉控制器60可以向检测放大器50提供上拉电压。下拉控制器70可以向检测放大器50提供下拉电压。
上拉控制器60可以响应于上拉放大激活信号SAP而向检测放大器50的上拉电源端子RTO提供电源电压VDD。
下拉控制器70可以响应于下拉放大激活信号SAN1和SAN2而向检测放大器50的下拉电源端子SB1和SB2提供接地电压VSS。下拉控制器70可以包括第一下拉控制器71和第二下拉控制器73。第一下拉控制器71可以响应于第一下拉放大激活信号SAN1而向检测放大器50的第一下拉电源端子SB1提供第一接地电压VSS1。第二下拉控制器73可以响应于第二下拉放大激活信号SAN2而向检测放大器50的第二下拉电源端子SB2提供第二接地电压VSS2。
上拉放大激活信号SAP、第一下拉放大激活信号SAN1和第二下拉放大激活信号SAN2可以在激活操作时被激活到高电平。电源电压VDD、第一接地电压VSS1和第二接地电压VSS2可以通过被激活的上拉放大激活信号SAP、被激活的第一下拉放大激活信号SAN1和被激活的第二下拉放大激活信号SAN2而被分别提供给检测放大器50的上拉电源端子RTO、第一下拉电源端子SB1和第二下拉电源端子SB2。
因为边沿MAT可能不存在(如图4所示)，所以边沿感测放大器ESA可能不会被双臂位线结构感测到。边沿感测放大器ESA可以通过单臂位线结构来感测。因此，可能通过感测噪声来产生感测裕度的劣化。
此外，如图10B所示，偏移消除部分中的正位线BLT和负位线BLB的斜率可以彼此不同。即，负位线BLB的斜率可以比正位线BLT的斜率高。因此，用于使正位线BLT的偏移消除信息饱和的时间可以被延迟，以产生感测速度的劣化。
在示例性实施例中，第一接地电压VSS1和第二接地电压VSS2可以从激活操作到第一时间被提供给检测放大器50的第一下拉电源端子SB1和第二下拉电源端子SB2，以使正位线BLT的偏移消除信息快速饱和(如图10B所示)。在图10B中，虚线可以表示当边沿感测放大器ESA可以包括一个下拉控制器时偏移消除部分中的正位线BLT的斜率。实线可以表示当边沿感测放大器ESA可以包括两个下拉控制器时偏移消除部分中的正位线BLT的斜率。从激活操作到第一时间的部分t1至t2可以对应于第一偏移消除部分OC1。
因为两个接地电压VSS1和VSS2可以在第一偏移消除部分OC1中被提供给下拉电源端子SB1和SB2，所以正位线BLT和负位线BLB的电压电平会下降至不希望的电平。
为了解决上述下降，在可以经过第一时间t2之后，第二下拉放大激活信号SAN2可以被去激活到低电平。上拉放大激活信号SAP和第一下拉放大激活信号SAN1可以保持为高电平。因此，电源电压VDD和第一接地电压VSS1可以分别提供给检测放大器50的上拉电源端子RTO和第一下拉电源端子SB1。相反，第二接地电压VSS2可以不被提供给检测放大器50的第二下拉电源端子SB2。
因此，如图10B所示，正位线BLT和负位线BLB的电压电平可以从第一时间t2到第二时间t3增大。第一时间t2与第二时间t3之间的部分可以对应于第二偏移消除部分OC2。在可以经过第二时间t3之后，上拉放大激活信号SAP和第一下拉放大激活信号SAN1可以被去激活到低电平。
图11是示出包括示例性实施例的半导体器件的电子系统的视图。
参考图11，该示例性实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出接口1004。
数据储存电路1001可以通过存储器控制器1002的控制信号来储存从存储器控制器1002施加的数据。数据储存电路1001可以读取已储存的数据。数据储存电路1001可以将所读取的数据输出到存储器控制器1002。数据储存电路1001可以包括非易失性存储器，用于在电源可能被切断时连续储存数据。非易失性存储器可以包括NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移扭矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以对通过输入/输出接口1004从诸如主机设备的外部设备施加的命令进行解码。存储器控制器1002可以根据解码结果来控制数据储存电路1001和缓冲存储器1003的数据输入/输出。在图11中，存储器控制器1002可以被示为一个框。然而，本发明不限于此。例如，存储器控制器1002可以包括用于控制数据储存电路1001的控制器和用于控制缓冲存储器1003的控制器。
缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据，即，向/从数据储存电路1001输入/输出的数据。缓冲存储器1003可以储存通过控制信号从存储器控制器1002施加的数据。缓冲存储器1003可以读取已储存的数据。缓冲存储器1003可以将所读取的数据输出到存储器控制器1002。缓冲存储器1003可以包括非易失性存储器，诸如DRAM、SRAM等。
输入/输出接口1004可以为存储器控制器1002和外部设备提供物理连接，使得存储器控制器1002可以接收用于从外部设备输入/输出数据的控制信号，并且数据可以在存储器控制器1002与外部设备之间传输。输入/输出接口1004可以包括诸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI、IDE等的各种接口协议中的任何一种。
电子系统1000可以用作外部储存设备或主机设备的辅助存储设备。电子系统1000可以包括固态盘(SSD)、通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字卡(mSD)、微型安全数字卡(微型SD)、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体卡(SM)、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型快闪存储卡(CF)等。该示例性实施例的半导体器件可以应用于缓冲存储器1003。
图12是示出包括示例性实施例的半导体器件的系统的视图。
该示例性实施例的半导体器件可以有效地用在存储器件、处理器和计算机系统中。例如，系统2000可以使用图1中的半导体器件作为存储器件2350。
系统2000可以包括至少一个处理器2100或中央处理单元(CPU)。可以单独使用处理器2100。可选地，处理器2100可以与其他CPU一起使用。在示例性实施例中，系统2000可以包括一个处理器2100。可选地，系统2000可以包括多个物理CPU或逻辑CPU。
芯片组2150可以与处理器2100连接。芯片组2150可以是用于在系统2000的处理器2100与其他设备之间传输信号的通信路径。系统2000的其他设备可以包括存储器控制器2200、输入/输出(I/O)总线2250和磁盘驱动控制器2300。
在系统2000的配置中，可以通过芯片组2150传输不同的信号。存储器控制器220可以与芯片组2150连接。存储器控制器2200可以包括图1中的半导体器件。
存储器控制器2200可以通过芯片组2150从处理器2100接收请求信号。存储器控制器2200可以布置在芯片组2150中。
存储器控制器2200可以与至少一个存储器件2350连接。在示例性实施例中，存储器件2350可以包括图1中的半导体器件。存储器件2350可以包括用于限定存储单元的字线和位线。
芯片组2150可以与I/O总线2250连接。I/O总线2250可以是用于在芯片组2150与输入/输出设备2410、2420和2430之间传输信号的通信路径。输入/输出设备2410、2420和2430可以包括鼠标2410、视频显示器2420和键盘2430。
I/O总线2250可以使用任意一种通信协议来与输入/输出设备2410、2420和2430通信。I/O总线2250可以布置在芯片组2150中。
磁盘驱动控制器2300可以与内部磁盘驱动器2450连接。磁盘驱动控制器2300可以是芯片组2150与至少一个内部磁盘驱动器2450之间的通信路径。内部磁盘驱动器2450可以储存命令和数据，以便容易地执行外部数据储存器件的断开。
磁盘驱动控制器2300和内部磁盘驱动器2450可以彼此通信。可选地，磁盘驱动控制器2300和内部磁盘驱动器2450可以使用通信协议通过芯片组2150来彼此通信。
在图12中，系统2000可以包括图1中的半导体器件。然而，系统2000可以包括其他设备。
图13是示出包括示例性实施例的半导体器件的存储器模块的视图。
参考图13，存储器模块3000可以包括多个存储芯片3100至3n00和寄存器芯片3010。存储芯片3100至3n00可以包括图1中的半导体器件100。
存储芯片3100至3n00可以从诸如主机、存储器控制器、AP等的外部设备接收命令、地址、数据等。存储芯片3100至3n00可以执行数据的读取操作和写入操作。寄存器芯片3010可以从外部设备接收命令、控制信号等。寄存器芯片3010可以基于接收到的命令和控制信号来储存模式寄存器组(MRS)信息。存储芯片3100至3n00可以包括参考图2至图10B所示的半导体器件。
图14是示出包括示例性实施例的半导体器件的存储系统的框图。
参考图14，存储系统4000可以包括存储器件4100和存储器控制器4200。
存储器控制器4200可以与主机和存储器件4100连接。存储器控制器4200可以将从存储器件4100读取的数据传输到主机。存储器控制器4200可以将从主机传输的数据储存在存储器件4100中。
存储器控制器4200可以包括处理单元4210、主机接口4220、RAM 4230和存储器接口4240。处理单元4210可以控制存储器控制器4200的整个操作。主机接口4220可以包括用于在主机与存储器控制器4200之间执行数据交换的协议。例如，存储器控制器4200可以通过USB、MMC、PCI-E、高级技术附件(ATA)、串行ATA、并行ATA、SCSI、ESDI、集成驱动电子设备(IDE)、嵌入式多媒体卡(eMMC)、通用快闪储存器(UFS)等与主机通信。RAM 4230可以用作处理单元4210的操作存储器。RAM 4230可以包括参考图2至图10B所示的半导体器件。可以基于参考图2至图10B所示的半导体器件的操作来操作RAM 4230。
存储器接口4240可以与存储器件4100接口。存储器控制器4200还可以包括错误校正块。错误校正块可以检测并校正从存储器件4100读取的数据的错误。
存储器控制器4200和存储器件4100可以被集成在一个半导体器件中。存储器控制器4200和存储器件4100可以被集成在一个半导体器件中以形成存储卡。例如，存储器控制器4200和存储器件4100可以被集成到一个半导体器件中以形成PC卡(PCMCIA)、紧凑型快闪存储卡(CF)、智能媒体卡(SM/SMC)、记忆棒卡、多媒体卡(MMC、RS-MMC、微型MMC)、SD卡(SD、迷你SD、微型SD)、通用快闪储存器(UFS)等。
可选地，存储器控制器4200和存储器件4100可以被集成在一个半导体器件中以形成半导体固态盘/驱动器(SSD)。当存储系统4000可以用作固态盘(SSD)时，与存储系统4000连接的主机可以具有提高的操作速度。
此外，存储系统4000可以应用于PDA、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、用于无线通信信息的设备等。
图15是示出包括图14中的存储系统的计算系统的框图。
参考图15，计算系统5000可以包括中央处理单元(CPU)5100、RAM 5200、输入/输出接口5300、电源5400和存储系统4000。
存储系统4000可以通过系统总线5600电连接到CPU 5100、RAM 5200、输入/输出接口5300和电源5400。从输入/输出接口5300提供或由CPU 5100处理的数据可以被储存在存储系统4000中。存储系统4000可以包括控制器4200和非易失性存储器件4100。
例如，RAM 5200可以是计算系统5000的操作存储器。RAM 5200可以包括参考图2至图10B所示的半导体器件。RAM 5200可以基于参考图2至图10B所示的半导体器件的操作来操作。此外，RAM 5200可以包括参考图13所示的存储器模块。
图16是示出包括示例性实施例的半导体器件的用户系统的框图。
参考图16，用户系统6000可以用作计算系统，诸如超移动PC(UMPC)、工作站、网络书、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能手机、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数码相机、数字多媒体广播(DMB)播放器、数字录音机、数字音频播放器、数字图像记录器、数码相片播放器、数字视频录像机、数字视频播放器等。
用户系统6000可以包括应用处理器(AP)6100、主存储单元6200、储存单元6300、网络单元6400和输入/输出(I/O)接口6500。应用处理器6100可以驱动用户系统6000中的元件、操作系统等。例如，应用处理器6100可以包括用于控制用户系统6000中的元件的控制器和接口。
主存储单元6200可以是用户系统6000的操作存储器。主存储单元6200可以是用于补偿应用处理器6100与储存单元6300之间的速度差的缓冲存储器。例如，主存储单元6200可以是随机存取存储器件，诸如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、静态DRAM(SRAM)、双倍数据速率(DDR)SDRAM、DDR2SDRAM、DDR3SDRAM、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)等。主存储单元6200可以基于参考图2至图10B所示的操作来操作。
储存单元6300可以储存数据。例如，储存单元6300可以储存从外部设备接收到的数据。储存单元6300可以将已储存的数据传输到应用处理器6100。储存单元6300可以是大容量型半导体存储器件，诸如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、静态DRAM(SRAM)、双倍数据速率(DDR)SDRAM、DDR2SDRAM、DDR3SDRAM、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND快闪存储器、NOR快闪存储器等，或者大容量型磁盘设备，诸如硬盘驱动器。
网络单元6400可以与外部设备通信。网络单元6400可以辅助无线通信，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、WLAN、UWB、蓝牙、WI-DI等。
输入/输出接口6500可以为用户系统6000提供用于输入或输出数据或命令的接口。输入/输出接口6500可以包括相机、触摸屏、动作识别模块、麦克风、显示器、扬声器等。
本发明的上述实施例旨在说明而非限制本发明。各种替代和等同物是可能的。本发明不受本文中所描述的实施例的限制。本发明也不限于任何特定类型的半导体器件。鉴于本公开内容，其他添加、减少或修改是显而易见的，并且旨在落入所附权利要求的范围内。

Claims (34)

1.一种半导体器件，包括：
多个存储体，其布置在第一方向上，
地址解码器，其布置在所述存储体的一侧；
多个局部感测放大器阵列，其布置在所述存储体中的每个存储体之下；
多个第一输入/输出线，其连接在所述存储体和与所述存储体中的每个存储体相对应的所述局部感测放大器阵列之间；以及
至少一个第二输入/输出线，其连接到所述局部感测放大器阵列并且在所述第一方向上延伸。
2.根据权利要求1所述的半导体器件，其中，所述存储体中的每个存储体包括：
多个区块MAT，其布置在所述第一方向上，所述MAT包括多个存储单元；
多个正常感测放大器阵列，其布置在所述MAT之间；以及
多个边沿感测放大器阵列，其布置在所述MAT之中的最上面的MAT之上和最下面的MAT之下。
3.根据权利要求2所述的半导体器件，其中，所述地址解码器包括多个行解码器和多个列解码器，并且所述行解码器和所述列解码器在所述第一方向上交替布置。
4.根据权利要求3所述的半导体器件，其中，所述多个行解码器布置在所述MAT的一侧，并且所述多个列解码器布置在所述多个正常感测放大器阵列的一侧和所述多个边沿感测放大器阵列的一侧。
5.根据权利要求4所述的半导体器件，还包括：多个列选择信号线，其在与所述第一方向实质上垂直的第二方向上在所述正常感测放大器阵列和所述边沿感测放大器阵列上延伸，以将从所述列解码器输出的列选择信号传输到所述正常感测放大器阵列和所述边沿感测放大器阵列。
6.根据权利要求1所述的半导体器件，还包括：输入/输出感测放大器，其布置在所述存储体之下，以感测并放大通过所述第二输入/输出线传输的数据以及将被放大的数据输出到外部设备。
7.根据权利要求6所述的半导体器件，其中，从所述存储体中的每个存储体读取的数据通过所述第一输入/输出线传输到与所述存储体中的每个存储体相对应的所述局部感测放大器阵列，并且传输到所述局部感测放大器阵列中的每个局部感测放大器阵列的数据通过所述第二输入/输出线传输到所述输入/输出感测放大器。
8.一种半导体器件，包括：
多个区块MAT，其包括多个存储单元，所述MAT在第一方向上彼此相邻；
多个第一感测放大器阵列，其布置在所述MAT之间，所述第一感测放大器阵列中的每个第一感测放大器阵列包括多个第一感测放大器；以及
多个列选择信号线，其在与所述第一方向实质上垂直的第二方向上在所述第一感测放大器阵列上延伸，以将列选择信号传输到所述第一感测放大器。
9.根据权利要求8所述的半导体器件，还包括：
多个分段输入/输出线，其用于根据所述列选择信号的输入来接收和输出由所述第一感测放大器放大的数据；以及
多个局部输入/输出线，其通过接触连接到所述分段输入/输出线并且在所述第一方向上延伸，以接收和输出从所述分段输入/输出线输出的被放大的数据。
10.根据权利要求9所述的半导体器件，其中，所述分段输入/输出线在所述第二方向上在所述第一感测放大器阵列上延伸。
11.根据权利要求9所述的半导体器件，还包括：局部感测放大器阵列，其布置在所述MAT之中的最下面的MAT之下，以接收、放大和输出从所述局部输入/输出线输出的被放大的数据。
12.根据权利要求11所述的半导体器件，还包括：全局输入/输出线，其用于接收从所述局部感测放大器阵列输出的所述被放大的数据，以及用于将接收到的数据输出到输入/输出感测放大器。
13.根据权利要求12所述的半导体器件，其中，所述列选择信号线和所述分段输入/输出线实质上彼此共面。
14.根据权利要求12所述的半导体器件，其中，所述局部输入/输出线布置在比布置有所述列选择信号线和所述分段输入/输出线的层次高的层次上，并且所述全局输入/输出线布置在比布置有所述局部输入/输出线的层次高的层次上。
15.根据权利要求8所述的半导体器件，还包括：第二感测放大器阵列，其布置在所述MAT之中的最上面的MAT之上和最下面的MAT之下。
16.根据权利要求15所述的半导体器件，其中，所述第二感测放大器阵列中的每个第二感测放大器阵列包括：
检测放大器，其用于感测并放大数据；
上拉控制器，其用于向所述检测放大器提供上拉电压；以及
下拉控制器，其用于向所述检测放大器提供下拉电压。
17.根据权利要求16所述的半导体器件，其中，所述下拉控制器包括：
第一下拉控制器，其用于响应于第一下拉放大激活信号来将第一下拉电压提供给所述检测放大器；以及
第二下拉控制器，其用于响应于第二下拉放大激活信号来将第二下拉电压提供给所述检测放大器。
18.根据权利要求17所述的半导体器件，其中，所述第一下拉放大激活信号和所述第二下拉放大激活信号在激活操作中被激活到高电平，并且所述第一下拉控制器和所述第二下拉控制器将所述第一下拉电压和所述第二下拉电压提供给所述检测放大器。
19.根据权利要求18所述的半导体器件，其中，在所述激活操作之后经过第一时间时，所述第一下拉放大激活信号被维持为激活状态的高电平，而所述第二下拉放大激活信号被去激活到低电平；以及
所述第一下拉控制器将所述第一下拉电压提供给所述检测放大器，并且所述第二下拉控制器将所述第二下拉电压提供给所述检测放大器。
20.根据权利要求19所述的半导体器件，其中，在所述第一时间之后经过第二时间时，所述第一下拉放大激活信号被去激活到低电平，并且所述第一下拉控制器阻止将所述第一下拉电压提供给所述检测放大器。
21.一种半导体器件，包括：
区块MAT，其包括多个存储单元；
多个感测放大器阵列，其布置在所述MAT的一侧，所述感测放大器阵列中的每个感测放大器阵列包括多个感测放大器；
多个第一输入/输出线，其布置在所述感测放大器阵列上、在第一方向上彼此间隔开以及通过开关元件与至少一个感测放大器连接；
多个列选择信号线，其用于将列选择信号传输到所述开关元件；以及
多个第二输入/输出线，其通过接触连接到所述第一输入/输出线，并在与所述第一方向实质上垂直的第二方向上在所述MAT上延伸。
22.根据权利要求21所述的半导体器件，其中，所述列选择信号线在所述第一方向上在所述感测放大器阵列上延伸。
23.根据权利要求22所述的半导体器件，其中，所述列选择信号线和所述第一输入/输出线实质上彼此共面。
24.根据权利要求22所述的半导体器件，其中，所述第二输入/输出线布置在比布置有所述列选择信号线和所述第一输入/输出线的层次高的层次上。
25.根据权利要求21所述的半导体器件，其中，所述列选择信号线包括：
至少一个第一列选择信号线，其在所述第一方向上在所述感测放大器阵列上延伸；以及
至少一个第二列选择信号线，其在所述第二方向在所述感测放大器阵列和所述MAT上延伸。
26.根据权利要求25所述的半导体器件，其中，所述第一列选择信号线包括与所述第一输入/输出线实质上共面的金属层，并且所述第二列选择信号线包括与所述第二输入/输出线实质上共面的金属层。
27.根据权利要求25所述的半导体器件，其中，所述第一列选择信号线布置在比布置有所述第二列选择信号线的层次低的层次上。
28.根据权利要求21所述的半导体器件，其中，所述列选择信号线在所述第二方向上在所述感测放大器阵列和所述MAT上延伸。
29.根据权利要求28所述的半导体器件，其中，所述列选择信号线和所述第二输入/输出线包括布置在同一平面上的金属层。
30.根据权利要求28所述的半导体器件，其中，所述第一输入/输出线布置在比布置有所述列选择信号线和所述第二输入/输出线的层次低的层次上。
31.根据权利要求28所述的半导体器件，其中，所述列选择信号线响应于第一使能信号来将所述列选择信号之中的第一列选择信号传输到所述感测放大器阵列，并且所述列选择信号线响应于第二使能信号来将除了所述第一列选择信号之外的所述列选择信号线之中的第二列选择信号传输到所述感测放大器阵列。
32.根据权利要求31所述的半导体器件，还包括：数据寄存器，其包括第一数据寄存器和第二数据寄存器，所述第一数据寄存器用于储存通过输入所述第一列选择信号而读取的第一数据，并且所述第二数据寄存器用于储存通过输入所述第二列选择信号而读取的第二数据。
33.根据权利要求32所述的半导体器件，其中，所述第二输入/输出线接收从所述第一输入/输出线输出的所述第一数据并将所述第一数据储存在所述第一数据寄存器中，并且所述第二输入/输出线接收从所述第一输入/输出线输出的所述第二数据并将所述第二数据储存在所述第二数据寄存器中。
34.根据权利要求32所述的半导体器件，其中，所述数据寄存器同时输出所述第一数据寄存器中的所述第一数据和所述第二数据寄存器中的所述第二数据。
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