KR20160001098A - 래치 회로 이를 포함하는 입출력 장치 - Google Patents

래치 회로 이를 포함하는 입출력 장치 Download PDF

Info

Publication number
KR20160001098A
KR20160001098A KR1020140078886A KR20140078886A KR20160001098A KR 20160001098 A KR20160001098 A KR 20160001098A KR 1020140078886 A KR1020140078886 A KR 1020140078886A KR 20140078886 A KR20140078886 A KR 20140078886A KR 20160001098 A KR20160001098 A KR 20160001098A
Authority
KR
South Korea
Prior art keywords
address
group
input
latch
control signal
Prior art date
Application number
KR1020140078886A
Other languages
English (en)
Inventor
홍덕화
박상일
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140078886A priority Critical patent/KR20160001098A/ko
Priority to US14/517,277 priority patent/US20150380070A1/en
Priority to TW103136268A priority patent/TW201601455A/zh
Publication of KR20160001098A publication Critical patent/KR20160001098A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

본 발명은 래치 회로 및 이를 포함하는 입출력 장치에 관한 것으로, 특히 명령 어드레스의 핀 변경에 대응하여 어드레스 래치 동작을 제어할 수 있도록 하는 기술이다. 이러한 본 발명은 선택신호의 상태에 따라 제 1그룹의 입력 어드레스와 제 2그룹의 입력 어드레스를 래치하여 제 1그룹의 내부 어드레스를 출력하는 입력부, 및 제 1액티브 제어신호의 활성화시 첫 번째 액티브 명령에 대응하여 제 1그룹의 내부 어드레스를 래치하고, 제 2액티브 제어신호의 활성화시 두 번째 액티브 명령에 대응하여 제 1그룹의 내부 어드레스와 제 2그룹의 내부 어드레스를 로오 어드레스로 출력하는 래치부를 포함한다.

Description

래치 회로 이를 포함하는 입출력 장치{Latch circuit and input output device including the same}
본 발명은 래치 회로 및 이를 포함하는 입출력 장치에 관한 것으로, 특히 명령 어드레스의 핀 변경에 따른 어드레스 래치 동작을 제어하는 반도체 기술이다.
통상적으로 반도체 메모리 장치는 다수의 뱅크를 가지고 있다. 뱅크는 독립적인 액세스가 가능한 기능 단위로 메모리 셀 어레이, 센스앰프 어레이, 어드레스 디코더 등을 포함하고 있다.
일반적으로, 특정 뱅크의 특정 메모리 셀을 액세스하는 경우, 우선 로오 라인을 제어하기 위한 액티브 명령이 인가되어 해당 뱅크의 로오(워드라인)를 활성화시킨다. 이어서, 컬럼 라인을 제어하기 위한 리드/라이트 명령이 인가되어 특정 컬럼(비트라인)에 대한 감지증폭 및 재저장 과정을 거치게 된다. 이후에, 해당 뱅크에 대한 액세스가 끝나면 다시 프리차지 명령이 인가되어 해당 뱅크의 로오를 비활성화시키게 된다.
반도체 메모리 장치는 칩 선택신호(/CS), 라스신호(/RAS), 카스신호(/CAS), 라이트 인에이블 신호(/WE) 등의 외부 커맨드를 조합하여 내부 명령 신호를 생성한다. 이러한 내부 명령 신호를 생성하기 위한 회로를 명령 디코더라 한다.
그런데, 점차 적으로 테크 쉬링크(Tech shrink)에 따라 칩 사이즈가 감소되고 이에 따른 패드의 개수도 점점 줄어들고 있다. 또한, 채널 수가 감소 되면서 반도체 장치의 패키징시 와이어 본딩 핀의 개수를 감소시켜 비용을 절감시키기 위한 노력이 계속되고 있다. 하지만, 와이어 본딩 핀의 개수를 감소시키기 위해서는 명령 어드레스 핀의 개수를 감소시키는 것이 불가피한 실정이다.
그런데, 명령 어드레스 핀이 감소하게 되면 한 번에 입력할 수 있는 입력 데이터의 양이 줄어들게 된다. 이에 따라, 해당하는 어드레스를 입력하기 위해서는 여러 번의 명령 신호를 입력해야만 한다. 즉, 종래의 반도체 장치는 한 번의 액티브 명령에 의해 로오 액세스 동작이 가능했다. 하지만, 명령 어드레스 핀의 감소에 따라 적어도 두 번 이상의 액티브 명령을 인가해야 정상적인 로오 액세스 동작이 이루어질 수 있다.
본 발명은 명령 어드레스의 핀 변경에 따라 어드레스 래치 동작을 제어하여 액티브 동작을 제어할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 래치 회로는, 선택신호의 상태에 따라 제 1그룹의 입력 어드레스와 제 2그룹의 입력 어드레스를 래치하여 제 1그룹의 내부 어드레스를 출력하는 입력부; 및 제 1액티브 제어신호의 활성화시 첫 번째 액티브 명령에 대응하여 제 1그룹의 내부 어드레스를 래치하고, 제 2액티브 제어신호의 활성화시 두 번째 액티브 명령에 대응하여 상기 제 1그룹의 내부 어드레스와 제 2그룹의 내부 어드레스를 로오 어드레스로 출력하는 래치부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 입출력 장치는, 선택신호의 상태에 따라 제 1그룹의 입력 어드레스와 제 2그룹의 입력 어드레스를 래치하여 제 1그룹의 내부 어드레스를 출력하는 입력부; 제 1액티브 제어신호의 활성화시 첫 번째 액티브 명령에 대응하여 제 1그룹의 내부 어드레스를 래치하고, 제 2액티브 제어신호의 활성화시 두 번째 액티브 명령에 대응하여 제 1그룹의 내부 어드레스와 제 2그룹의 내부 어드레스를 로오 어드레스로 출력하는 래치부; 및 로오 어드레스를 인가받아 로오 어드레스에 대응하는 동작을 수행하는 코어 영역을 포함하는 것을 특징으로 한다.
본 발명은 명령 어드레스의 핀 변경에 대응하여 어드레스 래치 동작을 유동적으로 제어할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 입출력 장치의 구성도.
도 2는 도 1의 입력부에 관한 상세 회로도.
도 3은 도 1의 래치부에 관한 상세 회로도.
도 4는 본 발명의 실시예에 따른 입출력 장치의 동작 타이밍도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 입출력 장치의 구성도이다.
본 발명의 실시예에 따른 입출력 장치는 입력부(100), 래치부(200) 및 코어 영역(300)을 포함한다.
여기서, 입력부(100)는 선택신호 SEL_A, SES_B에 따라 제 1그룹의 입력 어드레스 ICAXX_A와 제 2그룹의 입력 어드레스 ICAXX_B를 래치하여 내부 어드레스 CAFF를 출력한다.
이러한 입력부(100)는 명령신호인 선택신호 SEL_A, SES_B에 대응하여 제 1그룹의 입력 어드레스 ICAXX_A와 제 2그룹의 입력 어드레스 ICAXX_B를 래치하여 얼라인시킨다.
그리고, 래치부(200)는 액티브 제어신호 EXTACTP1, EXTACTP2에 따라 내부 어드레스 CAFF를 래치하여 선택된 로오 어드레스 AX를 코어 영역(300)에 출력한다.
그리고, 코어 영역(300)은 래치부(200)로부터 인가된 로오 어드레스 AX에 대응하는 동작을 수행한다. 여기서, 코어 영역(300)은 복수의 뱅크를 포함할 수 있다. 그리고, 로오 어드레스 AX에 대응하는 동작은 리드 또는 라이트의 액티브 동작 또는 프리차지 동작일 수 있다.
도 2는 도 1의 입력부(100)에 관한 상세 회로도이다.
입력부(100)는 제 1입력부(110), 제 2입력부(120) 및 래치(130)를 포함한다.
제 1입력부(100)는 복수의 인버터 IV3~IV6를 포함한다. 인버터 IV3는 선택신호 SEL_A, SEL_AB에 따라 제 1그룹의 입력 어드레스 ICAXX_A를 반전 구동하여 출력한다. 여기서, 선택신호 SEL_AB는 선택신호 SEL_A를 인버터 IV1에 의해 반전한 신호이다.
그리고, 인버터 IV4, IV5는 그 입력단과 출력단이 래치 구조로 연결된다. 인버터 IV4, IV5는 선택신호 SEL_AB, SEL_A에 대응하여 인버터 IV3의 출력신호를 래치한다. 그리고, 인버터 IV6는 선택신호 SEL_AB, SEL_A에 따라 인버터 IV4의 출력을 반전 구동하여 출력한다.
즉, 이러한 구성을 갖는 제 1입력부(110)는 선택신호 SEL_A가 로우 레벨이고, 선택신호 SEL_AB가 하이 레벨인 경우 제 1그룹의 입력 어드레스 ICAXX_A가 입력된다. 그리고, 선택신호 SEL_A가 하이 레벨이고, 선택신호 SEL_AB가 로우 레벨인 경우 입력된 제 1그룹의 입력 어드레스 ICAXX_A를 래치한다.
또한, 제 2입력부(120)는 복수의 인버터 IV7~IV10를 포함한다. 인버터 IV7는 선택신호 SEL_B, SEL_BB에 따라 제 2그룹의 입력 어드레스 ICAXX_B를 반전 구동하여 출력한다. 여기서, 선택신호 SEL_BB는 선택신호 SEL_B를 인버터 IV2에 의해 반전한 신호이다.
그리고, 인버터 IV8, IV9는 그 입력단과 출력단이 래치 구조로 연결된다. 인버터 IV8, IV9는 선택신호 SEL_BB, SEL_B에 대응하여 인버터 IV7의 출력신호를 래치한다. 그리고, 인버터 IV10는 선택신호 SEL_BB, SEL_B에 따라 인버터 IV8의 출력을 반전 구동하여 출력한다.
즉, 이러한 구성을 갖는 제 2입력부(120)는 선택신호 SEL_B가 로우 레벨이고, 선택신호 SEL_BB가 하이 레벨인 경우 제 2그룹의 입력 어드레스 ICAXX_B가 입력된다. 그리고, 선택신호 SEL_B가 하이 레벨이고, 선택신호 SEL_BB가 로우 레벨인 경우 입력된 제 2그룹의 입력 어드레스 ICAXX_B를 래치한다.
또한, 래치(130)는 제 1입력부(110), 제 2입력부(120)의 출력을 래치하여 내부 어드레스 CAFF를 출력한다. 이러한 래치(130)는 그 입력단과 출력단이 래치 구조로 연결된 인버터 IV11, IV12를 포함한다.
도 3은 도 1의 래치부(200)에 관한 상세 회로도이다.
래치부(200)는 제 1래치부(210)와 제 2래치부(220)를 포함한다.
제 1래치부(210)는 액티브 제어신호 EXTACTP2에 따라 내부 어드레스 CAFF를 래치하고 로오 어드레스 AX를 출력한다. 이러한 제 1래치부(210)는 복수의 인버터 IV16~IV18를 포함한다.
여기서, 인버터 IV16는 액티브 제어신호 EXTACTP2, EXTACTBP2의 상태에 따라 내부 어드레스 CAFF를 반전 구동한다. 액티브 제어신호 EXTACTP2는 액티브 제어신호 EXTACTBP2를 인버터 IV15에 의해 반전한 신호이다.
그리고, 래치 구조로 연결된 인버터 IV17, IV18는 액티브 제어신호 EXTACTP2, EXTACTBP2에 따라 인버터 IV16의 출력을 래치하여 로오 어드레스 AX를 선택적으로 출력한다.
즉, 이러한 구성을 갖는 제 1래치부(210)는 액티브 제어신호 EXTACTP2가 로우 레벨이고, 액티브 제어신호 EXTACTBP2가 하이 레벨인 경우 내부 어드레스 CAFF(예를 들어, CAFF<0:9>)가 입력된다. 그리고, 액티브 제어신호 EXTACTP2가 하이 레벨이고, 액티브 제어신호 EXTACTBP2가 로우 레벨인 경우 입력된 내부 어드레스 CAFF(예를 들어, CAFF<0:9>)를 래치하여 로오 어드레스(예를 들어, AX<0:9>)출력한다.
그리고, 제 2래치부(220)는 제 1로오 어드레스 래치부(221), 제 2로오 어드레스 래치부(222)를 포함한다. 여기서, 제 1로오 어드레스 래치부(221)는 액티브 제어신호 EXTACTP1, EXTACTBP1에 따라 내부 어드레스 CAFF를 래치한다. 액티브 제어신호 EXTACTP1는 액티브 제어신호 EXTACTBP1를 인버터 IV14에 의해 반전한 신호이다.
그리고, 제 2로오 어드레스 래치부(222)는 액티브 제어신호 EXTACTP2, EXTACTBP2에 따라 제 1로오 어드레스 래치부(221)의 출력을 래치하여 로오 어드레스 AX를 출력한다.
이러한 제 1로오 어드레스 래치부(221)는 복수의 인버터 IV19~IV21를 포함한다. 여기서, 인버터 IV19는 액티브 제어신호 EXTACTBP1, EXTACTP1의 상태에 따라 내부 어드레스 CAFF를 반전 구동한다. 그리고, 인버터 IV20, IV21는 액티브 제어신호 EXTACTP1, EXTACTBP1에 따라 인버터 IV19의 출력을 선택적으로 래치한다.
즉, 이러한 구성을 갖는 제 1로오 어드레스 래치부(221)는 액티브 제어신호 EXTACTP1가 로우 레벨이고, 액티브 제어신호 EXTACTBP1가 하이 레벨인 경우 내부 어드레스 CAFF(예를 들어, CAFF<10:14>)가 입력된다. 그리고, 액티브 제어신호 EXTACTP1가 하이 레벨이고, 액티브 제어신호 EXTACTBP1가 로우 레벨인 경우 입력된 내부 어드레스 CAFF(예를 들어, CAFF<10:14>)를 래치하여 출력한다.
또한, 제 2로오 어드레스 래치부(222)는 복수의 인버터 IV22~IV24를 포함한다. 여기서, 인버터 IV22는 액티브 제어신호 EXTACTBP2, EXTACTP2의 상태에 따라 인버터 IV20의 출력을 반전 구동한다. 그리고, 인버터 IV23, IV24는 액티브 제어신호 EXTACTP2, EXTACTBP2에 따라 인버터 IV22의 출력을 래치하여 로오 어드레스 AX를 선택적으로 출력한다.
즉, 제 2로오 어드레스 래치부(222)는 액티브 제어신호 EXTACTP2가 로우 레벨이고, 액티브 제어신호 EXTACTBP2가 하이 레벨인 경우 제 1로오 어드레스 래치부(221)의 출력이 입력된다. 그리고, 액티브 제어신호 EXTACTP2가 하이 레벨이고, 액티브 제어신호 EXTACTBP2가 로우 레벨인 경우 입력된 전달된 내부 어드레스 CAFF(예를 들어, CAFF<10:14>)를 래치하여 로오 어드레스(예를 들어, AX<10:14>)로 출력한다.
이러한 구성을 갖는 래치부(200)는 액티브 제어신호 EXTACTP2가 활성화되는 경우 제 2래치부(220)의 제 1로오 어드레스 래치부(221)에 내부 어드레스 CAFF를 미리 저장해 두고, 액티브 제어신호 EXTACTP2가 활성화되는 시점에서 제 2래치부(220)에 저장된 로오 어드레스 AX와 제 1래치부(210)에 저장된 로오 어드레스 AX를 동시에 출력한다.
이러한 구성을 갖는 본 발명의 실시예에 따른 입출력 장치의 동작 과정을 도 4의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
본 발명의 실시예에서 액티브 명령을 입력하기 위해서는 뱅크 어드레스와 로오 어드레스 개수 등의 정보가 입력되어야 한다. 이에 따라, 한 번의 명령 신호를 통해 필요한 정보를 입력받는 것은 어렵고 적어도 두 번 이상의 액티브 명령을 입력해야 한다.
뱅크 0에 대응하는 첫 번째 액티브 명령 ACT1이 하이 레벨로 인에이블되면 제 1그룹의 입력 어드레스 ICAXX_A<12:14>가 입력된다. 이때, 제 1그룹의 입력 어드레스 ICAXX_A<12:14>는 첫 번째 클록 CLK의 라이징 에지에 동기하여 입력된다. 제 1그룹의 입력 어드레스 ICAXX_A<12:14>는 클록 CLK의 한 주기 동안 입력된다.
그리고, 첫 번째 액티브 명령 ACT1에 대응하는 두 번째 클록 CLK이 인에이블되면 제 2그룹의 입력 어드레스 ICAAXX_B<10:11>가 입력된다. 이때, 제 2그룹의 입력 어드레스 ICAXX_B<10:11>는 두 번째 클록 CLK의 라이징 에지에 동기하여 입력된다. 제 2그룹의 입력 어드레스 ICAXX_B<10:11>는 클록 CLK의 한 주기 동안 입력된다.
이후에, 입력부(100)는 선택신호 SEL_A에 따라 제 1그룹의 입력 어드레스 ICAXX_A<12:14>가 제 1입력부(110)에 먼저 입력되어 래치된다. 이때, 클록 CLK의 라이징 에지에서 선택신호 SEL_A가 로우 레벨로 천이하는 경우 제 1그룹의 입력 어드레스 ICAXX_A<12:14>가 래치된다. 선택신호 SEL_A는 첫 번째 액티브 명령 ACT1이 인에이블 되고 일정시간 이후에 로우 레벨로 천이하는 신호이다.
그리고, 입력부(100)는 선택신호 SEL_A가 하이 레벨로 천이하기 이전까지 제 2그룹의 입력 어드레스 ICAXX_B<10:11>를 래치한다. 즉, 입력부(100)는 선택신호 SEL_A가 로우 레벨인 구간 동안 뱅크 0에 대응하는 제 1그룹의 입력 어드레스 ICAXX_A<12:14>와 제 2그룹의 입력 어드레스 ICAXX_B<10:11>를 래치하여 제 1그룹의 내부 어드레스 CAFF<10:14>를 출력한다.
예를 들어, LPDDR4 스펙의 입출력 장치에서는 하나의 뱅크 0에 대하여 액티브 명령 ACT1, ACT2이 4 클록 단위로 입력된다. 본 발명의 실시예는 제 1그룹의 입력 어드레스 ICAXX_A<12:14>가 한 클록 CLK 단위로 입력되고, 제 2그룹의 입력 어드레스 ICAXX_B<10:11>가 한 클록 CLK 단위로 입력되어, 총 2 클럭 단위로 래치된다.
즉, 한 번의 액티브 명령 ACT1에 대해 2 클록 단위로 각각 2번의 어드레스가 입력된다. 그리고, 첫 번째 액티브 명령 ACT1의 첫 번째 클록 CLK에 입력된 제 1그룹의 입력 어드레스 ICAXX_A<12:14>를 래치하고 있다가, 제 2그룹의 입력 어드레스 ICAXX_B<10:11>와 동시에 출력하게 된다.
다음에, 뱅크 0에 대응하는 두 번째 액티브 명령 ACT2이 하이 레벨로 인에이블되면 제 3그룹의 입력 어드레스 ICAXX_A<6:9>가 입력된다. 이때, 제 3그룹의 입력 어드레스 ICAXX_A<6:9>는 첫 번째 클록 CLK의 라이징 에지에 동기하여 입력된다. 제 3그룹의 입력 어드레스 ICAXX_A<6:9>는 클록 CLK의 한 주기 동안 입력된다.
그리고, 두 번째 액티브 명령 ACT2에 대응하는 두 번째 클록 CLK이 인에이블되면 제 4그룹의 입력 어드레스 ICAAXX_B<0:5>가 입력된다. 이때, 제 4그룹의 입력 어드레스 ICAXX_B<0:5>는 두 번째 클록 CLK의 라이징 에지에 동기하여 입력된다. 제 4그룹의 입력 어드레스 ICAXX_B<0:5>는 클록 CLK의 한 주기 동안 입력된다.
이후에, 입력부(100)는 선택신호 SEL_B에 따라 제 3그룹의 입력 어드레스 ICAXX_A<6:9>가 제 1입력부(110)에 먼저 입력되어 래치된다. 클록 CLK의 라이징 에지에서 선택신호 SEL_B가 로우 레벨로 천이하는 경우 제 3그룹의 입력 어드레스 ICAXX_A<6:9>가 래치된다. 이때, 선택신호 SEL_B가 로우 레벨로 천이하는 경우는 선택신호 SEL_A가 하이 레벨로 천이된다. 선택신호 SEL_B는 두 번째 액티브 명령 ACT2이 인에이블 되고 일정시간 이후에 로우 레벨로 천이하는 신호이다.
그리고, 입력부(100)는 선택신호 SEL_B가 하이 레벨로 천이하기 이전까지 제 4그룹의 입력 어드레스 ICAXX_B<0:5>를 래치한다. 즉, 입력부(100)는 선택신호 SEL_B가 로우 레벨인 구간 동안 뱅크 0에 대응하는 제 3그룹의 입력 어드레스 ICAXX_A<6:9>와 제 4그룹의 입력 어드레스 ICAXX_B<0:5>를 래치하여 제 2그룹의 내부 어드레스 CAFF<0:9>를 출력한다.
한편, 액티브 제어신호 EXTACTP1, EXTACTP2는 외부로부터 액티브 명령 ACT1, ACT2..이 인가되면 일정 지연시간 이후에 하이 레벨의 액티브 상태로 천이하는 신호이다. 즉, 액티브 제어신호 EXTACTP1는 액티브 명령 ACT1의 라이징 에지에 동기하여 하이 레벨 펄스로 인에이블된다. 그리고, 액티브 제어신호 EXTACTP2는 액티브 명령 ACT2의 라이징 에지에 동기하여 하이 레벨 펄스로 인에이블된다.
본 발명의 실시예는 액티브 명령 ACT1, ACT2의 라이징 에지에 동기하여 액티브 제어신호 EXTACTP1, EXTACTP2가 활성화되는 경우를 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며, 액티브 명령 ACT1, ACT2의 폴링 에지에 동기하여 액티브 제어신호 EXTACTP1, EXTACTP2가 활성화될 수도 있다.
이러한 액티브 제어신호 EXTACTP1, EXTACTP2는 일정 시간차를 두고 하이 레벨로 액티브 된다. 즉, 액티브 제어신호 EXTACTP1는 액티브 제어신호 EXTACT2 보다 먼저 하이 레벨로 활성화된다. 그리고, 선택신호 SEL_A가 로우 레벨로 천이되는 시점에서 액티브 제어신호 EXTACT1가 하이 레벨로 액티브 된다. 그리고, 선택신호 SEL_B가 로우 레벨로 천이되는 시점에서 액티브 제어신호 EXTACT2가 하이 레벨로 액티브된다.
이에 따라, 뱅크 0에 대응하는 첫 번째 액티브 명령 ACT1에 따라 액티브 제어신호 EXTACTP1가 먼저 하이 레벨로 천이한다. 이때, 액티브 제어신호 EXTACTP1는 클록 CLK에 동기하여 동작하며, 외부의 액티브 명령 ACT1이 활성화되고 일정시간 이후에 하이 레벨로 활성화되는 신호이다.
만약, 다른 뱅크에 해당하는 어드레스가 연속적으로 입력되더라도 각 뱅크마다 어드레스 래치가 구비되어 있으므로 액티브 제어신호 EXTACTP1에 따라 동일한 방법으로 어드레스를 저장할 수 있다.
이후에, 선택신호 SEL_B가 로우 레벨로 천이한다. 이 시점에서, 두 번째 액티브 명령 ACT2의 두 번째 클록 CLK에서 액티브 제어신호 EXTACTP2가 하이 레벨로 활성화된다.
액티브 제어신호 EXTACTP1가 하이 레벨로 천이하게 되면 제 1로오 어드레스 래치부(221)는 내부 어드레스 CAFF<10:14>를 래치한다. 그리고, 액티브 제어신호 EXTACTP2가 활성화되는 시점에서 제 1로오 어드레스 래치부(221)에 래치된 내부 어드레스 CAFF<10:14>와 제 1래치부(210)에 저장된 내부 어드레스 CAFF<0:9>를 조합한다. 이에 따라, 액티브 제어신호 EXTACTP2가 활성화되는 시점에서 뱅크 0에 대응하는 로오 어드레스 AX<0:14>를 동시에 코어 영역(300)으로 출력한다.
즉, 액티브 제어신호 EXTACTP2가 액티브 되면 다음 액티브 제어신호 EXTACTP2의 펄스가 인에이블 되기 이전의 구간 동안 로오 어드레스 AX<0:14>를 코어 영역(300)에 출력하게 된다. 코어 영역(300)은 로오 어드레스 AX<0:14>를 이용하여 리드 또는 라이트 등의 액티브 동작이나 해당 뱅크의 프리차지 동작을 수행한다.
본 발명의 실시예에서는 로오 어드레스 AX의 개수가 총 15개인 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며 로오 어드레스의 개수는 뱅크 또는 기타 구성요소의 개수에 따라 변경이 가능하다.
이와 같이, 본 발명의 실시예는 명령 어드레스 핀의 변경에 따라 뱅크 액티브 신호를 생성하는 과정과 어드레스를 래치하는 과정을 달리하여 스펙을 변경하지 않고도 핀 변경에 유동적으로 대응할 수 있도록 한다.
다수의 반도체 장치들로 구성된 시스템에서, 메모리 장치는 데이터를 저장하는 공간으로 사용된다. 중앙처리장치(CPU)나 그래픽 처리장치(GPU)와 같은 메모리 컨트롤러(Controller)가 데이터의 입/출력을 위한 커맨드와 어드레스를 메모리 장치에 인가하면, 메모리 장치는 입력된 어드레스에 대응하는 메모리 셀 영역에 컨트롤러로부터 입력된 데이터를 저장하거나, 그 어드레스에 대응하는 메모리 셀 영역에 저장되어 있는 데이터를 출력하는 동작을 수행한다.

Claims (20)

  1. 선택신호의 상태에 따라 제 1그룹의 입력 어드레스와 제 2그룹의 입력 어드레스를 래치하여 제 1그룹의 내부 어드레스를 출력하는 입력부; 및
    제 1액티브 제어신호의 활성화시 첫 번째 액티브 명령에 대응하여 상기 제 1그룹의 내부 어드레스를 래치하고, 제 2액티브 제어신호의 활성화시 두 번째 액티브 명령에 대응하여 상기 제 1그룹의 내부 어드레스와 제 2그룹의 내부 어드레스를 로오 어드레스로 출력하는 래치부를 포함하는 것을 특징으로 하는 래치 회로.
  2. 제 1항에 있어서, 상기 입력부는 상기 첫 번째 액티브 명령과 상기 두 번째 액티브 명령에 대응하여 각각 2 클록 단위로 어드레스가 입력되는 것을 특징으로 하는 래치 회로.
  3. 제 2항에 있어서, 상기 입력부는 상기 2 클록에 동기하여 상기 제 1그룹의 입력 어드레스와 상기 제 2그룹의 입력 어드레스가 입력되는 것을 특징으로 하는 래치 회로.
  4. 제 1항에 있어서, 상기 입력부는
    제 1선택신호의 상태에 따라 상기 제 1그룹의 입력 어드레스를 래치하는 제 1입력부;
    제 2선택신호의 상태에 따라 상기 제 2그룹의 입력 어드레스를 래치하는 제 2입력부; 및
    상기 제 1입력부의 출력과 상기 제 2입력부의 출력을 래치하여 상기 제 2그룹의 내부 어드레스를 출력하는 래치를 포함하는 것을 특징으로 하는 래치 회로.
  5. 제 4항에 있어서, 상기 제 1입력부는 상기 제 1선택신호가 로우 레벨이면 상기 제 1그룹의 입력 어드레스가 입력되고, 상기 제 1선택신호가 하이 레벨이면 입력된 상기 제 1그룹의 입력 어드레스를 일정 시간 래치하는 것을 특징으로 하는 래치 회로.
  6. 제 4항에 있어서, 상기 제 2입력부는 상기 제 2선택신호가 로우 레벨이면 상기 제 2그룹의 입력 어드레스가 입력되고, 상기 제 2선택신호가 하이 레벨이면 입력된 상기 제 2그룹의 입력 어드레스를 일정 시간 래치하는 것을 특징으로 하는 래치 회로.
  7. 제 1항에 있어서, 상기 래치부는
    상기 제 2액티브 제어신호의 활성화시 상기 제 2그룹의 내부 어드레스를 래치하여 상기 로오 어드레스로 출력하는 제 1래치부; 및
    상기 제 1액티브 제어신호의 활성화시 상기 제 1그룹의 내부 어드레스를 래치하고 상기 제 2액티브 제어신호의 활성화시 래치된 어드레스를 상기 로오 어드레스로 출력하는 제 2래치부를 포함하는 것을 특징으로 하는 래치 회로.
  8. 제 7항에 있어서, 상기 제 2래치부는
    상기 제 1액티브 제어신호의 활성화시 상기 제 1그룹의 내부 어드레스를 래치하는 제 1로오 어드레스 래치부; 및
    상기 제 2액티브 제어신호의 활성화시 상기 제 1로오 어드레스 래치부의 출력을 상기 로오 어드레스로 출력하는 제 2로오 어드레스 래치부를 포함하는 것을 특징으로 하는 래치 회로.
  9. 제 1항에 있어서, 상기 제 1액티브 제어신호와 상기 제 2액티브 제어신호는 서로 다른 시점에서 액티브 되는 것을 특징으로 하는 래치 회로.
  10. 제 9항에 있어서, 상기 제 1액티브 제어신호는 상기 제 2액티브 제어신호보다 먼저 하이 레벨로 활성화되는 것을 특징으로 하는 래치 회로.
  11. 선택신호의 상태에 따라 제 1그룹의 입력 어드레스와 제 2그룹의 입력 어드레스를 래치하여 제 1그룹의 내부 어드레스를 출력하는 입력부;
    제 1액티브 제어신호의 활성화시 첫 번째 액티브 명령에 대응하여 상기 제 1그룹의 내부 어드레스를 래치하고, 제 2액티브 제어신호의 활성화시 두 번째 액티브 명령에 대응하여 상기 제 1그룹의 내부 어드레스와 제 2그룹의 내부 어드레스를 로오 어드레스로 출력하는 래치부; 및
    상기 로오 어드레스를 인가받아 상기 로오 어드레스에 대응하는 동작을 수행하는 코어 영역을 포함하는 것을 특징으로 하는 입출력 장치.
  12. 제 11항에 있어서, 상기 입력부는 상기 첫 번째 액티브 명령과 상기 두 번째 액티브 명령에 대응하여 각각 2 클록 단위로 어드레스가 입력되는 것을 특징으로 하는 입출력 장치.
  13. 제 12항에 있어서, 상기 입력부는 상기 2 클록에 동기하여 상기 제 1그룹의 입력 어드레스와 상기 제 2그룹의 입력 어드레스가 입력되는 것을 특징으로 하는 입출력 장치.
  14. 제 11항에 있어서, 상기 입력부는
    제 1선택신호의 상태에 따라 상기 제 1그룹의 입력 어드레스를 래치하는 제 1입력부;
    제 2선택신호의 상태에 따라 상기 제 2그룹의 입력 어드레스를 래치하는 제 2입력부; 및
    상기 제 1입력부의 출력과 상기 제 2입력부의 출력을 래치하여 상기 제 2그룹의 내부 어드레스를 출력하는 래치를 포함하는 것을 특징으로 하는 입출력 장치.
  15. 제 14항에 있어서, 상기 제 1입력부는 상기 제 1선택신호가 로우 레벨이면 상기 제 1그룹의 입력 어드레스가 입력되고, 상기 제 1선택신호가 하이 레벨이면 입력된 상기 제 1그룹의 입력 어드레스를 일정 시간 래치하는 것을 특징으로 하는 입출력 장치.
  16. 제 14항에 있어서, 상기 제 2입력부는 상기 제 2선택신호가 로우 레벨이면 상기 제 2그룹의 입력 어드레스가 입력되고, 상기 제 2선택신호가 하이 레벨이면 입력된 상기 제 2그룹의 입력 어드레스를 일정 시간 래치하는 것을 특징으로 하는 입출력 장치.
  17. 제 11항에 있어서, 상기 래치부는
    상기 제 2액티브 제어신호의 활성화시 상기 제 2그룹의 내부 어드레스를 래치하여 상기 로오 어드레스로 출력하는 제 1래치부; 및
    상기 제 1액티브 제어신호의 활성화시 상기 제 1그룹의 내부 어드레스를 래치하고 상기 제 2액티브 제어신호의 활성화시 래치된 어드레스를 상기 로오 어드레스로 출력하는 제 2래치부를 포함하는 것을 특징으로 하는 입출력 장치.
  18. 제 17항에 있어서, 상기 제 2래치부는
    상기 제 1액티브 제어신호의 활성화시 상기 제 1그룹의 내부 어드레스를 래치하는 제 1로오 어드레스 래치부; 및
    상기 제 2액티브 제어신호의 활성화시 상기 제 1로오 어드레스 래치부의 출력을 상기 로오 어드레스로 출력하는 제 2로오 어드레스 래치부를 포함하는 것을 특징으로 하는 입출력 장치.
  19. 제 11항에 있어서, 상기 제 1액티브 제어신호와 상기 제 2액티브 제어신호는 서로 다른 시점에서 액티브 되는 것을 특징으로 하는 입출력 장치.
  20. 제 11항에 있어서, 상기 코어 영역은 상기 로오 어드레스에 대응하여 액티브 또는 프리차지 동작을 수행하는 것을 특징으로 하는 입출력 장치.
KR1020140078886A 2014-06-26 2014-06-26 래치 회로 이를 포함하는 입출력 장치 KR20160001098A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140078886A KR20160001098A (ko) 2014-06-26 2014-06-26 래치 회로 이를 포함하는 입출력 장치
US14/517,277 US20150380070A1 (en) 2014-06-26 2014-10-17 Latch circuit and input/output device including the same
TW103136268A TW201601455A (zh) 2014-06-26 2014-10-21 閂鎖電路及包含該閂鎖電路的輸入/輸出裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140078886A KR20160001098A (ko) 2014-06-26 2014-06-26 래치 회로 이를 포함하는 입출력 장치

Publications (1)

Publication Number Publication Date
KR20160001098A true KR20160001098A (ko) 2016-01-06

Family

ID=54931234

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140078886A KR20160001098A (ko) 2014-06-26 2014-06-26 래치 회로 이를 포함하는 입출력 장치

Country Status (3)

Country Link
US (1) US20150380070A1 (ko)
KR (1) KR20160001098A (ko)
TW (1) TW201601455A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10475494B2 (en) 2018-01-11 2019-11-12 SK Hynix Inc. Memory device and memory system including the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950014089B1 (ko) * 1993-11-08 1995-11-21 현대전자산업주식회사 동기식 디램의 히든 셀프 리프레쉬 방법 및 장치
US5497355A (en) * 1994-06-03 1996-03-05 Intel Corporation Synchronous address latching for memory arrays
US5890192A (en) * 1996-11-05 1999-03-30 Sandisk Corporation Concurrent write of multiple chunks of data into multiple subarrays of flash EEPROM
US5825711A (en) * 1997-06-13 1998-10-20 Micron Technology, Inc. Method and system for storing and processing multiple memory addresses
JP4141775B2 (ja) * 2002-09-20 2008-08-27 株式会社ルネサステクノロジ 半導体集積回路装置
US7643334B1 (en) * 2007-04-26 2010-01-05 Super Talent Electronics, Inc. High-speed controller for phase-change memory peripheral device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10475494B2 (en) 2018-01-11 2019-11-12 SK Hynix Inc. Memory device and memory system including the same

Also Published As

Publication number Publication date
TW201601455A (zh) 2016-01-01
US20150380070A1 (en) 2015-12-31

Similar Documents

Publication Publication Date Title
KR102161278B1 (ko) 액티브 제어 장치 및 이를 포함하는 반도체 장치
CN109427373B (zh) 存储系统及用于其的存储器模块和半导体存储器件
US10614871B2 (en) Semiconductor devices and semiconductor systems including the semiconductor devices
KR102164019B1 (ko) 버스트 랭스 제어 장치 및 이를 포함하는 반도체 장치
KR101507122B1 (ko) 반도체 메모리 장치 및 그것의 액세스 방법
US10957413B2 (en) Shared error check and correct logic for multiple data banks
US8917570B2 (en) Memory device and method for operating the same
CN107204197B (zh) 存储模块及其存储系统和操作方法
US20120155200A1 (en) Memory device, memory system including the same, and control method thereof
TW201619832A (zh) 半導體裝置及包含該半導體裝置的記憶體系統
US9953688B1 (en) Precharge control device and semiconductor device including the same
KR20140108379A (ko) 리프레쉬 어드레스 생성기 및 이를 포함하는 휘발성 메모리 장치
US9842641B2 (en) Semiconductor device and operating method thereof
US9368175B2 (en) Semiconductor memory device receiving multiple commands simultaneously and memory system including the same
US7394716B1 (en) Bank availability indications for memory device and method therefor
US20110051534A1 (en) Semiconductor storage device and its control method
KR20160074920A (ko) 메모리 장치
US20060044912A1 (en) Method and apparatus for refreshing memory device
KR20160035442A (ko) 반도체 장치
KR20160001098A (ko) 래치 회로 이를 포함하는 입출력 장치
WO2009093548A1 (ja) 半導体記憶装置
US9196323B2 (en) Memory device and memory system including the same
US20230215483A1 (en) Semiconductor memory device and memory system including the same
KR100951605B1 (ko) 메모리칩 액세스 방법
US20090296514A1 (en) Method for accessing a memory chip

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination