KR100951605B1

KR100951605B1 - 메모리칩 액세스 방법

Info

Publication number: KR100951605B1
Application number: KR1020080060690A
Authority: KR
Inventors: 치-휘 예
Original assignee: 난야 테크놀러지 코포레이션
Priority date: 2008-01-21
Filing date: 2008-06-26
Publication date: 2010-04-09
Also published as: JP4699498B2; KR20090080463A; JP2009176398A; TW200933645A; DE102008034346B4; DE102008034346A1

Abstract

본 발명은 메모리를 액세스하는 방법을 제공한다. 본 발명의 메모리 액세스 방법은, 메모리칩 상에 복수의 제1 입력 핀 및 복수의 제2 입력 핀을 위치시키는 단계, 각각의 로우 어드레스 신호의 로우 어드레스 명령 패키지의 길이가 클록 신호의 복수의 클록 주기에 대응하는, 복수의 로우 어드레스 신호를, 복수의 제1 입력 핀에 각각 입력하는 단계, 및 각각의 칼럼 어드레스 신호의 칼럼 어드레스 명령 패키지의 길이가 클록 신호의 복수의 클록 주기에 대응하는, 복수의 칼럼 어드레스 신호를, 복수의 제2 입력 핀에 각각 입력하는 단계를 포함하며, 로우 어드레스 명령 패키지는 복수의 로우 입력 명령을 포함하고, 칼럼 어드레스 명령 패키지는 복수의 칼럼 입력 명령을 포함한다.

로우 어드레스 신호, 칼럼 어드레스 신호, 클록 주기, 로우 어드레스 명령 패키지, 칼럼 어드레스 명령 패키지

Description

메모리칩 액세스 방법{METHOD FOR ACCESSING A MEMORY CHIP}

본 발명은 메모리칩을 액세스하는 방법에 관한 것으로, 보다 구체적으로는 동적 랜덤 액세스 메모리(DRAM)의 입력 핀의 개수를 감소시킬 수 있는 메모리 액세스 방법에 관한 것이다.

종래 기술의 더블 데이터 레이트(DDR) 동기식 DRAM(SDRAM) 아키텍처에 관하여, SDRAM은 통상적으로 다음의 입력 신호를 갖는다: 2개의 클록 신호(CLK, #CLK), 16개의 메모리 어드레스 입력 신호(A0∼A15), 4개의 뱅크 어드레스 입력 신호(BA0∼BA3), 1개의 칩-선택 신호(CS), 1개의 로우 어드레스 스트로브 신호(RAS), 1개의 컬럼 어드레스 스트로브 신호(CAS), 1개의 기입 인에이블 신호(WE), 1개의 동기 신호(CKE), 1개의 캘리브레이션 신호(ZQ), 및 1개의 리셋 신호(RESET). 전술한 각각의 입력 신호의 입력 명령의 길이는 클록 신호의 클록 주기에 대응하며, 각각의 입력 신호가 자신의 핀, 즉 해당 입력 신호 전용의 핀을 통해 메모리칩에 입력된다. 따라서, 종래 기술의 SDRAM의 메모리칩은 통상적으로 29개의 입력 핀을 갖는다.

도 1을 참조하면, 도 1은 종래 기술의 듀얼 인-라인 메모리 모듈(DIMM)(100)을 예시하는 도면이다. 도 1에 도시된 바와 같이, DIMM(100)은 8개의 메모리 칩(110_1∼110_8)을 포함하며, 각각의 메모리칩은 29개의 입력 핀을 구비하고 있다. DIMM(100)의 동작에 관하여서는, 29개의 입력 신호가 컨트롤러(120)로부터 메모리칩 110_1에 전송되며, 그리고나서 나머지 메모리칩 110_2, 110_3,...,110_8에 순차적으로 전송된다. 따라서, 2개의 인접 메모리칩은 29개의 전기 배선으로 서로 접속되어 있다. 일반적으로 말하자면, 메모리칩이 갖고 있는 입력 핀이 많을수록, 2개의 전기 배선 사이의 간격이 더 협소하게 되어, 전기 배선의 레이아웃의 어려움이 증가되고, 또한 전기 배선을 통해 전송되는 신호 간의 간섭이 증가하게 된다. 따라서, DIMM(100)의 레이아웃은 이러한 단점으로 인해 용이하지 않게 된다. 또한, DIMM으로서 구현된 메모리칩의 검사에 관해서는, 개발 비용(tooling cost)이 너무 높은 것으로 나타나고 있고, 또한 검사 장비가 매회 검사할 수 있는 메모리칩의 수가 충분하지 않은 것으로 밝혀지고 있다.

따라서, 본 발명은, 듀얼 인-라인 메모리 모듈(DIMM)의 전기 배선의 밀도를 감소시키고, 메모리칩의 검사에 드는 비용을 절감하기 위해, 동기식 랜덤 액세스 메모리(DRAM)와 같은 메모리의 입력 핀의 개수를 감소시킬 수 있는 메모리칩 액세스 방법을 제공하는 것을 목적으로 한다.

본 발명의 실시예에 따라, 메모리칩을 액세스하는 방법이 제공된다. 본 발명의 메모리칩 액세스 방법은, 메모리칩 상에 복수의 제1 입력 핀 및 복수의 제2 입력 핀을 위치시키는 단계, 각각의 로우 어드레스 신호의 로우 어드레스 명령 패키지의 길이가 클록 신호의 복수의 클록 주기에 대응하는, 복수의 로우 어드레스 신호를, 상기 복수의 제1 입력 핀에 각각 입력하는 단계, 및 각각의 칼럼 어드레스 신호의 칼럼 어드레스 명령 패키지의 길이가 상기 클록 신호의 복수의 클록 주기에 대응하는, 복수의 칼럼 어드레스 신호를, 상기 복수의 제2 입력 핀에 각각 입력하는 단계를 포함하며, 상기 로우 어드레스 명령 패키지는 복수의 로우 입력 명령을 포함하고, 상기 칼럼 어드레스 명령 패키지는 복수의 칼럼 입력 명령을 포함한다.

본 발명에 의해 제공된 메모리칩 액세스 방법에 의하면, 메모리칩으로 구현되는 메모리의 성능에 영향을 주지 않고서 메모리칩의 입력 핀의 개수를 감소시킬 수 있어, DIMM의 레이아웃이 더욱 용이하게 이루어질 수 있고, 검사 비용을 낮출 수 있게 된다.

본 발명의 이러한 목적 및 기타 다른 목적은, 본 명세서에 첨부된 여러 도면에 예시되어 있는 본 발명의 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후의 당업자에게는 명백하게 될 것이다.

종래 기술의 DDR SDRAM 아키텍처에서는, 각각의 입력 신호의 입력 명령의 길이가 클록 신호의 클록 주기에 대응하며, 각각의 입력 신호는 자신의 핀을 통해 메모리칩에 입력된다. 따라서, 종래 기술의 메모리칩은 29개의 입력 핀을 갖는다. 입력 핀의 개수를 감소시키기 위해, 본 발명은 "명령 패키지(command package)"의 개념을 이용한다. 즉, 각각의 핀은 명령 패키지를 수신하기 위해 이용되며, 명령 패키지는 4개의 입력 명령과 같은 복수의 입력 명령을 포함한다. 그러므로, 본 발명에 따라 구현된 메모리칩의 입력 핀의 개수가 감소될 수 있다. 그러나, 각각의 명령 패키지가 4개의 입력 명령을 포함하고, 입력 명령의 길이가 클록 주기에 대응하기 때문에, 명령 패키지의 길이는 4 클록 주기에 대응하고 있다. 메모리의 동작에서, 로우 어드레스 신호와 칼럼 어드레스 신호는 동시에 동일한 뱅크에 입력될 수 없다. 그 결과, 4 클록 주기의 길이를 갖는 명령 패키지를 이용할 때에는, 종래의 아키텍처는 로우 어드레스 신호가 뱅크에 입력된 후에 4 클록 주기를 대기하도록 요구되며, 그 후에야 칼럼 어드레스 신호가 동일한 뱅크에 입력될 수 있어서, 메모리의 성능의 심각한 저하를 초래한다.

따라서, 본 발명은 메모리의 성능을 현저하게 저하시키지 않고 메모리칩의 입력 핀의 개수를 감소시킬 수 있는 방법을 제공한다. 그 동작은 아래와 같이 설명된다.

도 2를 참조하면, 도 2는 본 발명의 일실시예에 따른 메모리칩(200)을 예시하는 도면이다. 도 2에 도시된 바와 같이, 메모리칩(200)은 1개의 클록 핀(PIN_CLK), 6개의 로우 어드레스 신호 핀(PIN_R0∼PIN_R5), 5개의 칼럼 어드레스 신호 핀(PIN_C0∼PIN_C4), 로우 어드레스 칩-선택 신호와 같은 칩-선택 신호를 위한 1개의 제1 칩-선택 신호 핀(PIN_CSR), 및 칼럼 어드레스 칩-선택 신호와 같은 칩-선택 신호를 위한 1개의 제2 칩-선택 신호 핀(PIN_CSC)을 포함한다. 본 실시예에서, 클록 신호 핀(PIN_CLK)은 클록 신호(CLK)를 수신하기 위해 이용되며, 로우 어드레스 신호 핀(PIN_R0∼PIN_R5)은 6개의 로우 어드레스 신호(RowAdr0, RowAdr1, RowAdr2, RowAdr3, RowAdr4, RowAdr5)의 각각을 수신하기 위해 이용되며, 칼럼 어드레스 신호 핀(PIN_C0∼PIN_C4)은 5개의 칼럼 어드레스 신호(ColAdr0, ColAdr1, ColAdr2, ColAdr3, ColAdr4)의 각각을 수신하기 위해 이용된다. 또한, 제1 칩-선택 신호 핀(PIN_CSR)(즉, 로우 어드레스 칩-선택 신호 핀)은 로우 어드레스 신호를 수신하도록 메모리칩(200)을 선택하기 위한 제1 칩-선택 신호(CSR)를 수신하기 위해 이용되며, 제2 칩-선택 신호 핀(PIN_CSC)(즉, 칼럼 어드레스 칩-선택 신호 핀)은 칼럼 어드레스 신호를 수신하도록 메모리칩(200)을 선택하기 위한 제2 칩-선택 신호(CSC)를 수신하기 위해 이용된다. 도 2에 도시된 메모리칩(200) 상에 위치된 핀은 단지 예시를 목적으로 하는 것임에 유의하기 바란다. 또한, 본 발명의 개시에 영향을 주지 않고, 도 2는 본 발명의 추가의 설명에 관련된 핀의 일부분만을 도 시하고 있다. 실제로, 본 발명의 메모리칩(200)은 도 2에 도시된 것과 동일한 핀 배열을 갖는 것으로 한정되지 않는다. 메모리칩(200)의 액세스 동작은 아래와 같이 설명된다.

도 3을 참조하면, 도 3은 본 발명의 일실시예에 따른 6개의 로우 어드레스 신호를 예시하는 도면이다. 본 발명에서, 6개의 로우 어드레스 신호(RowAdr0, RowAdr1, RowAdr2, RowAdr3, RowAdr4, RowAdr5)는 6개의 제1 입력 핀(즉, 로우 어드레스 신호 핀(PIN_R0∼PIN_R5))을 통해 메모리칩에 입력된다. 도 3에 도시된 바와 같이, 각각의 로우 어드레스 신호의 로우 어드레스 명령 패키지의 길이는 클록 신호(CLK)의 4 클록 주기에 대응하며, 로우 어드레스 명령 패키지는 4개의 로우 입력 명령을 포함한다. 따라서, 6개의 로우 어드레스 신호의 6개의 로우 어드레스 명령 패키지는 24개의 로우 입력 명령을 포함한다. 본 실시예에서, 24개의 로우 입력 명령은 4 피스(four piece)의 뱅크 어드레스(BA0∼BA3)의 설정 정보, 16 피스의 메모리 어드레스(A0∼A15)의 설정 정보, 4 피스의 메모리 제어 명령 설정 정보(CMD0∼CMD3)를 포함하며, 여기서 4 피스의 뱅크 어드레스(BA0∼BA3)의 설정 정보는 종래 기술의 DDR SDRAM 아키텍처에서의 뱅크 어드레스 입력 신호(BA0∼BA3)를 대체하기 위해 실시되며, 16 피스의 메모리 어드레스(A0∼A15)의 설정 정보는 종래 기술의 DDR SDRAM 아키텍처에서의 메모리 어드레스 입력 신호(A0∼A15)를 대체하기 위해 실시된다. 또한, 4 피스의 메모리 제어 명령 설정 정보(CMD0∼CMD3)는, 액티베이트 명령(activate command), 프리차지 명령(pre-charge command), 리프레시 명령, 모드 레지스터 세트(MRS) 명령, 셀프-리프레시 엔트리(SRE) 명령, 파워 다운 엔트리 명령, ZQ 캘리브레이션 롱(ZQ calibration long)/ZQ 캘리브레이션 숏(ZQCL/ZQCS) 명령 등을 포함할 수도 있는 복수의 메모리 제어 명령에 대한 제어 명령을 생성하기 위해 디코드된다.

도 4를 참조하면, 도 4는 본 발명의 일실시예에 따른 5개의 칼럼 어드레스 신호를 예시하는 도면이다. 본 발명에서, 5개의 칼럼 어드레스 신호(ColAdr0, ColAdr1, ColAdr2, ColAdr3, ColAdr4)는 5개의 제2 입력 핀(즉, 도 2에 도시된 칼럼 어드레스 신호 핀(PIN_C0∼PIN_C4))을 통해 메모리칩에 입력된다. 도 4에 도시된 바와 같이, 각각의 칼럼 어드레스 신호의 칼럼 어드레스 명령 패키지의 길이는 클록 신호(CLK)의 4 클록 주기에 대응하며, 칼럼 어드레스 명령 패키지는 4개의 칼럼 입력 명령을 포함한다. 따라서, 5개의 칼럼 어드레스 신호의 5개의 칼럼 어드레스 명령 패키지는 20개의 칼럼 입력 명령을 포함한다. 20개의 칼럼 입력 명령은 4 피스의 뱅크 어드레스(BA0∼BA3)의 설정 정보, 13 피스의 메모리 어드레스(A0∼A12)의 설정 정보, 1개의 기입 인에이블(WE) 입력 명령, 1개의 오토-프리차지(AP) 입력 명령, 및 1개의 버스트 촙 4/버스트 길이 8(BC4/BL8) 입력 명령을 포함한다. 4 피스의 뱅크 어드레스(BA0∼BA3)의 설정 정보는 종래 기술의 DDR SDRAM 아키텍처에서의 뱅크 어드레스 입력 신호(BA0∼BA3)를 대체하기 위해 실시되며, 13 피스의 메모리 어드레스(A0∼A12)의 설정 정보는 종래 기술의 DDR SDRAM 아키텍처에서의 메모리 어드레스 입력 신호(A0∼A12)를 대체하기 위해 실시된다.

6개의 로우 어드레스 신호의 6개의 로우 어드레스 명령 패키지의 입력 명령은 단지 예시를 목적으로 하는 것임에 유의하기 바란다. 실제로는, 본 발명의 메 모리칩의 동작에 영향을 주지 않고서도, 24개의 로우 입력 명령을 재배열할 수 있으며, 도 4에 도시된 20개의 칼럼 입력 명령을 재배열할 수 있다. 예컨대, 로우 입력 명령 중의 임의의 2개의 명령의 위치를 서로 바꿀 수 있으며, 칼럼 입력 명령 중의 임의의 2개의 명령의 위치 또한 서로 바꿀 수 있다. 또 다른 예에서는, 로우 입력 명령의 위치를 순환시킬 수 있으며, 칼럼 입력 명령의 위치 역시 순환시킬 수 있다. 또한, 전술한 로우 어드레스 신호(RowAdr0∼RowAdr5)의 수, 전술한 칼럼 어드레스 신호(ColAdr0∼ColAdr4)의 수, 및 뱅크 어드레스(BA0∼BA3)의 설정 정보의 피스의 수는 단지 예시를 목적으로 하는 것이다. 실제로는, 메모리의 기억 용량이 증가될 때(예컨대, 메모리 어드레스의 설정 정보의 피스의 수가 증가되거나, 또는 뱅크의 수가 증가될 때), 7개 이상의 로우 어드레스 신호가 사용될 수 있고, 또한 6개 이상의 칼럼 어드레스 신호가 사용될 수 있다. 예컨대, 메모리칩(200)은 로우 어드레스 신호 핀(PIN_R6) 및 칼럼 어드레스 신호 핀(PIN_C5)을 추가로 포함할 수 있으며, 여기서, 로우 어드레스 신호 핀(PIN_R6)은 로우 어드레스 신호(RowAdr6)를 수신하기 위해 이용되며, 로우 어드레스 신호(RowAdr6)의 로우 어드레스 명령 패키지는, 2 피스의 뱅크 어드레스(BA4, BA5)의 설정 정보와, 2 피스의 메모리 어드레스(A16, A17)의 설정 정보를 포함하며, 칼럼 어드레스 신호(ColAdr5)의 칼럼 어드레스 명령 패키지는, 2 피스의 뱅크 어드레스(BA4, BA5)의 설정 정보와, 2 피스의 메모리 어드레스(A13, A14)의 설정 정보를 포함한다. 전술한 바와 같이, 본 실시예의 로우(또는 칼럼) 어드레스 명령 패키지가 4개의 로우(또는 칼럼) 입력 명령을 포함하기 때문에, 본 실시예의 변형예에서는 단지 하나의 추가의 로우 어드레스 신 호 핀과 단지 하나의 추가의 칼럼 어드레스 신호 핀을 추가함으로써 4 피스의 뱅크 어드레스 또는 메모리 어드레스의 설정 정보를 증가시킬 수 있다. 따라서, 메모리칩의 검사 비용이 감소될 수 있다.

전술한 바와 같이, 로우 어드레스 신호 및 칼럼 어드레스 신호 양측은 메모리 어드레스(A0, A1,..., 등)의 설정 정보를 포함하며, 따라서 동일한 시각에 상이한 뱅크가 동작될 수 있다. 도 5는 도 2에 도시된 메모리칩을 액세스하는 일례의 동작을 예시하는 도면이다. 도 5에 도시된 바와 같이, 시각 T1에서, 6개의 로우 어드레스 신호(RowAdr0∼RowAdr5)의 6개의 로우 어드레스 명령 패키지는 메모리칩(200)의 제1 뱅크를 활성화시키기 위해 이용되며, 이와 동시에 5개의 칼럼 어드레스 신호(ColAdr0∼ColAdr4)의 5개의 칼럼 어드레스 명령 패키지는 제2 뱅크를 기입하기 위해 이용된다(제2 뱅크가 활성화되어 있는 경우). 시각 T2에서, 6개의 로우 어드레스 신호(RowAdr0∼RowAdr5)의 6개의 로우 어드레스 명령 패키지는 제3 뱅크를 활성화하기 위해 이용된다. 시각 T3에서, 5개의 칼럼 어드레스 신호(ColAdr0∼ColAdr4)의 5개의 칼럼 어드레스 명령 패키지는 제1 뱅크를 판독하기 위해 이용된다. 따라서, 4 클록 주기의 길이를 갖는 명령 패키지로 인한 메모리의 성능 저하가 경감될 수 있다.

종래 기술의 DDR SDRAM 아키텍처에서, RAS to RAS 지연 시간(tRRD), RAS 프리차지 시간(tRP), RAS to CAS 지연 시간(tRCD), 로우 사이클 시간(tRC) 등과 같은 다수의 파라미터는 규정된 값을 갖는다. 메모리의 클록 주기가 1.25 ㎱와 동등하다면, 본 발명에 의해 제공된 로우 어드레스 명령 패키지 및 칼럼 어드레스 명령 패키지의 길이는 5 ㎱와 동등하게 되며, 이 값은 관련 파라미터의 규정된 값을 위반하지 않고서도 종래 기술의 DDR SDRAM 아키텍처의 관련 동작을 적합하게 대체하기 위해 이용될 수 있다. 예컨대, RAS 프리차지 시간(tRP)이 적어도 10 ㎱이고, 2개의 로우 어드레스 명령 패키지의 길이와 동등하다. 즉, 뱅크의 프리차지 동작과 활성화 동작 사이의 간격의 길이가 로우 어드레스 명령 패키지의 길이와 동등하게 된다. 따라서, 메모리의 성능은 영향받지 않게 될 것이다.

또한, 종래 기술의 DDR SDRAM 아키텍처는 메모리칩을 인에이블시키기 위해 이용되는 칩-선택 신호를 갖는다. 본 발명에서는, 6개의 로우 어드레스 신호와 5개의 칼럼 어드레스 신호 양측이 메모리 어드레스의 설정 정보를 포함하기 때문에, 본 발명은, 로우 어드레스 신호를 수신하도록 메모리칩을 인에이블시키기 위해 이용되는 제1 칩-선택 신호(CSR)(즉, 로우 어드레스 칩-선택 신호)와, 칼럼 어드레스 신호를 수신하도록 메모리칩을 인에이블시키기 위해 이용되는 제2 칩-선택 신호(CSC)(즉, 칼럼 어드레스 칩-선택 신호)를 추가로 제공한다. 로우 어드레스 칩-선택 신호(CSR)와 칼럼 어드레스 칩-선택 신호(CSC)는 각각 제3 입력 핀(즉, 도 1에 도시된 제1 칩-선택 신호 핀(PIN_CSR))과 제4 입력 핀(즉, 도 1에 도시된 제2 칩-선택 신호 핀(OIN_CSC))을 통해 메모리칩에 입력된다. 도 5에 도시된 바와 같이, 로우 어드레스 칩-선택 신호(CSR) 또는 칼럼 어드레스 칩-선택 신호(CSC)가 인에이블링 상태(enabling state)에 있을 때에는, 메모리칩은 로우 어드레스 신호 또는 칼럼 어드레스 신호를 수신할 수 있다.

상기한 메모리칩 액세스 방법을 간략하게 요약하면, 본 발명의 실시예에서 는, 6개의 로우 어드레스 신호의 6개의 로우 어드레스 명령 패키지의 길이가 4 클록 주기와 동등하고, 각각의 로우 어드레스 명령 패키지가 4개의 로우 입력 명령을 포함하며, 5개의 칼럼 어드레스 신호의 5개의 칼럼 어드레스 명령 패키지의 길이가 4 클록 주기와 동등하고, 각각의 칼럼 어드레스 명령 패키지가 4개의 로우 입력 명령을 포함한다. 전술한 11개의 어드레스 입력 신호, 2개의 클록 신호(CLK, #CLK), 1개의 로우 어드레스 칩-선택 신호(CSR), 1개의 칼럼 어드레스 칩-선택 신호(CSC), 1개의 온-다이 터미네이션 신호(ODT), 1개의 동기 신호(CKE), 1개의 캘리브레이션 신호(ZQ), 및 1개의 리셋 신호(RESET)를 계수하면, 본 발명의 실시예에 의해 제공된 메모리칩 액세스 방법은 19개의 입력 신호를 필요로 한다. 즉, 본 발명의 방법에 따르면, 메모리칩은 단지 19개의 입력 핀만을 필요로 한다. 29개의 입력 핀을 갖는 종래 기술의 메모리칩에 비하여, 본 발명은 실제로 메모리칩의 입력 핀을 감소시킨다. 따라서, DIMM의 레이아웃이 더욱 간편해지고, 검사 비용 또한 감소될 수 있다.

본 발명의 기술 분야에 익숙한 사람이라면, 본 발명의 교시를 유지하면서 디바이스 및 방법의 다양한 수정 및 변경이 이루어질 수 있음을 충분히 이해하고 있을 것이다.

도 1은 종래 기수의 듀얼 인-라인 메모리 모듈(DIMM)을 예시하는 도면이다.

도 2는 본 발명의 일실시예에 따른 메모리칩을 예시하는 도면이다.

도 3은 본 발명의 일실시예에 따른 6개의 로우 어드레스 신호를 예시하는 도면이다.

도 4는 본 발명의 일실시예에 따른 5개의 칼럼 어드레스 신호를 예시하는 도면이다.

도 5는 도 2에 도시된 메모리칩을 액세스하는 일례의 동작을 예시하는 도면이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 듀얼 인-라인 메모리 모듈(DIMM)

110_1 ∼ 110_8 : 메모리칩

120 : 컨트롤러

200 : 메모리칩

Claims

메모리칩을 액세스하는 방법에 있어서,

상기 메모리칩 상에 복수의 제1 입력 핀 및 복수의 제2 입력 핀을 위치시키는 단계;

복수의 로우 어드레스 신호를 상기 복수의 제1 입력 핀에 각각 입력하는 단계; 및

복수의 칼럼 어드레스 신호를 상기 복수의 제2 입력 핀에 각각 입력하는 단계

를 포함하고,

로우 어드레스 명령 패키지는 복수의 로우 입력 명령을 포함하고, 칼럼 어드레스 명령 패키지는 복수의 칼럼 입력 명령을 포함하며,

각각의 로우 어드레스 신호의 상기 로우 어드레스 명령 패키지의 길이는 클록 신호의 복수의 클록 주기에 대응하고, 각각의 칼럼 어드레스 신호의 상기 칼럼 어드레스 명령 패키지의 길이가 상기 클록 신호의 복수의 클록 주기에 대응하는,

메모리칩 액세스 방법.
삭제
제1항에 있어서,

상기 로우 어드레스 명령 패키지의 길이는 4 클록 주기에 대응하고, 상기 로우 어드레스 명령 패키지는 4개의 로우 입력 명령을 포함하는, 메모리칩 액세스 방법.
제3항에 있어서,

상기 복수의 제1 입력 핀의 수량은 6개인, 메모리칩 액세스 방법.
제4항에 있어서,

6개의 상기 로우 어드레스 신호의 6개의 상기 로우 어드레스 명령 패키지의 상기 로우 입력 명령은, 4 피스(piece)의 뱅크 어드레스의 설정 정보, 16 피스의 메모리 어드레스의 설정 정보, 및 4 피스의 메모리 제어 명령 설정 정보를 포함하는, 메모리칩 액세스 방법.
제5항에 있어서,

상기 4 피스의 메모리 제어 명령 설정 정보를 디코드하여 메모리 제어 명령을 생성하는 단계를 더 포함하는, 메모리칩 액세스 방법.
제1항에 있어서,

상기 칼럼 어드레스 명령 패키지의 길이는 4 클록 주기에 대응하고, 상기 칼럼 어드레스 명령 패키지는 4개의 칼럼 입력 명령을 포함하는, 메모리칩 액세스 방법.
제7항에 있어서,

상기 복수의 제2 입력 핀의 수량은 5개인, 메모리칩 액세스 방법.
제8항에 있어서,

5개의 상기 칼럼 어드레스 신호의 5개의 상기 칼럼 어드레스 명령 패키지의 상기 칼럼 입력 명령은, 적어도 4 피스의 뱅크 어드레스의 설정 정보 및 13 피스의 메모리 어드레스의 설정 정보를 포함하는, 메모리칩 액세스 방법.
제8항에 있어서,

5개의 상기 칼럼 어드레스 신호의 5개의 상기 칼럼 어드레스 명령 패키지의 상기 칼럼 입력 명령은, 적어도 기입 인에이블(WE) 입력 명령, 오토-프리차지(AP) 입력 명령, 및 버스트 촙/버스트 길이(BC/BL) 입력 명령을 포함하는, 메모리칩 액세스 방법.
제1항에 있어서,

상기 메모리칩 상에 제3 입력 핀 및 제4 입력 핀을 위치시키는 단계;

상기 복수의 로우 어드레스 신호를 수신하도록 상기 메모리칩을 이용하기 위해 상기 제3 입력 핀에 제1 칩-선택 신호를 입력하는 단계; 및

상기 복수의 칼럼 어드레스 신호를 수신하도록 상기 메모리칩을 이용하기 위 해 상기 제4 입력 핀에 제2 칩-선택 신호를 입력하는 단계

를 더 포함하는 메모리칩 액세스 방법.