JP2006294074A

JP2006294074A - 半導体記憶装置

Info

Publication number: JP2006294074A
Application number: JP2005099385A
Authority: JP
Inventors: Naoki Ninagawa; 直樹蜷川; Atsuya Ohashi; 敦哉大橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-03-14
Filing date: 2005-03-30
Publication date: 2006-10-26

Abstract

【課題】アドレス信号が増加してもアドレスビット幅が増加しないようにする。
【解決手段】信号処理回路１ａは、処理結果としてパラレルに複数のアドレス信号を含む出力データを出力する。その後、各アドレス信号を１つのアドレス信号群に多重化し、半導体記憶装置２に対してシリアルにアドレス信号群を出力する。その後、信号分割回路２ａは、アドレス信号群を１つ１つのアドレス信号として分割し、パラレルに各アドレス信号を出力する。その後、記憶回路２ｂは、信号分割回路２ａからパラレルに各アドレス信号を受け付ける。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特にデータを少なくとも一時的に記憶する半導体記憶装置に関する。

現在、ＬＳＩ(Large Scale Integration)は、微細化に伴って多機能化が進んでいる。特に、携帯電話等においては実装面積が小さいため、あらゆる機能を１つのチップに収めようとしている。このことから、メモリは大容量になり、アドレス信号も増加し、ＬＳＩのＰＡＤ数も増加している。具体的には、バンクアドレスを含めたアドレスビット幅が１５ｂｉｔのＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)が既に登場しており、また、ＳＤＲＡＭ以外のＳＲＡＭ(Static Random Access Memory)は、同時にアドレス信号とデータ信号とを取り込むため、容量がわずか１ＭbyteのＳＲＡＭでも、データ線が８ｂｉｔの場合、アドレスビット幅が２０ｂｉｔとなっている。

ここで取り得る方法としては、データビット幅をそのままにし、アドレスビット幅を単純に増加させる方法と、アドレス信号の増加分を補うため、データビット幅を縮小してクロック信号を高周波数化し、アドレスビット幅を増加させる方法がある。

また、全てのＰＡＤを使用して全てのアドレス信号を１回で入力する通常モード、及び、全てのＰＡＤの半分を使用して全てのアドレス信号を２回に分けて入力するテストモードを用意する方法がある（例えば、特許文献１参照）。

以下、特許文献１により開示された方法におけるタイミングチャートについて説明する。図１２は、従来のクロック信号とアドレス信号との関係を示すタイミングチャートである。

ここで、半導体記憶装置に対し、アドレス信号がクロック信号の１サイクル内の立上りエッジで出力されている。具体的には、半導体記憶装置に対し、クロック信号の１サイクル内でアドレス信号ＲＡ０が出力されている。また、半導体記憶装置に対し、クロック信号の１サイクル内でアドレス信号ＣＡ０が出力されている。
特開平１１−３０６７９６号公報

しかし、アドレスビット幅を単純に増加させる方法では、ＰＡＤが単純に増加し、クロック信号を高周波数化する方法では、ＬＳＩの消費電流が増大する。
よって、ＬＳＩに用意された各ＰＡＤについて、アドレス信号で使用するＰＡＤと他の機能で使用するＰＡＤとを調整する必要があるので、ＬＳＩの多機能化の障害となる。

また、特許文献１により開示された方法でも、ＰＡＤが単純に増加するので、ＬＳＩの多機能化の障害となる。
本発明は、このような点に鑑みてなされたものであり、アドレス信号が増加してもアドレスビット幅が増加しない半導体記憶装置を提供することを目的とする。

本発明では、上記課題を解決するために、図１に示すように、データを少なくとも一時的に記憶する半導体記憶装置２において、外部からシリアルにアドレス信号群を受け付け、アドレス信号群をアドレス信号として分割し、パラレルに各アドレス信号を出力する信号分割回路２ａと、信号分割回路２ａからパラレルに各アドレス信号を受け付け、各アドレス信号に対応する各データ信号を入出力する記憶回路２ｂと、を有し、これらアドレス信号群がクロックの両エッジで送出されること、を特徴とする半導体記憶装置２が提供される。

このようにすると、信号分割回路２ａにより、外部からシリアルにアドレス信号群が受け付けられ、アドレス信号群がアドレス信号として分割され、最終的にパラレルに各アドレス信号が出力される。そして、記憶回路２ｂにより、信号分割回路２ａからパラレルに各アドレス信号が受け付けられる。そして、記憶回路２ｂにより、各アドレス信号に対応する各データ信号が入出力される。

本発明では、信号分割回路が、外部からシリアルにアドレス信号群を受け付け、アドレス信号群をアドレス信号として分割し、パラレルに各アドレス信号を出力するようにした。

このようにすると、２ビット分のアドレス信号を１ビット分のアドレスビット幅で転送できるので、アドレス信号が増加してもアドレスビット幅が増加しない。

以下、本発明の実施の形態を図面を参照して説明する。
まず、本発明の概念について説明する。図１は、本発明の概念図である。
図に示すように、メモリ制御装置１は、信号処理回路１ａ、及び、信号多重化回路１ｂから構成される。また、半導体記憶装置２は、信号分割回路２ａ、及び、記憶回路２ｂから構成される。

ここで、メモリ制御装置１の信号多重化回路１ｂは、各アドレス信号を１つのアドレス信号群に多重化し、信号分割回路２ａを介して記憶回路２ｂに対し、シリアルにアドレス信号群を出力している。この信号分割回路２ａは、アドレス信号群を１つ１つのアドレス信号として分割し、記憶回路２ｂに対してパラレルに各アドレス信号を出力している。

信号処理回路１ａは、入力された入力データに基づいて処理を実行する。そして、信号処理回路１ａは、信号多重化回路１ｂに対して処理結果としてパラレルに複数のアドレス信号を含む出力データを出力する。例えば、信号処理回路１ａは、信号多重化回路１ｂに対してパラレルにアドレス信号Ａとアドレス信号Ｂとを出力する。

信号多重化回路１ｂは、信号処理回路１ａからパラレルに各アドレス信号を受け付ける。そして、信号多重化回路１ｂは、各アドレス信号を１つのアドレス信号群に多重化する。例えば、信号多重化回路１ｂは、アドレス信号Ａとアドレス信号Ｂとをアドレス信号群ＡＢに多重化する。そして、信号多重化回路１ｂは、信号分割回路２ａを介して記憶回路２ｂに対し、シリアルにアドレス信号群を出力する。例えば、信号多重化回路１ｂは、信号分割回路２ａを介して記憶回路２ｂに対し、シリアルにアドレス信号群ＡＢを出力する。

信号分割回路２ａは、信号多重化回路１ｂからシリアルにアドレス信号群を受け付ける。そして、信号分割回路２ａは、アドレス信号群を１つ１つのアドレス信号として分割する。例えば、信号分割回路２ａは、アドレス信号群ＡＢをアドレス信号Ａとアドレス信号Ｂとに分割する。そして、信号分割回路２ａは、記憶回路２ｂに対してパラレルに各アドレス信号を出力する。例えば、信号分割回路２ａは、記憶回路２ｂに対してパラレルにアドレス信号Ａとアドレス信号Ｂとを出力する。

記憶回路２ｂは、信号分割回路２ａからパラレルに各アドレス信号を受け付ける。そして、記憶回路２ｂは、所定の回路に対して各アドレス信号に対応する各データ信号を入出力する。

次に、図１の概念図の動作について説明する。
まず、信号処理回路１ａにより、入力された入力データに基づいて処理が実行され、信号多重化回路１ｂに対してパラレルにアドレス信号Ａとアドレス信号Ｂとが出力されるとする。

その後、信号多重化回路１ｂにより、信号処理回路１ａからパラレルに各アドレス信号が受け付けられる。そして、信号多重化回路１ｂにより、アドレス信号Ａとアドレス信号Ｂとがアドレス信号群ＡＢに多重化される。そして、信号多重化回路１ｂにより、信号分割回路２ａを介して記憶回路２ｂに対し、シリアルにアドレス信号群ＡＢが出力される。

その後、信号分割回路２ａにより、信号多重化回路１ｂからシリアルにアドレス信号群が受け付けられる。そして、信号分割回路２ａにより、アドレス信号群ＡＢがアドレス信号Ａとアドレス信号Ｂとに分割される。そして、信号分割回路２ａにより、記憶回路２ｂに対してパラレルにアドレス信号Ａとアドレス信号Ｂとが出力される。

その後、記憶回路２ｂにより、信号分割回路２ａからパラレルに各アドレス信号が受け付けられる。そして、記憶回路２ｂにより、所定の回路に対して各アドレス信号に対応する各データ信号が入出力される。

このようにすると、２ビット分のアドレス信号を１ビット分のアドレスビット幅で転送できるので、アドレス信号が増加してもアドレスビット幅が増加しない。よって、実装とテストとの視点から、コストを削減できる。

また、信号分割回路２ａを半導体記憶装置２に内蔵し、半導体記憶装置２はシリアルにアドレス信号群を受け付ける場合、半導体記憶装置２のＰＡＤが減少する。
なお、複数の信号分割回路２ａを用意することで、複数のアドレス信号群を処理できる。

次に、本発明の実施の形態の具体的な内容について、第１の実施の形態から第５の実施の形態まで順番に説明する。
［第１の実施の形態］
まず、前述した信号分割回路２ａに対応する装置がＤＦＦ（Ｄフリップフロップ）であり、そのＤＦＦがクロック信号で制御される場合について説明する。図２は、第１の実施の形態のシステム構成図である。

図に示すように、ＬＳＩ１１０とＤＦＦ１２０を介したＳＤＲＡＭ１３０とは、アドレス信号、クロック信号、データ信号、及び、制御信号を送受信している。なお、ＬＳＩ１１０は、信号処理回路（図示せず）、バス１１２、及び、信号多重化回路１１１から構成され、信号多重化回路１１１は、アドレス生成回路１１１ａ、ＭＰＸ１１１ｂ、データＦＩＦＯ１１１ｃ、及び、コマンド生成回路１１１ｄから構成される。

ここで、ＬＳＩ１１０の信号多重化回路１１１は、各アドレス信号を１つのアドレス信号群に多重化し、ＤＦＦ１２０を介してＳＤＲＡＭ１３０に対し、シリアルにアドレス信号群を出力している。このＤＦＦ１２０は、アドレス信号群を１つ１つのアドレス信号として分割し、ＳＤＲＡＭ１３０に対してパラレルに各アドレス信号を出力している。

信号処理回路は、入力された入力データに基づいて処理を実行する。そして、信号処理回路は、バス１１２を介してアドレス生成回路１１１ａに対し、処理結果として複数のアドレス信号を出力する。例えば、信号処理回路は、バス１１２を介してアドレス生成回路１１１ａに対し、アドレス信号Ａとアドレス信号Ｂとを出力する。そして、アドレス生成回路１１１ａは、バス１１２から出力された各アドレス信号を、立上りエッジと立下りエッジとの両エッジでＭＰＸ１１１ｂに対して出力する。例えば、アドレス生成回路１１１ａは、アドレス信号Ａを立上りエッジでＭＰＸ１１１ｂに対して出力し、アドレス信号Ｂを立下りエッジでＭＰＸ１１１ｂに対して出力する。

ＭＰＸ１１１ｂは、アドレス生成回路１１１ａから各アドレス信号を受け付ける。そして、ＭＰＸ１１１ｂは、各アドレス信号を１つのアドレス信号群に多重化する。例えば、ＭＰＸ１１１ｂは、アドレス信号Ａとアドレス信号Ｂとをアドレス信号群ＡＢに多重化する。そして、ＭＰＸ１１１ｂは、ＤＦＦ１２０を介してＳＤＲＡＭ１３０に対し、シリアルにアドレス信号群を出力する。例えば、ＭＰＸ１１１ｂは、ＤＦＦ１２０を介してＳＤＲＡＭ１３０に対し、シリアルにアドレス信号群ＡＢを出力する。このＭＰＸ１１１ｂは、複数のアドレス信号を受け付け、クロック信号によってモードを切り替え、１つのアドレス信号を出力している。具体的には、ＭＰＸ１１１ｂは、ハイのクロック信号によって立上りエッジで出力されたアドレス信号を出力し、ローのクロック信号によって立下りエッジで出力されたアドレス信号を出力している。例えば、ＭＰＸ１１１ｂは、ハイのクロック信号によってアドレス信号Ａを出力し、ローのクロック信号によってアドレス信号Ｂを出力している。

ＤＦＦ１２０は、ＭＰＸ１１１ｂから、クロック信号の１サイクル内の立下りエッジでアドレス信号を受け付ける。そして、ＤＦＦ１２０は、受け付けたアドレス信号を保持する。例えば、ＤＦＦ１２０は、アドレス信号群ＡＢからアドレス信号Ａを保持する。そして、ＤＦＦ１２０は、クロック信号の１サイクル内の立上りエッジでＳＤＲＡＭ１３０が受け付けたアドレス信号とパラレルに、一時的にＤＦＦ１２０が保持したアドレス信号を出力する。例えば、ＤＦＦ１２０は、ＳＤＲＡＭ１３０が受け付けたアドレス信号Ｂとパラレルに、一時的にＤＦＦ１２０が保持したアドレス信号Ａを出力する。

コマンド生成回路１１１ｄによって制御されたＳＤＲＡＭ１３０は、ＤＦＦ１２０を介してパラレルに各アドレス信号を受け付ける。そして、ＳＤＲＡＭ１３０は、コマンド生成回路１１１ｄによって制御されたデータＦＩＦＯ１１１ｃに対し、各アドレス信号に対応する各データ信号を入出力する。そして、データＦＩＦＯ１１１ｃは、所定の方式で各データ信号を蓄積し、バス１１２に対して入出力する。

次に、図２のシステム構成図の動作についてデータのリードを例に説明する。
まず、信号処理回路により、入力された入力コマンドに基づいて処理が実行され、バス１１２を介してアドレス生成回路１１１ａに対し、アドレス信号Ａとアドレス信号Ｂとが出力されるとする。そして、アドレス生成回路１１１ａにより、アドレス信号Ａが立上りエッジでＭＰＸ１１１ｂに対して出力され、アドレス信号Ｂが立下りエッジでＭＰＸ１１１ｂに対して出力される。

その後、ＭＰＸ１１１ｂにより、アドレス生成回路１１１ａから各アドレス信号が受け付けられる。そして、ＭＰＸ１１１ｂにより、アドレス信号Ａとアドレス信号Ｂとがアドレス信号群ＡＢに多重化される。そして、ＭＰＸ１１１ｂにより、ＤＦＦ１２０を介してＳＤＲＡＭ１３０に対し、シリアルにアドレス信号群ＡＢが出力される。

その後、ＤＦＦ１２０により、ＭＰＸ１１１ｂから、クロック信号の１サイクル内の立下りエッジでアドレス信号が受け付けられる。そして、ＤＦＦ１２０により、アドレス信号群ＡＢからアドレス信号Ａが保持される。そして、ＤＦＦ１２０により、ＳＤＲＡＭ１３０が受け付けたアドレス信号Ｂとパラレルに、一時的にＤＦＦ１２０が保持したアドレス信号Ａが出力される。

その後、ＳＤＲＡＭ１３０により、ＤＦＦ１２０を介してパラレルに各アドレス信号が受け付けられる。そして、ＳＤＲＡＭ１３０により、データＦＩＦＯ１１１ｃに対し、各アドレス信号に対応する各データ信号が出力される。そして、データＦＩＦＯ１１１ｃにより、所定の方式で各データ信号が蓄積され、バス１１２に対して出力される。

次に、図２のシステム構成図におけるタイミングチャートについて説明する。図３は、第１の実施の形態の第１のタイミングチャートである。
ここで、ＳＤＲＡＭ１３０に対し、アドレス信号がクロック信号の１サイクル内の立上りエッジと立下りエッジとの両エッジで出力されている。具体的には、ＳＤＲＡＭ１３０に対し、クロック信号の１サイクル内でアドレス信号ＲＡ０、ＲＡ１が出力されている。また、ＳＤＲＡＭ１３０に対し、クロック信号の１サイクル内でアドレス信号ＣＡ０、ＣＡ１が出力されている。

次に、ＳＤＲＡＭ１３０を同期型ＳＲＡＭに置き換えた場合の、図２のシステム構成図におけるタイミングチャートについて説明する。図４は、第１の実施の形態の第２のタイミングチャートである。

ここで、同期型ＳＲＡＭに対し、シングルライトが実行されている。このシングルライトの中で、同期型ＳＲＡＭに対し、アドレス信号が立上りエッジと立下りエッジとの両エッジで出力され、クロック信号の１サイクル内で各シングルライトが完了している。具体的には、同期型ＳＲＡＭに対し、アドレス信号Ａ００、Ａ０１、及び、ローであるＷＥＮ信号から、データ信号Ｄ０が書き込まれている。また、同期型ＳＲＡＭに対し、アドレス信号Ａ１０、Ａ１１、及び、ローであるＷＥＮ信号から、データ信号Ｄ１が書き込まれている。また、同期型ＳＲＡＭに対し、アドレス信号Ａ２０、Ａ２１、及び、ローであるＷＥＮ信号から、データ信号Ｄ２が書き込まれている。

なお、ＤＦＦ１２０はＳＤＲＡＭ１３０に内蔵できる。このようにすると、ＳＤＲＡＭ１３０はシリアルにアドレス信号群を受け付けるので、ＳＤＲＡＭ１３０のＰＡＤが削減される。また、ＤＦＦ１２０を基板上に実装しないので、実装面積も削減される。

また、複数のＤＦＦ１２０を用意することで、複数のアドレス信号群を処理できる。
［第２の実施の形態］
次に、前述した信号分割回路２ａに対応する装置がＤＦＦであり、そのＤＦＦがクロック信号とＡＬＥ信号とで制御される場合について説明する。図５は、第２の実施の形態のシステム構成図である。

ここで、第１の実施の形態と第２の実施の形態とのシステム構成図を比較すると、アドレス生成回路３１１ａとＤＦＦ３２０とを除き、構成要素の名称が同一の場合は機能も同一である。

このアドレス生成回路３１１ａは、ＤＦＦ３２０に対してＡＬＥ信号を出力する。ＤＦＦ３２０は、ハイのＡＬＥ信号、及び、クロック信号の立下りエッジでＬＳＩ３１０から出力されたアドレス信号を保持する。このＡＬＥ信号は、ＬＳＩ３１０が有効なアドレス信号を出力していることをＤＦＦ３２０に示す。

次に、図５のシステム構成図におけるタイミングチャートについて説明する。図６は、第２の実施の形態のタイミングチャートである。
ここで、ＳＤＲＡＭ３３０に対し、アドレス信号がクロック信号の１サイクル内の立上りエッジと立下りエッジとの両エッジで出力されている。また、ＳＤＲＡＭ３３０に対し、立上りエッジで出力されたアドレス信号にＡＬＥ信号が共に出力されている。具体的には、ＳＤＲＡＭ３３０に対し、クロック信号の１サイクル内でアドレス信号ＲＡ０、ＲＡ１が出力され、アドレス信号ＲＡ０と共にＡＬＥ信号が出力されている。また、ＳＤＲＡＭ３３０に対し、クロック信号の１サイクル内でアドレス信号ＣＡ０、ＣＡ１が出力され、アドレス信号ＣＡ０と共にＡＬＥ信号が出力されている。

また、ＡＬＥ信号がハイの場合にのみＤＦＦ３２０は動作するので、ＤＦＦ３２０の無駄な動作を抑制して消費電力を減少できる。
なお、ＤＦＦ３２０はＳＤＲＡＭ３３０に内蔵できる。このようにすると、ＳＤＲＡＭ３３０はシリアルにアドレス信号群を受け付けるので、ＳＤＲＡＭ３３０のＰＡＤが削減される。また、ＤＦＦ３２０を基板上に実装しないので、実装面積も削減される。

また、複数のＤＦＦ３２０を用意することで、複数のアドレス信号群を処理できる。
［第３の実施の形態］
次に、前述した信号分割回路２ａに対応する装置がＤＦＦであり、そのＤＦＦがＡＬＥ信号で制御される場合について説明する。図７は、第３の実施の形態のシステム構成図である。

ここで、第１の実施の形態と第３の実施の形態とのシステム構成図を比較すると、アドレス生成回路４１１ａとＤＦＦ４２０とを除き、構成要素の名称が同一の場合は機能も同一である。

このアドレス生成回路４１１ａは、ＤＦＦ４２０に対してＡＬＥ信号を出力する。ＤＦＦ４２０は、ＡＬＥ信号の立上りエッジだけでＬＳＩ４１０から出力されたアドレス信号を保持する。このＡＬＥ信号は、ＬＳＩ４１０が有効なアドレス信号を出力していることをＤＦＦ４２０に示す。

次に、図７のシステム構成図におけるタイミングチャートについて説明する。図８は、第３の実施の形態のタイミングチャートである。
ここで、ＳＤＲＡＭ４３０に対し、アドレス信号がクロック信号の１サイクル内の立上りエッジと立下りエッジとの両エッジで出力されている。また、ＳＤＲＡＭ４３０に対し、立下りエッジで出力されたアドレス信号にＡＬＥ信号が共に出力されている。具体的には、ＳＤＲＡＭ４３０に対し、クロック信号の１サイクル内でアドレス信号ＲＡ０、ＲＡ１が出力され、アドレス信号ＲＡ１と共にＡＬＥ信号が出力されている。また、ＳＤＲＡＭ４３０に対し、クロック信号の１サイクル内でアドレス信号ＣＡ０、ＣＡ１が出力され、アドレス信号ＣＡ１と共にＡＬＥ信号が出力されている。

なお、ＤＦＦ４２０はＳＤＲＡＭ４３０に内蔵できる。このようにすると、ＳＤＲＡＭ４３０はシリアルにアドレス信号群を受け付けるので、ＳＤＲＡＭ４３０のＰＡＤが削減される。また、ＤＦＦ４２０を基板上に実装しないので、実装面積も削減される。

また、複数のＤＦＦ４２０を用意することで、複数のアドレス信号群を処理できる。
［第４の実施の形態］
次に、前述した信号分割回路２ａに対応する装置が２つのＤＦＦであり、それらのＤＦＦがＡＬＥ信号で制御される場合について説明する。図９は、第４の実施の形態のシステム構成図である。

ここで、第３の実施の形態と第４の実施の形態とのシステム構成図を比較すると、アドレス生成回路５１１ａ、ＭＰＸ５１１ｂ、ＤＦＦ５２１、ＤＦＦ５２２、及び、ＳＤＲＡＭ５３０とを除き、構成要素の名称が同一の場合は機能も同一である。

このアドレス生成回路５１１ａは、ＤＦＦ５２１、及び、ＤＦＦ５２２に対してＡＬＥ信号を出力する。ＤＦＦ５２１は、ＡＬＥ信号の立上りエッジでＭＰＸ５１１ｂから出力されたアドレス信号を保持する。また、ＤＦＦ５２２は、ＡＬＥ信号の立下りエッジでＭＰＸ５１１ｂから出力されたアドレス信号を保持する。このＡＬＥ信号は、ＬＳＩ５１０が有効なアドレス信号を出力していることをＤＦＦ５２１、及び、ＤＦＦ５２２に示す。

次に、図９のシステム構成図におけるタイミングチャートについて説明する。図１０は、第４の実施の形態のタイミングチャートである。
ここで、ＤＦＦ５２１、及び、ＤＦＦ５２２に対し、アドレス信号がクロック信号の１サイクル内の立上りエッジと立下りエッジとの両エッジで出力されている。また、ＤＦＦ５２１、及び、ＤＦＦ５２２に対し、そのクロック信号から半周期遅れでＡＬＥ信号が出力されている。具体的には、ＤＦＦ５２１は、ＡＬＥ信号の立上りエッジでアドレス信号ＲＡ０を取り込み、ＳＤＲＡＭ５３０に出力している。また、ＤＦＦ５２２は、ＡＬＥ信号の立下りエッジでアドレス信号ＲＡ１を取り込み、ＳＤＲＡＭ５３０に出力している。また、ＤＦＦ５２１は、ＡＬＥ信号の立上りエッジでアドレス信号ＣＡ０を取り込み、ＳＤＲＡＭ５３０に出力している。また、ＤＦＦ５２２は、ＡＬＥ信号の立下りエッジでアドレス信号ＣＡ１を取り込み、ＳＤＲＡＭ５３０に出力している。

なお、ＤＦＦ５２１、及び、ＤＦＦ５２２はＳＤＲＡＭ５３０に内蔵できる。このようにすると、ＳＤＲＡＭ５３０はシリアルにアドレス信号群を受け付けるので、ＳＤＲＡＭ５３０のＰＡＤが削減される。また、ＤＦＦ５２１、及び、ＤＦＦ５２２を基板上に実装しないので、実装面積も削減される。

また、複数のＤＦＦ５２１、及び、ＤＦＦ５２２を用意することで、複数のアドレス信号群を処理できる。
［第５の実施の形態］
次に、前述した半導体記憶装置２に対応する装置がＡＳＩＣ(Application Specific Integrated Circuit)であり、前述した信号分割回路２ａに対応する装置がＡＳＩＣに内蔵される場合について説明する。図１１は、第５の実施の形態のシステム構成図である。

ここで、ＬＳＩ（図示せず）とＡＳＩＣ６００とは、アドレス信号、クロック信号、及び、データ信号を送受信している。具体的には、ＬＳＩは、各アドレス信号を１つのアドレス信号群に多重化し、ＡＳＩＣ６００に対してシリアルにアドレス信号群を出力している。このＡＳＩＣ６００は外部からアドレス信号等を受け付けて制御され、液晶画面等に画像を表示している。

図に示すように、ＡＳＩＣ６００は、ＨＯＳＴインタフェース６０１、グラフィックス処理回路６０２、カメラインタフェース６０３、バス６０４、記憶回路６０５、及び、ディスプレイ制御回路６０６から構成される。ＨＯＳＴインタフェース６０１、グラフィックス処理回路６０２、カメラインタフェース６０３、記憶回路６０５、及び、ディスプレイ制御回路６０６は、バス６０４を介して互いに通信する。

まず、ＨＯＳＴインタフェース６０１は、外部からシリアルにアドレス信号群を受け付ける。そして、ＨＯＳＴインタフェース６０１は、アドレス信号群を１つ１つのアドレス信号として分割する。そして、ＨＯＳＴインタフェース６０１は、ＡＳＩＣ６００の内部に対してパラレルに各アドレス信号を出力する。

次に、グラフィックス処理回路６０２は、入力された入力データに基づいて画像処理を実行する。カメラインタフェース６０３は、カメラ（図示せず）とデータを送受信する。
また、記憶回路６０５は、グラフィックス処理回路６０２による処理に必要なデータを記憶する。ディスプレイ制御回路６０６は、ディスプレイ（図示せず）とデータを送受信する。

（付記１）データを少なくとも一時的に記憶する半導体記憶装置において、
外部からシリアルにアドレス信号群を受け付け、前記アドレス信号群をアドレス信号として分割し、パラレルに前記各アドレス信号を出力する信号分割回路と、
前記信号分割回路からパラレルに前記各アドレス信号を受け付け、前記各アドレス信号に対応する各データ信号を入出力する記憶回路と、を有し、
これらアドレス信号群がクロックの両エッジで送出されること、
を特徴とする半導体記憶装置。

（付記２）前記信号分割回路と前記記憶回路とを、同一のパッケージに内蔵したことを特徴とする付記１記載の半導体記憶装置。
（付記３）前記信号分割回路と前記記憶回路とを、別々のパッケージに内蔵したことを特徴とする付記１記載の半導体記憶装置。

（付記４）前記信号分割回路は、前記アドレス信号群からクロック信号の立上りエッジと立下りエッジとの一方のエッジでアドレス信号を保持し、前記記憶回路は、他方のエッジで前記アドレス信号と他のアドレス信号とを受け取ることを特徴とする付記１記載の半導体記憶装置。

（付記５）前記信号分割回路は、前記アドレス信号群からハイのＡＬＥ信号またはローのＡＬＥ信号でアドレス信号を保持することを特徴とする付記１記載の半導体記憶装置。

（付記６）前記信号分割回路は、前記アドレス信号群からＡＬＥ信号の立上りエッジと立下りエッジとの一方のエッジでアドレス信号を保持し、前記記憶回路は、クロック信号の立上りエッジと立下りエッジとの一方のエッジで前記アドレス信号と他のアドレス信号とを受け取ることを特徴とする付記１記載の半導体記憶装置。

（付記７）前記信号分割回路は、前記アドレス信号群からＡＬＥ信号の立上りエッジでアドレス信号を保持して立下りエッジで他のアドレス信号を保持し、前記記憶回路は、クロック信号の立上りエッジと立下りエッジとの一方のエッジで前記アドレス信号と他のアドレス信号とを受け取ることを特徴とする付記１記載の半導体記憶装置。

（付記８）データを処理する半導体装置において、
外部からシリアルにアドレス信号群を受け付け、前記アドレス信号群をアドレス信号として分割し、パラレルに前記各アドレス信号を出力する信号分割回路を有することを特徴とする半導体装置。

（付記９）前記半導体装置は、入力された入力データに基づいて画像処理を実行するグラフィックス処理回路と、カメラとデータの送受信するカメラインタフェースと、前記グラフィックス処理回路による処理に必要なデータを記憶する記憶回路と、ディスプレイとデータの送受信するディスプレイ制御回路との中の少なくとも１つをさらに有することを特徴とする付記８記載の半導体装置。

（付記１０）半導体記憶装置に接続された、データを処理する半導体装置において、
入力された入力データに基づいて処理を実行し、処理結果としてパラレルに複数のアドレス信号を含む出力データを出力する信号処理回路と、
前記信号処理回路からパラレルに前記各アドレス信号を受け付け、前記各アドレス信号をアドレス信号群に多重化し、前記半導体記憶装置に対してシリアルに前記アドレス信号群を出力する信号多重化回路と、
を有することを特徴とする半導体装置。

本発明の概念図である。第１の実施の形態のシステム構成図である。第１の実施の形態の第１のタイミングチャートである。第１の実施の形態の第２のタイミングチャートである。第２の実施の形態のシステム構成図である。第２の実施の形態のタイミングチャートである。第３の実施の形態のシステム構成図である。第３の実施の形態のタイミングチャートである。第４の実施の形態のシステム構成図である。第４の実施の形態のタイミングチャートである。第５の実施の形態のシステム構成図である。従来のクロック信号とアドレス信号との関係を示すタイミングチャートである。

符号の説明

１メモリ制御装置
１ａ信号処理回路
１ｂ信号多重化回路
２半導体記憶装置
２ａ信号分割回路
２ｂ記憶回路

Claims

データを少なくとも一時的に記憶する半導体記憶装置において、
外部からシリアルにアドレス信号群を受け付け、前記アドレス信号群をアドレス信号として分割し、パラレルに前記各アドレス信号を出力する信号分割回路と、
前記信号分割回路からパラレルに前記各アドレス信号を受け付け、前記各アドレス信号に対応する各データ信号を入出力する記憶回路と、を有し、
これらアドレス信号群がクロックの両エッジで送出されること、
を特徴とする半導体記憶装置。
前記信号分割回路と前記記憶回路とを、同一のパッケージに内蔵したことを特徴とする請求項１記載の半導体記憶装置。
前記信号分割回路は、前記アドレス信号群からクロック信号の立上りエッジと立下りエッジとの一方のエッジでアドレス信号を保持し、前記記憶回路は、他方のエッジで前記アドレス信号と他のアドレス信号とを受け取ることを特徴とする請求項１記載の半導体記憶装置。
前記信号分割回路は、前記アドレス信号群からハイのＡＬＥ信号またはローのＡＬＥ信号でアドレス信号を保持することを特徴とする請求項１記載の半導体記憶装置。
データを処理する半導体装置において、
外部からシリアルにアドレス信号群を受け付け、前記アドレス信号群をアドレス信号として分割し、パラレルに前記各アドレス信号を出力する信号分割回路を有することを特徴とする半導体装置。