CN115563052A - 存储访问电路、集成芯片、电子设备及存储访问方法 - Google Patents

存储访问电路、集成芯片、电子设备及存储访问方法 Download PDF

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CN115563052A CN202110750108.2A CN202110750108A CN115563052A CN 115563052 A CN115563052 A CN 115563052A CN 202110750108 A CN202110750108 A CN 202110750108A CN 115563052 A CN115563052 A CN 115563052A
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左丰国
江喜平
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Abstract

本申请涉及电子电路技术领域，公开了存储访问电路、集成芯片、电子设备及存储访问方法。该存储访问电路包括网络单元、多路复用器和存储控制模块。其中，每一路由节点连接至少一个多路复用器，每一多路复用器连接至少两个存储控制模块，以对至少两个存储控制模块进行多路复用，进而对存储控制模块连接的存储单元进行存储访问。通过上述方式，能够实现对大容量存储单元的高带宽存储访问。

Description

存储访问电路、集成芯片、电子设备及存储访问方法
技术领域
本申请涉及电子电路技术领域，特别是涉及存储访问电路、集成芯片、电子设备及存储访问方法。
背景技术
随着应用计算规模的快速增长，存储访问的带宽和能耗开销成为限制规模性计算电路发展的重要因素。
发明内容
本申请主要解决的技术问题是提供存储访问电路、集成芯片、电子设备及存储访问方法，能够实现对大容量存储单元的高带宽存储访问。
为了解决上述问题，本申请采用的一种技术方案是提供一种存储访问电路，该存储访问电路包括：网络单元，网络单元包括至少一个路由节点；多路复用器；存储控制模块，用于连接存储单元；其中，每一路由节点连接至少一个多路复用器，每一多路复用器连接至少两个存储控制模块，以对至少两个存储控制模块进行多路复用，进而对存储控制模块连接的存储单元进行存储访问。
其中，每个路由节点连接至多4个其他路由节点。
其中，至少两个路由节点按照M行*N列的形式阵列分布，每一路由节点与行方向或列方向相邻的其他路由节点连接，其中，M和N为正整数。
其中，M为3，N为3；每一路由节点连接2个多路复用器，每一多路复用器连接8个存储控制模块。
其中，M为4，N为4；每一路由节点连接4个多路复用器，每一多路复用器连接16个存储控制模块。
其中，存储控制模块包括：第一接口单元，连接多路复用器；读控制单元，连接第一接口单元，用于控制读取存储单元中的数据；写控制单元，连接第一接口单元，用于控制写入数据至存储单元；第二接口单元，连接读控制单元、写控制单元和存储单元。
其中，存储控制模块还包括刷新单元，连接第二接口单元，刷新单元用于对存储单元进行刷新。
其中，存储控制模块的数据位宽为128bit，频率为400MHz。
其中，该存储访问电路还包括：运算引擎，每一路由节点连接至少一个运算引擎。
为了解决上述问题，本申请采用的另一种技术方案是提供一种集成芯片，该集成芯片包括：逻辑模块，逻辑模块上集成有如上述技术方案提供的存储访问电路；存储阵列模块，逻辑模块与存储阵列模块连接。
其中，存储阵列模块为动态随机存储阵列模块。
为了解决上述问题，本申请采用的另一种技术方案是提供一种电子设备，该电子设备包括集成芯片，所述集成芯片包括：逻辑模块，所述逻辑模块上集成有如上述技术方案提供的存储访问电路；存储阵列模块，所述逻辑模块与所述存储阵列模块连接。
为了解决上述问题，本申请采用的另一种技术方案是提供一种存储访问方法，该方法包括：路由节点接收数据访问指令，并根据数据访问指令确定对应的至少一个多路复用器；多路复用器根据数据访问指令确定对应的至少一个存储控制模块；存储控制模块根据数据访问指令从对应连接的存储单元中获取数据并发送至多路复用器；多路复用器将数据发送至路由节点。
其中，该方法还包括：路由节点接收数据写入指令，并根据数据写入指令确定对应的至少一个多路复用器；多路复用器根据数据写入指令确定对应的至少一个存储控制模块；存储控制模块根据数据写入指令获取待写入数据，并将待写入数据写入与存储控制模块连接的存储单元中。
本申请的有益效果是：区别于现有技术的情况，本申请提供的存储访问电路、集成芯片、电子设备及存储访问方法。该存储访问电路利用每一路由节点连接至少一个多路复用器，每一多路复用器连接至少两个存储控制模块的方式，能够对至少两个存储控制模块进行多路复用，进而对存储控制模块连接的存储单元进行存储访问，在存储访问时，每一多路复用器连接的至少两个存储控制模块能够提供更高的带宽，以此能够实现对大容量存储单元的高带宽存储访问。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本申请提供的存储访问电路一实施例的结构示意图；
图2是本申请提供的存储访问电路另一实施例的结构示意图；
图3是本申请提供的多个路由节点一实施例的结构示意图；
图4是本申请提供的存储访问电路另一实施例的结构示意图；
图5是本申请提供的存储控制模块一实施例的结构示意图；
图6是本申请提供的存储控制模块另一实施例的结构示意图；
图7是本申请提供的集成芯片一实施例的结构示意图；
图8是本申请提供的电子设备一实施例的结构示意图；
图9是本申请提供的存储访问方法一实施例的流程示意图；
图10是本申请提供的存储访问方法另一实施例的流程示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
参阅图1，图1是本申请提供的存储访问电路一实施例的结构示意图。该存储访问电路100包括网络单元10、多路复用器30和存储控制模块40。
其中，每一路由节点连接至少一个多路复用器30，每一多路复用器30连接至少两个存储控制模块40，以对至少两个存储控制模块40进行多路复用，进而对存储控制模块40连接的存储单元进行存储访问。
其中，网络单元10包括至少一个路由节点。
在一些实施例中，网络单元10可以是片上网络。如二维网格片上网络。片上网络(Network on chip，NoC)是片上系统(System on chip，SoC)的一种新的通信方法。它是多核技术的主要组成部分。NoC方法带来了一种全新的片上通信方法，显著优于传统总线式系统(bus)的性能。基于NoC的系统能更好地适应在未来复杂多核SoC设计中使用的全局异步局部同步的时钟机制。
多路复用器30能接收多个输入信号，按每个输入信号可恢复方式合成单个输出信号以及根据信号，选择从相应的通道进行数据读取或者写入。
存储控制模块40用于连接存储单元，以控制存储单元，如从存储单元中读取数据或者向存储单元中写入数据。
在一些实施例中，可以根据实际需要对路由节点、多路复用器30和存储控制模块40的数量进行设置。进一步，每一路由节点连接的多路复用器30的数量可以相同，如每一路由节点连接1、2、3、4、5或6个多路复用器30。在另一应用场景中，每一路由节点连接的多路复用器30的数量可以不相同，如，第一个路由节点连接2个多路复用器30，第二个路由节点连接3个多路复用器30，第三个路由节点连接4个多路复用器30，第四个路由节点连接2个多路复用器30。
进一步，每一多路复用器30连接的存储控制模块40的数量可以相同，如每一多路复用器30连2、4、8或16个存储控制模块40。每一多路复用器30连接的存储控制模块40的数量也可以不相同，如第一个多路复用器30连接4个存储控制模块40，第二个多路复用器30连接8个存储控制模块40，第三个多路复用器30连接16个存储控制模块40，第四个多路复用器30连接32个存储控制模块40。
其中，存储访问电路100中的路由节点连接外部处理模块，基于此，对整个存储访问电路100的读取流程进行说明：
外部处理模块可以产生数据访问指令，并发送至路由节点，路由节点根据数据访问指令确定对应的多个或单个多路复用器30，将数据访问指令发送至该多路复用器30。多路复用器30根据该数据访问指令进行分配，以确定对应的多个或单个存储控制模块40，并向存储控制模块40发送数据访问指令。存储控制模块40根据数据访问指令从对应连接的存储单元中获取数据，并发送至多路复用器30。多路复用器30将多个或单个存储控制模块40发送的数据进行合成，并将合成后的数据发送至路由节点，路由节点将该合成数据发送至外部处理模块中。外部处理模块在获取到合成数据后，将合成数据进行解码，得到合成前的数据。然后根据这些数据进行运算。
对整个存储访问电路100的写入流程进行说明：
外部处理模块可以产生数据写入指令，并发送至路由节点，路由节点根据数据写入指令确定对应的多个或单个多路复用器30，将数据写入指令发送至该多路复用器30。多路复用器30根据该数据写入指令进行分配，以确定对应的多个或单个存储控制模块40，并向存储控制模块40发送数据写入指令。存储控制模块40根据数据写入指令将获取待写入数据，并将待写入数据写入对应连接的存储单元中。
在本实施例中，该存储访问电路100利用每一路由节点连接至少一个多路复用器30，每一多路复用器30连接至少两个存储控制模块40的方式，能够对至少两个存储控制模块40进行多路复用。在存储访问时，每一多路复用器30连接的至少两个存储控制模块40能够提供更高的带宽，以此能够实现对大容量存储单元的高带宽存储访问。
参阅图2，图2是本申请提供的存储访问电路另一实施例的结构示意图。该存储访问电路100包括网络单元10、运算引擎20、多路复用器30和存储控制模块40。
其中，网络单元10包括至少一个路由节点。
运算引擎20可以包括CPU(central processing unit，中央处理器)、DSP(DigitalSignal Processor，数字信号处理器)、GPU(graphics processing unit，图形处理器)中的至少一种。
多路复用器30能接收多个输入信号，按每个输入信号可恢复方式合成单个输出信号以及根据信号，选择从相应的通道进行数据读取或者写入。
存储控制模块40用于连接存储单元，以控制存储单元，如从存储单元中读取数据或者向存储单元中写入数据。
其中，每一路由节点连接至少一个运算引擎20和至少一个多路复用器30，每一多路复用器30连接多个存储控制模块40，以对多个存储控制模块40进行多路复用。路由节点用于控制数据传输。如多路复用器30输出的数据通过路由节点传输至运算引擎20，以使运算引擎20基于这些数据进行对应的运算。
在一些实施例中，可以根据实际需要对路由节点、运算引擎20、多路复用器30和存储控制模块40的数量进行设置。在一应用场景中，每一路由节点连接的运算引擎20的数量可以相同，如每一路由节点连接2、3、4、5或6个运算引擎20。在另一应用场景中，每一路由节点连接的运算引擎20的数量可以不相同，如，第一个路由节点连接2个运算引擎20，第二个路由节点连接3个运算引擎20，第三个路由节点连接4个运算引擎20，第四个路由节点连接2个运算引擎20。
进一步，每一路由节点连接的多路复用器30的数量可以相同，如每一路由节点连接1、2、3、4、5或6个多路复用器30。在另一应用场景中，每一路由节点连接的多路复用器30的数量可以不相同，如，第一个路由节点连接2个多路复用器30，第二个路由节点连接3个多路复用器30，第三个路由节点连接4个多路复用器30，第四个路由节点连接2个多路复用器30。
进一步，每一多路复用器30连接的存储控制模块40的数量可以相同，如每一多路复用器30连2、4、8或16个存储控制模块40。每一多路复用器30连接的存储控制模块40的数量也可以不相同，如第一个多路复用器30连接4个存储控制模块40，第二个多路复用器30连接8个存储控制模块40，第三个多路复用器30连接16个存储控制模块40，第四个多路复用器30连接32个存储控制模块40。
在一应用场景中，对整个存储访问电路100的读取流程进行说明：
运算引擎20中相应的功能模块可以产生数据访问指令，并发送至路由节点，路由节点根据数据访问指令确定对应的多个或单个多路复用器30，将数据访问指令发送至该多路复用器30。多路复用器30根据该数据访问指令进行分配，以确定对应的多个或单个存储控制模块40，并向存储控制模块40发送数据访问指令。存储控制模块40根据数据访问指令从对应连接的存储单元中获取数据，并发送至多路复用器30。多路复用器30将多个或单个存储控制模块40发送的数据进行合成，并将合成后的数据发送至路由节点，路由节点将该合成数据发送至运算引擎20中。运算引擎20中相应的功能模块在获取到合成数据后，将合成数据进行解码，得到合成前的数据。然后根据这些数据进行运算。
在一应用场景中，对整个存储访问电路100的写入流程进行说明：
运算引擎20中相应的功能模块可以产生数据写入指令，并发送至路由节点，路由节点根据数据写入指令确定对应的多个或单个多路复用器30，将数据写入指令发送至该多路复用器30。多路复用器30根据该数据写入指令进行分配，以确定对应的多个或单个存储控制模块40，并向存储控制模块40发送数据写入指令。存储控制模块40根据数据写入指令将获取待写入数据，并将待写入数据写入对应连接的存储单元中。
在本实施例中，该存储访问电路100利用每一路由节点连接至少一个多路复用器30，每一多路复用器30连接至少两个存储控制模块40的方式，能够对至少两个存储控制模块40进行多路复用。在存储访问时，每一多路复用器30连接的至少两个存储控制40模块能够提供更高的带宽，以此能够实现对大容量存储单元的高带宽存储访问，从而多路复用器30能够输出高带宽的存储访问数据至路由节点，路由节点能够合理分配存储访问数据给路由节点上的任意一个或多个运算引擎20，从而提升运算性能。
参阅图3，图3是本申请提供的多个路由节点一实施例的结构示意图。以图3中9个路由节点为例进行说明：
路由节点包括A、B、C、D、E、F、G、H和I。其中，其中，路由节点A与路由节点B和路由节点D连接，路由节点B与路由节点A、路由节点C和路由节点E连接，路由节点C与路由节点B和路由节点F连接，路由节点E与路由节点A、路由节点E和路由节点G连接，路由节点E与路由节点B、路由节点D、路由节点F和路由节点H连接，路由节点F与路由节点C、路由节点E和路由节点I连接，路由节点G与路由节点D和路由节点H连接，路由节点H与路由节点E、路由节点G和路由节点I连接，路由节点I与路由节点H和路由节点F连接。
其中，可以看到，存在路由节点连接2个其他路由节点、3个其他路由节点或4个其他路由节点的情况。可以理解，因路由节点的位置关系，边缘的路由节点因只有部分方向存在其他路由节点，则不同位置的路由节点连接的其他路由节点的数量不同。
因此，每个路由节点连接至多4个其他路由节点。
进一步，在网络单元包括至少两个路由节点时，至少两个路由节点按照M行*N列的形式阵列分布，每一路由节点与行方向或列方向相邻的其他路由节点连接，其中，M和N为正整数。可以理解，若多个路由节点按照M行*N列的形式阵列分布，则每个路由节点连接至多4个其他路由节点更加符合路由节点与路由节点之间的数据传输效率。
结合图3进行说明：
路由节点E到路由节点B、路由节点D、路由节点F和路由节点H的距离相同的，在布线材料一致的情况下，数据传输的时间是相同的。
若路由节点E还与路由节点A连接，则路由节点E与路由节点A距离大于路由节点E到路由节点B、路由节点D、路由节点F和路由节点H的距离，这样反而影响网络单元10的全局调整。
因此，至少两个路由节点按照M行*N列的形式阵列分布，使每两个路由节点之间的距离相同，不仅在制作工艺上能够减少流程，而且还能提升网络单元10的性能。
基于此，参阅图4，图4是本申请提供的存储访问电路另一实施例的结构示意图。网络单元包括9个路由节点，按照M行*N列的形式阵列，M可以为3，N可以为3。路由节点包括A、B、C、D、E、F、G、H和I。
每一路由节点连接2个多路复用器30，每一多路复用器30连接8个存储控制模块40。每一路由节点连接2个运算引擎20。则存储访问电路100中存储控制模块40的数量为144个。多路复用器30的数量为18个，运算引擎20的数量为18个。
以存储控制模块40的数据位宽为128bit，频率为400MHz为例，单个存储控制模块40的带宽为(128*400/8)MBps＝6.4GB/s。则存储访问电路100的总带宽为144*6.4GB/s＝921.6GB/s。
在本实施例中，144个存储控制模块40能够提供921.6GB/s的带宽，从而存储访问电路100可以实现对大容量存储单元的高带宽存储访问，从而多路复用器30能够输出高带宽的存储访问数据至路由节点，路由节点能够合理分配存储访问数据给路由节点上的任意一个或多个运算引擎20，从而提升运算性能。
在其他实施例中，网络单元包括16个路由节点，按照M行*N列的形式阵列，M可以为4，N可以为4。或者M可以为2，N可以为8。
以M为4，N为4为例进行说明：
每一路由节点连接4个多路复用器30，每一多路复用器30连接16个存储控制模块。每一路由节点连接4个运算引擎20。则存储访问电路100中存储控制模块40的数量为1024个。多路复用器30的数量为64个，运算引擎20的数量为64个。
以存储控制模块40的数据位宽为128bit，频率为400MHz为例，单个存储控制模块40的带宽为(128*400/8)MBps＝6.4GB/s。则存储访问电路100的总带宽为1024*6.4GB/s＝6553.6GB/s。
在本实施例中，1024个存储控制模块40能够提供6553.6GB/s的带宽，从而存储访问电路100可以实现对大容量存储单元的高带宽存储访问，从而多路复用器30能够输出高带宽的存储访问数据至路由节点，路由节点能够合理分配存储访问数据给路由节点上的任意一个或多个运算引擎20，从而提升运算性能。
在其他实施例中，存储控制模块40的数据位宽可以为64bit，频率为900MHz。
参阅图5，图5是本申请提供的存储控制模块一实施例的结构示意图。存储控制模块40包括第一接口单元41、读控制单元42、写控制单元43和第二接口单元44。
其中，第一接口单元41连接多路复用器30；读控制单元42连接第一接口单元41，用于控制读取存储单元中的数据；写控制单元43连接第一接口单元41，用于控制写入数据至存储单元；第二接口单元44连接读控制单元42、写控制单元43和存储单元。
当多个存储控制模块40应用于上述任一实施例中存储访问电路100时，多个存储控制模块40连接一多路复用器30，在存储访问时能够提供更高的带宽，实现对大容量存储单元的高带宽存储访问。在存储访问电路100中存在运算引擎20时，多路复用器30能够输出高带宽的存储访问数据至路由节点，路由节点能够合理分配存储访问数据给路由节点上的任意一个或多个运算引擎20，从而提升运算性能。
进一步，存储单元可能是动态存储单元，则参阅图6，图6是本申请提供的存储控制模块另一实施例的结构示意图。存储控制模块40包括第一接口单元41、读控制单元42、写控制单元43、第二接口单元44和刷新单元45。其中，刷新单元45连接第二接口单元44，刷新单元45用于对存储单元进行刷新。动态存储单元可以是DRAM(Dynamic Random AccessMemory，动态随机存取存储器)单元。
可以理解，动态存储单元是通过栅极电容存储电荷来暂存信息。由于存储的信息电荷终究是有泄漏的，电荷数又不能像静态存储元那样由电源经负载管来补充，时间一长，信息就会丢失，为此则需要刷新单元45对存储单元进行刷新，即按一定规律给栅极充电，按需要补给栅极电容的信息电荷。
当多个存储控制模块40应用于上述任一实施例中存储访问电路100时，多个存储控制模块40连接一多路复用器30，在存储访问时能够提供更高的带宽，进而存储访问电路100能够实现对大容量动态随机存储单元的高带宽存储访问。在存储访问电路100中存在运算引擎20时，多路复用器30能够输出高带宽的存储访问数据至路由节点，路由节点能够合理分配存储访问数据给路由节点上的至少一个运算引擎20，从而提升运算性能。
参阅图7，图7是本申请提供的集成芯片一实施例的结构示意图。该集成芯片200包括逻辑模块201和存储阵列模块202。
其中，逻辑模块201上集成有存储访问电路。该存储访问电路可以是上述任一实施例中的存储访问电路100。
逻辑模块201与存储阵列模块202连接；其中，存储阵列模块202上集成有存储单元。
在一些实施例中，存储阵列模块202可以为动态随机存储阵列模块。
存储访问电路100中的存储控制模块40与存储单元连接，用于对存储单元进行读写操作。
逻辑模块201和存储阵列模块202层叠设置，存储访问电路100的存储控制模块40连接存储阵列模块202上集成的存储单元，使存储控制模块40与存储单元之间的布线缩短，能够提升的对存储单元的访问速度，降低功耗，提升整体性能。
可以理解，具体地层叠方式可以根据逻辑模块201和存储阵列模块202的实际尺寸进行设置。在集成芯片200中包括多个逻辑模块201和多个存储阵列模块202时，可以将逻辑模块201和存储阵列模块202相互层叠设置。如，两个逻辑模块201之间设置一存储阵列模块202。如，两个存储阵列模块202之间设置一逻辑模块201。具体的，逻辑模块201与存储阵列模块202通过3维键合技术键合连接，以此可以使得逻辑模块201中的存储访问电路与存储阵列模块202中的存储单元直接连接，实现高带宽、低功耗的存储访问结构。
上述逻辑模块201和存储阵列模块202可以是由晶圆(Wafer)或者晶粒(Die)或者芯片(chip)制作而成。
在本实施例中，集成芯片200中的存储访问电路100在存储访问时，每一多路复用器30连接的至少两个存储控制40模块能够提供更高的带宽，以此能够实现对大容量动态随机存储单元的高带宽存储访问。在存储访问电路100中存在运算引擎20时，多路复用器30能够输出高带宽的存储访问数据至路由节点，路由节点能够合理分配存储访问数据给路由节点上的至少一个运算引擎20，从而提升运算性能。
在一些实施例中，集成芯片200可以作为内存条、硬盘等存储装置进行应用。
参阅图8，图8是本申请提供的电子设备一实施例的结构示意图。该电子设备300包括集成芯片200。该集成芯片200如上述任一实施例中的集成芯片200。
集成芯片200包括逻辑模块以及存储阵列模块，其中逻辑模块上集成有上述所述的存储访问电路，存储阵列模块与逻辑模块连接。在一具体实施例中，逻辑模块与存储阵列模块层叠键合设置。具体的，逻辑模块与存储阵列模块通过3维键合技术键合连接，以此可以使得逻辑模块中的存储访问电路与存储阵列模块中的存储单元直接连接，实现高带宽、低功耗的存储访问结构。
在本实施例中，电子设备300中的集成芯片200在存储访问时，每一多路复用器30连接的至少两个存储控制40模块能够提供更高的带宽，进而存储访问电路100能够实现对大容量动态随机存储单元的高带宽存储访问，从而多路复用器能够输出高带宽的存储访问数据至路由节点，路由节点能够合理分配存储访问数据给路由节点上的至少一个运算引擎，从而提升运算性能。
参阅图9，图9是本申请提供的存储访问方法一实施例的流程示意图。该方法基于上述任一存储访问电路100实现，该方法包括：
步骤91：路由节点接收数据访问指令，并根据数据访问指令确定对应的至少一个多路复用器。
其中，数据访问指令由运算引擎或外部处理模块发送。
步骤92：多路复用器根据数据访问指令确定对应的至少一个存储控制模块。
可以理解，数据可能存储于不同的存储单元中，所以需要确定对应连接存储单元的存储控制模块，才可以进行数据的读取。
步骤93：存储控制模块根据数据访问指令从对应连接的存储单元中获取数据并发送至多路复用器。
步骤94：多路复用器将数据发送至路由节点。
多路复用器将每一存储控制模块发送的数据进行合成，并将合成后的数据发送至路由节点，路由节点将该合成数据发送至运算引擎中。
结合上述任一实施例中的存储访问电路100进行说明：
运算引擎中相应的功能模块或外部处理模块可以产生数据访问指令，并发送至路由节点，路由节点根据数据访问指令确定对应的多个或单个多路复用器，将数据访问指令发送至该多路复用器。多路复用器根据该数据访问指令进行分配，以确定对应的多个或单个存储控制模块，并向存储控制模块发送数据访问指令。存储控制模块根据数据访问指令从对应连接的存储单元中获取数据，并发送至多路复用器。多路复用器将多个或单个存储控制模块发送的数据进行合成，并将合成后的数据发送至路由节点，路由节点将该合成数据发送至运算引擎或外部处理模块中。运算引擎中相应的功能模块或外部处理模块在获取到合成数据后，将合成数据进行解码，得到合成前的数据。然后根据这些数据进行运算。
在本实施例中，在进行大容量存储访问时，利用多路复用器与至少两个存储控制模块连接的方式来提供更高的存储访问带宽，进而实现对大容量动态随机存储单元的高带宽存储访问，从而多路复用器能够输出高带宽的存储访问数据至路由节点，路由节点能够合理分配存储访问数据给与路由节点上连接的运算引擎或外部处理模块，从而提升运算性能。
参阅图10，图10是本申请提供的存储访问方法另一实施例的流程示意图。该方法基于上述任一存储访问电路100实现，该方法包括：
步骤101：路由节点接收数据写入指令，并根据数据写入指令确定对应的至少一个多路复用器。
其中，数据写入指令由运算引擎或外部处理模块发送。
步骤102：多路复用器根据数据写入指令确定对应的至少一个存储控制模块。
可以理解，数据可能需要写入不同的存储单元中，所以需要确定对应连接存储单元的存储控制模块，才可以进行数据的对应写入。
如，大容量的数据写入时，单个存储单元并不能完全存储，则需要多个存储单元，因此需要根据写入数据的容量来确定具体的存储单元。
步骤103：存储控制模块根据数据写入指令获取待写入数据，并将待写入数据写入与存储控制模块连接的存储单元中。
此时，在大容量的数据写入时，则可通过多个存储控制模块同时进行数据写入，将待写入数据写入与存储控制模块连接的存储单元中，这要可以缩短写入数据的时间。
在一应用场景中，对整个存储访问电路100的写入流程进行说明：
运算引擎中相应的功能模块或外部处理模块可以产生数据写入指令，并发送至路由节点，路由节点根据数据写入指令确定对应的多个或单个多路复用器，将数据写入指令发送至该多路复用器。多路复用器根据该数据写入指令进行分配，以确定对应的多个或单个存储控制模块，并向存储控制模块发送数据写入指令。存储控制模块根据数据写入指令获取待写入数据，并将待写入数据写入对应连接的存储单元中。
在本实施例中，在进行大容量的数据写入时，利用多路复用器与至少两个存储控制模块连接的方式来提供更高的存储访问带宽，进而实现对大容量动态随机存储单元的高带宽存储访问，从而多路复用器能够输出高带宽的存储访问数据至路由节点，路由节点能够合理分配存储访问数据给与路由节点上连接的运算引擎或外部处理模块，从而提升运算性能。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (14)

1.一种存储访问电路，其特征在于，所述存储访问电路包括：
网络单元，所述网络单元包括至少一个路由节点；
多路复用器；
存储控制模块，用于连接存储单元；
其中，每一所述路由节点连接至少一个所述多路复用器，每一所述多路复用器连接至少两个所述存储控制模块，以对至少两个所述存储控制模块进行多路复用，进而对所述存储控制模块连接的所述存储单元进行存储访问。
2.根据权利要求1所述的存储访问电路，其特征在于，
每个所述路由节点连接至多4个其他路由节点。
3.根据权利要求2所述的存储访问电路，其特征在于，
至少两个所述路由节点按照M行*N列的形式阵列分布，每一所述路由节点与行方向或列方向相邻的其他路由节点连接，其中，M和N为正整数。
4.根据权利要求3所述的存储访问电路，其特征在于，
M为3，N为3；
每一所述路由节点连接2个所述多路复用器，每一所述多路复用器连接8个所述存储控制模块。
5.根据权利要求3所述的存储访问电路，其特征在于，
M为4，N为4；
每一所述路由节点连接4个所述多路复用器，每一所述多路复用器连接16个所述存储控制模块。
6.根据权利要求1所述的存储访问电路，其特征在于，
所述存储控制模块包括：
第一接口单元，连接所述多路复用器；
读控制单元，连接所述第一接口单元，用于控制读取所述存储单元中的数据；
写控制单元，连接所述第一接口单元，用于控制写入数据至所述存储单元；
第二接口单元，连接所述读控制单元、所述写控制单元和所述存储单元。
7.根据权利要求6所述的存储访问电路，其特征在于，
所述存储控制模块还包括刷新单元，连接所述第二接口单元，所述刷新单元用于对所述存储单元进行刷新。
8.根据权利要求1-7任一项所述的存储访问电路，其特征在于，
所述存储控制模块的数据位宽为128bit，频率为400MHz。
9.根据权利要求1所述的存储访问电路，其特征在于，所述存储访问电路还包括：运算引擎，每一所述路由节点连接至少一个所述运算引擎。
10.一种集成芯片，其特征在于，所述集成芯片包括：
逻辑模块，所述逻辑模块上集成有如权利要求1-9任一项所述的存储访问电路；
存储阵列模块，所述逻辑模块与所述存储阵列模块连接。
11.根据权利要求10所述的集成芯片，其特征在于，
所述存储阵列模块为动态随机存储阵列模块。
12.一种电子设备，其特征在于，所述电子设备包括：
集成芯片，所述集成芯片包括：
逻辑模块，所述逻辑模块上集成有如权利要求1-9任一项所述的存储访问电路；
存储阵列模块，所述逻辑模块与所述存储阵列模块连接。
13.一种存储访问方法，其特征在于，所述方法包括：
路由节点接收数据访问指令，并根据所述数据访问指令确定对应的至少一个多路复用器；
所述多路复用器根据所述数据访问指令确定对应的至少一个存储控制模块；
所述存储控制模块根据所述数据访问指令从对应连接的存储单元中获取数据并发送至所述多路复用器；
所述多路复用器将所述数据发送至所述路由节点。
14.根据权利要求13所述的方法，其特征在于，所述方法还包括：
路由节点接收数据写入指令，并根据所述数据写入指令确定对应的至少一个所述多路复用器；
所述多路复用器根据所述数据写入指令确定对应的至少一个所述存储控制模块；
所述存储控制模块根据所述数据写入指令获取待写入数据，并将所述待写入数据写入与所述存储控制模块连接的所述存储单元中。
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