KR102410924B1 - 해머 리프레쉬 동작을 수행하는 리프레쉬 제어 회로, 메모리 장치 및 메모리 장치의 동작 방법 - Google Patents

해머 리프레쉬 동작을 수행하는 리프레쉬 제어 회로, 메모리 장치 및 메모리 장치의 동작 방법 Download PDF

Info

Publication number
KR102410924B1
KR102410924B1 KR1020180054686A KR20180054686A KR102410924B1 KR 102410924 B1 KR102410924 B1 KR 102410924B1 KR 1020180054686 A KR1020180054686 A KR 1020180054686A KR 20180054686 A KR20180054686 A KR 20180054686A KR 102410924 B1 KR102410924 B1 KR 102410924B1
Authority
KR
South Korea
Prior art keywords
address
access
hammer
refresh
storage
Prior art date
Application number
KR1020180054686A
Other languages
English (en)
Other versions
KR20190130262A (ko
Inventor
신훈
김도연
송호영
이동수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180054686A priority Critical patent/KR102410924B1/ko
Priority to US16/235,638 priority patent/US10811077B2/en
Priority to CN201910140654.7A priority patent/CN110491430A/zh
Publication of KR20190130262A publication Critical patent/KR20190130262A/ko
Application granted granted Critical
Publication of KR102410924B1 publication Critical patent/KR102410924B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40622—Partial refresh of memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4082—Address Buffers; level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

메모리 장치는 복수의 메모리 뱅크들, 해머 어드레스 관리부 및 리프레쉬 콘트롤러를 포함한다. 상기 해머 어드레스 관리부는 상기 복수의 메모리 뱅크들에 대한 액세스 어드레스들을 통합하여 관리하고 해머 리프레쉬 동작을 위해 상기 액세스 어드레스들 중에서 집중적으로 액세스되는 해머 어드레스를 제공한다. 상기 리프레쉬 콘트롤러는 상기 해머 어드레스에 기초하여 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호를 발생한다. 복수의 메모리 뱅크들에 의해 공유되는 액세스 스토리지를 이용하여 상기 복수의 메모리 뱅크들에 대한 액세스 어드레스들을 통합 관리함으로써 해머 리프레쉬 동작을 위한 자원(resources)의 점유 면적을 감소하고 해머 리프레쉬 동작을 효율을 향상시킬 수 있다.

Description

해머 리프레쉬 동작을 수행하는 리프레쉬 제어 회로, 메모리 장치 및 메모리 장치의 동작 방법{Refresh control circuit, memory device including the same and method of operating the same for hammer refresh operation}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 해머 리프레쉬 동작을 수행하는 리프레쉬 제어 회로, 메모리 장치 및 메모리 장치의 동작 방법에 관한 것이다.
데이터를 저장하기 위한 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 대별될 수 있다. 셀 커패시터의 충전 또는 방전에 의해 데이터가 저장되는 디램(DRAM: Dynamic Random Access Memory) 등의 휘발성 메모리 장치는 전원이 인가되는 동안에는 저장된 데이터가 유지되지만 전원이 차단되면 저장된 데이터가 손실된다. 한편, 비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
디램 등의 휘발성 메모리 장치에서는 누설 전류에 의해 메모리 셀에 저장된 셀 전하가 소실될 수 있다. 또한 워드라인이 액티브 상태와 프리차지 상태 사이에서 빈번하게 천이하는 경우에, 즉 워드라인 또는 행이 집중적으로 액세스되는 경우에 인접 워드라인에 연결된 메모리 셀들에 영향을 미쳐 셀 전하가 소실될 수 있다. 셀 전하가 소실되어 데이터가 완전히 손상되기 전에 다시 메모리 셀의 전하를 재충전해야 하고, 이러한 셀 전하의 재충전을 리프레쉬 동작이라고 한다. 이러한 리프레쉬 동작은 셀 전하가 소실되기 전에 반복적으로 수행되어야 한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 효율적으로 해머 리프레쉬 동작을 수행할 수 있는 리프레쉬 제어 회로 및 이를 포함하는 메모리 장치를 제공하는 것이다.
또한 본 발명의 일 목적은, 효율적으로 해머 리프레쉬 동작을 수행할 수 있는 메모리 장치의 동작 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는 복수의 메모리 뱅크들, 해머 어드레스 관리부 및 리프레쉬 콘트롤러를 포함한다. 상기 해머 어드레스 관리부는 상기 복수의 메모리 뱅크들에 대한 액세스 어드레스들을 통합하여 관리하고 해머 리프레쉬 동작을 위해 상기 액세스 어드레스들 중에서 집중적으로 액세스되는 해머 어드레스를 제공한다. 상기 리프레쉬 콘트롤러는 상기 해머 어드레스에 기초하여 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호를 발생한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 리프레쉬 제어 회로는 복수의 메모리 뱅크들에 의해 공유되고 상기 복수의 메모리 뱅크들에 대한 액세스 어드레스들 및 상기 액세스 어드레스들의 액세스 횟수들을 각각 나타내는 액세스 카운트 값들을 저장하는 액세스 스토리지 및 상기 해머 어드레스에 기초하여 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호를 발생하는 리프레쉬 콘트롤러를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치의 동작 방법은 복수의 메모리 뱅크들에 의해 공유되는 액세스 스토리지를 이용하여 상기 복수의 메모리 뱅크들에 대한 액세스 어드레스들을 관리하는 단계, 해머 리프레쉬 동작을 위해 상기 복수의 액세스 어드레스들 중에서 집중적으로 액세스되는 해머 어드레스를 제공하는 단계 및 상기 해머 어드레스에 기초하여 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호를 발생하는 단계를 포함한다.
본 발명의 실시예들에 따른 리프레쉬 제어 회로, 메모리 장치 및 메모리 장치의 동작 방법은, 복수의 메모리 뱅크들에 의해 공유되는 액세스 스토리지를 이용하여 상기 복수의 메모리 뱅크들에 대한 액세스 어드레스들을 통합 관리함으로써 해머 리프레쉬 동작을 위한 자원(resources)의 점유 면적을 감소하고 해머 리프레쉬 동작의 효율을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 메모리 장치에 포함되는 해머 어드레스 관리부의 일 실시예를 나타내는 블록도이다.
도 5는 도 4의 해머 어드레스 관리부에 포함되는 액세스 스토리지의 일 실시예를 나타내는 도면이다.
도 6은 도 3의 메모리 장치에 포함되는 리프레쉬 콘트롤러의 일 실시예를 나타내는 블록도이다.
도 7은 워드라인 사이의 커플링에 의한 데이터 손상을 설명하기 위해 메모리 셀 어레이의 일부를 나타내는 도면이다.
도 8a 내지 8d는 도 4의 해머 어드레스 관리부의 액세스 카운팅의 실시예들을 설명하기 위한 도면들이다.
도 9a 내지 9c는 도 4의 해머 어드레스 관리부의 해머 어드레스 결정의 실시예들을 설명하기 위한 도면들이다.
도 10은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 11a 내지 11c는 도 10의 메모리 장치에 포함되는 리프레쉬 콘트롤러의 동작 예들을 나타내는 타이밍도들이다.
도 12는 본 발명의 실시예들에 따른 메모리 장치에 포함되는 해머 어드레스 관리부의 일 실시예를 나타내는 블록도이다.
도 13은 도 12의 해머 어드레스 관리부에 포함되는 리타이머의 출력 타이밍의 조절을 설명하기 위한 도면이다.
도 14a 및 14b는 도 12의 해머 어드레스 관리부에 포함되는 리타이머의 동작의 실시예들을 나타내는 타이밍도들이다.
도 15는 본 발명의 실시예들에 따른 메모리 장치에 포함되는 해머 어드레스 관리부의 일 실시예를 나타내는 블록도이다.
도 16a 및 도 16b는 본 발명의 실시예들에 따른 메모리 장치의 해머 리프레쉬 동작을 설명하기 위한 도면들이다.
도 17 및 18은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면들이다.
도 19는 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 1을 참조하면, 복수의 메모리 뱅크들에 의해 공유되는 액세스 스토리지를 이용하여 상기 복수의 메모리 뱅크들에 대한 액세스 어드레스들을 관리한다(S100). 상기 통합하여 관리되는 상기 액세스 어드레스들의 각각은 뱅크 어드레스 및 행 어드레스를 포함한다. 즉 하나의 액세스 어드레스는 하나의 뱅크 어드레스 및 하나의 행 어드레스의 조합에 상응한다. 상기 액세스 스토리지의 실시예들은 도 5를 참조하여 후술하고, 상기 액세스 어드레스들의 관리에 대한 실시예들은 도 8a 내지 8d를 참조하여 후술한다.
해머 리프레쉬 동작을 위해 상기 복수의 액세스 어드레스들 중에서 집중적으로 액세스되는 해머 어드레스를 제공한다(S200). 상기 해머 어드레스에 대해서는 도 7을 참조하여 후술하고 상기 해머 어드레스의 제공에 대한 실시예들은 도 9a 내지 9c를 참조하여 후술한다.
상기 해머 어드레스에 기초하여 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호를 발생한다(S300). 상기 해머 리프레쉬 어드레스 신호의 발생 및 해머 리프레쉬 동작의 실시예들은 도 10 내지 11c를 참조하여 후술한다.
디램(DRAM) 등의 휘발성 메모리 장치는 데이터를 저장하는 메모리 셀의 전하 누설(charge leakage) 때문에 주기적으로 리프레쉬를 해야 한다. 디램의 공정 미세화에 따라서 메모리 셀의 저장 커패시턴스가 작아지고 리프레쉬 주기가 짧아지고 있다. 또한 디램의 전체 메모리 용량이 증가함에 따라서 디램 전체를 리프레쉬하기 위해 소요되는 시간이 길어지므로 리프레쉬 주기가 더욱 짧아지고 있다.
특정 행에 대한 집중적인 액세스에 의한 인접 셀의 열화(degradation)을 보상하기 위해 종래에는 TRR(Target Row Refresh) 방식을 채용하였고, 그 이후 시스템의 부담(burden)을 줄이기 위해 인-메모리 리프레쉬(In-memory refresh) 방식이 개발되어 사용되고 있다. TRR 방식은 집중적으로 액세스되는 해머 어드레스에 관한 해머 리프레쉬 동작에 관한 부담을 전적으로 메모리 콘트롤러가 책임지는 것이고, 인-메모리 리프레쉬 방식은 상기 부담을 전적으로 메모리 장치가 책임지는 것이다. 메모리 장치가 더욱 고용량화, 저전력화가 되면서 인-메모리 리프레쉬를 위한 칩 사이즈 오버헤드(chip size overhead)의 문제가 발생할 수 있다.
본 발명의 실시예들에 따른 메모리 장치 및 메모리 장치의 동작 방법은, 복수의 메모리 뱅크들에 의해 공유되는 액세스 스토리지를 이용하여 상기 복수의 메모리 뱅크들에 대한 액세스 어드레스들을 통합 관리함으로써 해머 리프레쉬 동작을 위한 자원(resources)의 점유 면적을 감소하고 해머 리프레쉬 동작의 효율을 향상시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(10)은 메모리 콘트롤러(200) 및 메모리 장치(400)를 포함한다. 메모리 콘트롤러(200)와 메모리 장치(400)의 각각은 상호간의 통신을 위한 인터페이스를 각각 포함한다. 상기 인터페이스들은 코맨드(CMD), 액세스 어드레스(ADDR), 클록 신호(CLK), 등을 전송하기 위한 콘트롤 버스(21) 및 데이터를 전송하기 위한 데이터 버스(22)를 통하여 연결될 수 있다. 메모리 장치의 유형에 따라서 코맨드(CMD)는 액세스 어드레스(ADDR)를 포함하는 것으로 간주될 수 있다. 메모리 콘트롤러(100)는 메모리 장치(200)를 제어하기 위한 코맨드 신호(CMD)를 발생하고, 메모리 콘트롤러(100)의 제어에 따라서 메모리 장치(200)에 데이터(DATA)가 기입되거나 메모리 장치(200)로부터 데이터(DATA)가 독출될 수 있다.
본 발명의 실시예들에 따라서, 메모리 장치(400)는 리프레쉬 콘트롤러(RFCON)(100) 및 해머 어드레스 관리부(HMMAG)(300)를 포함할 수 있다. 해머 어드레스 관리부(300)는 메모리 장치(400)의 복수의 메모리 뱅크들에 대한 액세스 어드레스들을 통합하여 관리하고 해머 리프레쉬 동작을 위해 상기 액세스 어드레스들 중에서 집중적으로 액세스되는 해머 어드레스를 제공한다. 리프레쉬 콘트롤러(100)는 상기 해머 어드레스에 기초하여 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호를 발생한다.
도 3은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 메모리 장치(400)는 코맨드 제어 로직(410), 어드레스 레지스터(420), 뱅크 제어 로직(430), 행 선택 회로(460), 컬럼 디코더(470), 메모리 셀 어레이(480), 센스 앰프부(485), 입출력 게이팅 회로(490), 데이터 입출력 버퍼(495), 리프레쉬 콘트롤러(100) 및 해머 어드레스 관리부(300)를 포함할 수 있다.
메모리 셀 어레이(480)는 복수의 메모리 뱅크들, 즉 복수의 뱅크 어레이들(480a~480h)을 포함할 수 있다. 행 선택 회로(460)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 뱅크 행 선택 회로들(460a~460h)을 포함하고, 컬럼 디코더(470)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 컬럼 디코더들(470a~470h)을 포함하며, 센스 앰프부(485)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 센스 앰프들(485a~485h)을 포함할 수 있다.
어드레스 레지스터(420)는 메모리 컨트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우(행) 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADD)를 수신할 수 있다. 어드레스 레지스터(420)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(430)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 행 선택 회로(460)에 제공하며, 수신된 컬럼(열) 어드레스(COL_ADDR)를 컬럼 디코더(470)에 제공할 수 있다.
뱅크 제어 로직(430)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 뱅크 행 선택 회로들(460a~460h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 행 선택 회로가 활성화되고, 복수의 뱅크 컬럼 디코더들(470a~470h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
어드레스 레지스터(220)로부터 출력된 로우 어드레스(ROW_ADDR)는 뱅크 행 선택 회로들(460a~460h)에 각각 인가될 수 있다. 뱅크 행 선택 회로들(460a~460h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 행 선택 회로는 로우 어드레스(ROW_ADDR)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 행 선택 회로는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 디코더(470)는 컬럼 어드레스 래치를 포함할 수 있다. 컬럼 어드레스 래치는 어드레스 레지스터(420)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치는, 버스트 모드(burst mode)에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 뱅크 컬럼 디코더들(470a~470h)에 각각 인가할 수 있다.
뱅크 컬럼 디코더들(470a~470h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(490)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(490)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 뱅크 어레이들(480a~480h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 뱅크 어레이들(480a~480h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(495)를 통하여 메모리 컨트롤러에 제공될 수 있다. 뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(495)에 제공될 수 있다. 데이터 입출력 버퍼(495)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
코맨드 제어 로직(410)은 메모리 장치(400)의 동작을 제어할 수 있다. 예를 들어, 코맨드 제어 로직(410)은 메모리 장치(400)에 기입 동작, 리프레쉬 동작 또는 독출 동작이 수행되도록 제어 신호들을 생성할 수 있다. 코맨드 제어 로직(410)는 도 2의 메모리 콘트롤러(200)로부터 전송되는 코맨드(CMD)에 기초하여 액티브 신호(IACT), 프리차지 신호(IPRE), 리프레쉬 신호(IREF), 독출 신호(IRD), 기입 신호(WR) 등과 같은 내부 코맨드 신호들을 발생할 수 있다. 코맨드 제어 로직(410)은 메모리 컨트롤러로부터 수신되는 코맨드(CMD)를 디코딩하는 코맨드 디코더(411) 및 메모리 장치(400)의 동작을 제어하기 위한 값들을 저장하는 모드 레지스터 세트(MRS: mode register set)(412)를 포함할 수 있다.
도 3에는 코맨드 제어 로직(410)과 어드레스 레지스터(420)가 별개의 구성 요소들인 것으로 도시되어 있으나, 코맨드 제어 로직(410)과 어드레스 레지스터(420)는 불가분적인 하나의 구성 요소로 구현될 수도 있다. 또한 도 3에는 코맨드(CMD) 및 어드레스(ADDR)가 별개의 신호로 각각 제공되는 것으로 도시되어 있으나, LPDDR5 표준 등에 제시되는 바와 같이 어드레스는 코맨드에 포함되는 것으로 간주될 수 있다.
해머 리프레쉬 관리부(300)는 뱅크 어드레스(BANK_ADDR) 및 로우 어드레스(ROW_ADDR)에 기초하여 뱅크 어레이들(480a~480h)에 대한 액세스 어드레스들을 통합하여 관리하고 해머 리프레쉬 동작을 위해 상기 액세스 어드레스들 중에서 집중적으로 액세스되는 해머 어드레스(HADD)를 제공한다. 리프레쉬 콘트롤러(100)는 해머 어드레스(HADD)에 기초하여 해머 어드레스(HADD)에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호를 발생한다.
도 4는 도 3의 메모리 장치에 포함되는 해머 어드레스 관리부의 일 실시예를 나타내는 블록도이고, 도 5는 도 4의 해머 어드레스 관리부에 포함되는 액세스 스토리지의 일 실시예를 나타내는 도면이다.
도 4를 참조하면, 해머 어드레스 관리부(300)는 액세스 스토리지(access storage)(320) 및 스토리지 콘트롤러(storage controller)(340)를 포함할 수 있다.
액세스 스토리지(320)는 집중적으로 액세스되는 해머 어드레스(HADD)에 관한 정보를 저장한다. 일 실시예에서, 액세스 스토리지(320)는 액세스 어드레스들 및 상기 액세스 어드레스들의 액세스 횟수들을 각각 나타내는 액세스 카운트 값들을 저장하기 위해 도 5에 도시된 바와 같이 복수의 저장 유닛들(SU1~SUk)을 포함할 수 있다. 각각의 저장 유닛(SUi)(i=1~k)의 각각은, 각각의 뱅크 어드레스를 저장하는 뱅크 레지스터(BREGi), 각각의 행 어드레스를 저장하는 행 레지스터(RREGi) 및 각각의 액세스 카운트 값을 저장하는 카운트 레지스터(CREGi)를 포함한다.
스토리지 콘트롤러(340)는 메모리 콘트롤러(200)로부터 메모리 장치(400)로 전송되는 액세스 어드레스 신호(BANK_ADDR, ROW_ADDR)에 기초하여 액세스 스토리지(320)를 제어한다. 액세스 어드레스 신호는 뱅크 어드레스 신호(BANK_ADDR) 및 행 어드레스 신호(ROW_ADDR)를 포함할 수 있다. 스토리지 콘트롤러(340)는 액세스 스토리지(320)에 저장된 액세스 어드레스들 및 상기 액세스 카운트 값들에 기초하여 상기 액세스 어드레스들 중에서 해머 어드레스(HADD)를 결정하여 제공한다. 스토리지 콘트롤러(340)가 해머 어드레스(HADD)를 관리하고 결정하는 방법은 시스템의 특성에 따라서 다양하게 결정될 수 있을 것이다.
도 6은 도 3의 메모리 장치에 포함되는 리프레쉬 콘트롤러의 일 실시예를 나타내는 블록도이다.
도 6을 참조하면, 리프레쉬 콘트롤러(100)는 타이밍 콘트롤러(timing controller)(110), 리프레쉬 카운터(refresh counter)(120) 및 어드레스 발생기(address generator)(130)를 포함할 수 있다.
타이밍 콘트롤러(110)는 노말 리프레쉬 동작의 타이밍을 나타내는 카운터 리프레쉬 신호(CREF) 및 해머 리프레쉬 동작의 타이밍을 나타내는 해머 리프레쉬 신호(HREF)를 발생한다. 도 11a, 도 11b 및 도 11c에 도시된 바와 같이 타이밍 콘트롤러(110)는 카운터 리프레쉬 신호(CREF) 및 해머 리프레쉬 신호(HREF)를 선택적으로 활성화할 수 있다. 타이밍 콘트롤러(110)의 동작은 도 11a, 도 11b 및 도 11c를 참조하여 후술한다. 일 실시예에서, 도 6에 도시된 바와 같이, 타이밍 콘트롤러(110)는 리프레쉬 콘트롤러(100)에 포함될 수 있다. 다른 실시예에서, 타이밍 콘트롤러(110)는 생략될 수 있으며, 카운터 리프레쉬 신호(CREF) 및 해머 리프레쉬 신호(HREF)는 메모리 장치 내의 다른 콘트롤 로직으로부터 제공될 수 있다.
리프레쉬 카운터(120)는 카운터 리프레쉬 신호(CREF)에 동기하여 순차적으로 변화하는 어드레스를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)를 발생한다. 예를 들어, 리프레쉬 카운터(120)는 카운터 리프레쉬 신호(CREF)가 활성화될 때마다 카운터 리프레쉬 어드레스 신호(CRFADD)의 값을 1씩 증가시킬 수 있다. 이와 같이, 카운터 리프레쉬 어드레스 신호(CRFADD)의 값을 1씩 증가시킴으로써 노말 리프레쉬 동작을 위한 워드라인을 하나씩 순차적으로 선택할 수 있다.
어드레스 발생기(130)는 해머 어드레스 관리부(300)로부터 제공되는 해머 어드레스(HADD)를 저장하고, 해머 리프레쉬 신호(HREF)에 동기하여 해머 어드레스(HADD)에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다. 어드레스 발생기(130)는 해머 어드레스 저장부(hammer address storage)(140) 및 매핑부(mapper)(150)를 포함할 수 있다.
해머 어드레스 저장부(140)는 해머 어드레스 관리부(300)로부터 제공되는 해머 어드레스(HADD)를 저장한다. 매핑부(150)는 해머 어드레스 저장부(140)로부터 제공되는 해머 어드레스(HADD)에 기초하여 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다. 실시예들에 따라서, 해머 어드레스 저장부(140)는 생략될 수 있으며, 이 경우 매핑부(150)는 해머 어드레스 관리부(300)로부터 직접 해머 어드레스(HADD)를 수신할 수 있다. 도 7을 참조하여 설명하는 바와 같이, 해머 리프레쉬 어드레스 신호(HRFADD)는 해머 어드레스(HADD)에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타낸다. 일 실시예에서, 매핑부(150)는 도 11a 및 도 11b에 도시된 바와 같이, 해머 리프레쉬 신호(HREF)에 응답하여 상기 인접하는 두 개의 행들 중 하나의 행에 상응하는 어드레스를 제공할 수 있다. 다른 실시예에서, 매핑부(150)는 도 11c에 도시된 바와 같이, 해머 리프레쉬 신호(HREF)에 응답하여 상기 인접하는 두 개의 행들에 상응하는 어드레스들을 순차적으로 제공할 수 있다. 또 다른 실시예에서, 매핑부(150)는 해머 리프레쉬 신호(HREF)에 응답하여 상기 인접하는 네 개의 행들 중 하나의 행에 상응하는 어드레스를 제공하거나 상기 인접하는 네 개의 행들을 순차적으로 제공할 수 있다.
도 7은 워드라인 사이의 커플링에 의한 데이터 손상을 설명하기 위해 메모리 셀 어레이의 일부를 나타내는 도면이다.
도 7에는 메모리 셀 어레이 내에서 행 방향(X)으로 신장되고(extended) 열 방향(Y)으로 인접하여 순차적으로 배열된(arranged) 5개의 워드라인들(WLs-2, WLs-1, WLs, WLs+1, WLs+2), 열 방향(Y)으로 신장되고 행 방향(X)으로 인접하여 순차적으로 배열된 3개의 비트라인들(BLp-1, BLp, BLp+1) 및 이들에 각각 결합된 메모리 셀들(MC)이 도시되어 있다.
예를 들어, 가운데 워드라인(WLs)이 집중적으로 액세스되는 해머 어드레스(HADD)에 상응할 수 있다. 여기서 집중적으로 액세스된다는 것은 워드라인의 액티브 회수가 많거나 액티브 빈도가 높다는 것을 말한다. 해머 워드라인(WLs)이 액세스되어 액티브 및 프리차지되면, 즉 해머 워드라인(WLs)의 전압이 상승 및 하강하면, 인접 워드라인들(WLs-2, WLs-1, WLs+1, WLs+2) 사이에 발생하는 커플링 현상으로 인해 인접 워드라인들(WLs-2, WLs-1, WLs+1, WLs+2)의 전압이 함께 상승 및 하강하면서 인접 워드라인들(WLs-2, WLs-1, WLs+1, WLs+2)에 연결된 메모리 셀들(MC)에 충전된 셀 전하에 영향을 미친다. 해머 워드라인(WLs)가 빈번하게 액세스될수록 인접 워드라인들(WLs-2, WLs-1, WLs+1, WLs+2)에 연결된 메모리 셀들(MC)의 셀 전하가 소실되고 저장된 데이터가 손상될 가능성이 높아진다.
도 6의 어드레스 발생기(130)는 해머 어드레스(HADD)에 상응하는 행(WLs)과 물리적으로 인접하는 워드라인들(WLs-2, WLs-1, WLs+1, WLs+2)의 어드레스(HRFADDa, HRFADDb, HRFADDc, HRFADDd)를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 제공하고, 이러한 해머 리프레쉬 어드레스 신호(HRFADD)에 기초하여 인접 워드라인들(WLs-2, WLs-1, WLs+1, WLs+2)에 대한 해머 리프레쉬 동작을 추가적으로 수행함으로써 집중적인 액세스에 의한 메모리 셀들의 데이터 손상을 방지할 수 있다. 해머 리프레쉬 동작은 해머 워드라인(WLs)에 직접 인접한 2개의 워드라인들(WLs-1, WLs+1)에 대해서만 수행될 수 있고, 다음으로 인접한 2개의 워드라인들(WLs-2, WLs+2)까지 확장되어 수행될 수 있다.
이하, 도 8a 내지 9c를 참조하여 해머 리프레쉬 동작을 위한 액세스 어드레스들의 관리 및 해머 어드레스에 관한 실시예들을 설명한다. 도 8a 내지 9c는 본 발명의 실시예들에 따른 복수의 메모리 뱅크들에 대한 액세스 어드레스들의 통합적인 관리를 설명하기 위한 것이며, 해머 어드레스 관리부의 구체적인 동작 시나리오는 다양하게 변경될 수 있다.
도 8a 내지 8d는 도 4의 해머 어드레스 관리부의 액세스 카운팅의 실시예들을 설명하기 위한 도면들이다.
도 8a 내지 8d에는 설명 및 도시의 편의를 위하여 액세스 스토리지(320))가 네 개의 저장 유닛들(SU1, SU2, SU3, SU4)을 포함하는 것으로 도시되어 있으나, 저장 유닛들의 개수는 다양하게 변경될 수 있다. 도 8a 내지 8d에는 메모리 콘트롤러로부터 제공되는 액티브 코맨드의 수신 타이밍을 나타내는 액티브 신호(IACT)가 활성화되는 시점(ta)에서 뱅크 어드레스 신호(BANK_ADDR)의 뱅크 어드레스 및 행 어드레스 신호(ROW_ADDR)의 행 어드레스, 액티브 콘트롤 신호(IACT)의 활성화 시점(ta) 전후의 액세스 스토리지(320)의 상태들이 예시되어 있다.
도 4 및 도 8a를 참조하면, 해머 어드레스 관리부(300)의 스토리지 콘트롤러(340)는 어드레스 신호들(BANK_ADDR, ROW_ADDR)을 통하여 입력되는 뱅크 어드레스(A) 및 행 어드레스(RA3)를 포함하는 입력 액세스 어드레스(A, RA3)가 액세스 스토리지(320)에 저장된 액세스 어드레스들 중 하나에 해당하는 경우에는 입력 액세스 어드레스(A, RA3)에 상응하는 액세스 카운트 값을 22에서 23으로 1만큼 증가시킨다. 이와 같이, 해머 어드레스 관리부(300)는 액세스 카운트 값들을 누적하여 저장할 수 있다.
도 4 및 도 8b를 참조하면, 스토리지 콘트롤러(340)는 어드레스 신호들(BANK_ADDR, ROW_ADDR)을 통하여 입력되는 뱅크 어드레스(A) 및 행 어드레스(RA5)를 포함하는 입력 액세스 어드레스(A, RA5)가 액세스 스토리지(320)에 저장된 액세스 어드레스들(A, RA1)(B, RA4) 중 하나에 해당하지 않고, 저장 유닛들(SU1~SU4) 중 일부(SU3, SU4)가 리셋 뱅크 어드레스(BRST) 및 리셋 행 어드레스(RRST)로 초기화된 경우, 입력 액세스 어드레스(A, RA5) 및 상응하는 액세스 카운트 값을 초기화된 저장 유닛들(SU3, SU4) 중 하나(SU3)에 새로이 저장할 수 있다. 리셋 어드레스들(BRST, RRST)는 0000, 1111 등과 같이 미리 결정된 특정한 값일 수 있고, 저장 유닛에 리셋 어드레스가 기입되어 있는 경우에는 그 저장 유닛은 어떠한 유효한 어드레스가 기입되지 않은 저장 공간임을 나타낼 수 있다.
도 4, 도 8c 및 8d를 참조하면, 저장 유닛들(SU1~SU4)의 전부에 액세스 어드레스들이 각각 저장된 상태에서 새로운 액세스 어드레스(B, RA5)가 입력되는 경우, 해머 어드레스 관리부(300)의 스토리지 콘트롤러(340)는 저장된 액세스 어드레스들 중에서 액세스 카운트 값들 47, 6, 3, 22 중 최소 액세스 카운트 값 3에 상응하는 액세스 어드레스(A, RA1)를 대체하여 새로운 행 어드레스(B, RA5)를 저장할 수 있다. 일 실시예에서, 도 8c에 도시된 바와 같이, 대체되는 액세스 어드레스(A, RA1)에 상응하는 액세스 카운트 값 3은 초기화되지 않고 유지됨으로써 새로운 액세스 어드레스(B, RA5)에 대한 액세스 카운트 값이 4로 저장될 수 있다. 다른 실시예에서, 도 8d에 도시된 바와 같이, 대체되는 액세스 어드레스(A, RA1)에 상응하는 액세스 카운트 값 3은 0으로 초기화됨으로써 새로운 액세스 어드레스(B, RA5)에 대한 액세스 카운트 값이 1로 저장될 수 있다.
도 9a 내지 9c는 도 4의 해머 어드레스 관리부의 해머 어드레스 결정의 실시예들을 설명하기 위한 도면들이다.
도 9a 내지 9c에는 설명 및 도시의 편의를 위하여 액세스 스토리지(320)가 네 개의 저장 유닛들(SU1, SU2, SU3, SU4)을 포함하는 것으로 도시되어 있으나, 저장 유닛들의 개수는 다양하게 변경될 수 있다. 도 9a 내지 9c에는 해머 리프레쉬 신호(HREF)가 활성화되는 시점(th)에서 해머 어드레스(HADD)로서 결정되는 액세스 어드레스, 해머 리프레쉬 신호(HREF)의 활성화 시점(th) 전후의 액세스 스토리지(320)의 상태들이 예시되어 있다.
도 4, 도 9a, 9b 및 9c를 참조하면, 해머 어드레스 관리부(300)의 스토리지 콘트롤러(340)는 저장된 액세스 어드레스들 중에서 해머 리프레쉬 신호(HREF)의 활성화 시점(th)에서 저장된 액세스 카운트 값들 47, 6, 3, 22 중 최대 액세스 카운트 값인 47에 상응하는 액세스 어드레스(A, RA2)를 해머 어드레스(HADD)로서 결정할 수 있다. 즉, 액세스 카운트 값을 미리 결정된 임계값과 비교하는 과정을 거치지 않고 해머 리프레쉬 신호(HREF)의 활성화 시점(th)에서의 최대 액세스 카운트 값을 기준으로 해머 어드레스(HADD)를 결정할 수 있다.
도 9a 및 9b에 도시된 바와 같이, 해머 어드레스 관리부(300)의 스토리지 콘트롤러(340)는 해머 리프레쉬 신호(HREF)의 활성화 시점에서 최대 액세스 카운트 값 47에 상응하는 액세스 어드레스(A, RA2)를 해머 어드레스(HADD)로서 결정한 후에 최대 액세스 카운트 값 47을 0으로 초기화하고 나머지 액세스 카운트 값들 6, 3, 22은 유지할 수 있다. 이 때, 도 9a에 도시된 바와 같이 최대 액세스 카운트 값 47에 상응하는 액세스 어드레스(A, RA2)는 액세스 스토리지(320)에 그대로 유지될 수도 있고, 도 9b에 도시된 바와 같이 최대 액세스 카운트 값 47에 상응하는 액세스 어드레스(A, RA2)는 리셋 어드레스(BRST, RRST)로 초기화될 수도 있다.
도 9c에 도시된 바와 같이, 해머 어드레스 관리부(300)의 스토리지 콘트롤러(340)는 해머 리프레쉬 신호(HREF)의 활성화 시점에서 최대 액세스 카운트 값 47에 상응하는 액세스 어드레스(A, RA2)를 해머 어드레스(HADD)로서 결정한 후에 최대 액세스 카운트 값 47 및 액세스 카운트 값들 47, 6, 3, 22 중 최소 액세스 카운트 값 3을 각각 0으로 초기화하고 나머지 액세스 카운트 값들 3, 22 은 유지할 수 있다. 이 때, 도 9c에 도시된 바와 같이 초기화된 액세스 카운트 값들 47, 3에 상응하는 액세스 어드레스들(A, RA2)(A, RA1)은 리셋 어드레스(BRST, RRST)로 초기화될 수도 있고, 그대로 유지될 수도 있다.
도 10은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다. 도 10은 복수의 메모리 뱅크들의 액세스 어드레스들을 통합 관리하는 실시예를 설명하기 위한 것으로서 도 3에 도시된 구성 요소들 중 일부는 생략되어 있다.
도 10을 참조하면, 메모리 장치(501)는 메모리 셀 어레이가 복수의 메모리 뱅크들(531, 532, 533, 534)을 포함하는 멀티 뱅크 구조를 갖는다. 본 발명의 실시예들에 따른 리프레쉬 콘트롤러(101)는 타이밍 콘트롤러(111), 리프레쉬 카운터(121) 및 어드레스 발생기를 포함한다. 상기 어드레스 발생기는 복수의 서브 어드레스 발생기들(131, 132, 133, 134)을 포함한다.
타이밍 콘트롤러(111)는 리프레쉬 신호(IREF)에 응답하여 서로 선택적으로 활성화되는 카운터 리프레쉬 신호(CREF) 및 해머 리프레쉬 신호(HREF)를 발생한다. 리프레쉬 카운터(121)는 카운터 리프레쉬 신호(CREF)에 동기하여 순차적으로 변화하는 어드레스를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)를 발생한다. 서브 어드레스 발생기들(131, 132, 133, 134)은 해머 어드레스 관리부(300)로부터 제공되는 해머 어드레스(HADD)를 수신하여 메모리 뱅크들(531, 532, 533, 534)에 해머 리프레쉬 어드레스 신호들(HRFADD1, HRFADD2, HRFADD3, HRFADD4)을 각각 발생한다. 카운터 리프레쉬 신호(CREF), 해머 리프레쉬 신호(HREF) 및 카운터 리프레쉬 어드레스 신호(CRFADD)는 각각 메모리 뱅크들(531, 532, 533, 534)에 대하여 공통적으로 제공될 수 있다. 일 실시예에서, 도 16a를 참조하여 후술하는 바와 같이, 메모리 뱅크들(531, 532, 533, 534)에 각각 제공되는 해머 리프레쉬 어드레스 신호들(HRFADD1, HRFADD2, HRFADD3, HRFADD4)은 동일할 수 있다. 다른 실시예에서, 도 16b를 참조하여 후술하는 바와 같이, 메모리 뱅크들(531, 532, 533, 534)에 각각 제공되는 해머 리프레쉬 어드레스 신호들(HRFADD1, HRFADD2, HRFADD3, HRFADD4)은 독립적으로 결정될 수 있다.
도 11a 내지 11c는 도 10의 메모리 장치에 포함되는 리프레쉬 콘트롤러의 동작 예들을 나타내는 타이밍도들이다.
도 11a 내지 11c에는 t1~t19에서 펄스 형태로 활성화되는 리프레쉬 신호(IREF)에 대하여 카운터 리프레쉬 신호(CREF), 해머 리프레쉬 신호(HREF), 카운터 리프레쉬 어드레스 신호(CRFADD) 및 해머 리프레쉬 어드레스 신호(HRFADD)의 발생에 관한 실시예들이 도시되어 있다. 리프레쉬 신호(IREF)의 활성화 시점들(t1~t19) 사이의 간격은 규칙적일 수도 있고 불규칙적일 수도 있다.
도 10 및 11a를 참조하면, 타이밍 콘트롤러(111)는 리프레쉬 신호(IREF)의 활성화 시점들(t1~t19) 중 일부(t1~t4, t6~t10, t12~t16, t18~t19)에 동기하여 카운터 리프레쉬 신호(CREF)를 활성화하고 리프레쉬 신호(IREF)의 활성화 시점들(t1~T19) 중 나머지 일부(t5, t11, t17)에 동기하여 해머 리프레쉬 신호(HREF)를 활성화할 수 있다. 도 11a에는 카운터 리프레쉬 신호(CREF)가 5번 활성화된 후 해머 리프레쉬 신호(HREF)가 1번 활성화되는 예가 도시되어 있으나, 리프레쉬 신호(CREF) 및 해머 리프레쉬 신호(HREF)의 활성화 비율은 다양하게 변경될 수 있다.
리프레쉬 카운터(121)는 카운터 리프레쉬 신호(CREF)의 활성화 시점들(t1~t4, t6~t10, t12~t16, t18~t19)에 동기하여 순차적으로 변화하는 어드레스(X+1~X+15)를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)를 발생한다. 어드레스 발생기(131~134)는 해머 리프레쉬 신호(HREF)의 활성화 시점들(t5, t11, t17)에 동기하여 전술한 해머 어드레스(HADD)에 상응하는 행과 물리적으로 인접하는 행의 어드레스(Ha, Hb, Hc)를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다.
도 11a에 도시된 바와 같이, 어드레스 발생기(131~134)는 인접하는 두 개의 행들 중 하나의 행에 상응하는 어드레스를 제공할 수 있다. 예를 들어, Ha는 시점 t5에서의 해머 어드레스보다 1만큼 작은 어드레스이고, Hb는 시점 t11에서의 해머 어드레스보다 1만큼 큰 어드레스로 제공하는 것과 같이, 해머 어드레스(HADD)가 활성화되는 시점마다 해머 어드레스보다 큰 어드레스 및 작은 어드레스를 교호적으로(alternately) 제공할 수 있다.
도 10 및 11b를 참조하면, 타이밍 콘트롤러(111)는 리프레쉬 신호(IREF)의 활성화 시점들(t1~t19)에 동기하여 카운터 리프레쉬 신호(CREF)를 활성화하고 리프레쉬 신호(IREF)가 비활성화되는 시점들(ta, tb, tc)에서 해머 리프레쉬 신호(HREF)를 활성화할 수 있다. 도 11b에는 카운터 리프레쉬 신호(CREF)가 6번 활성화된 후 해머 리프레쉬 신호(HREF)가 1번 활성화되는 예가 도시되어 있으나, 리프레쉬 신호(CREF) 및 해머 리프레쉬 신호(HREF)의 활성화 비율은 다양하게 변경될 수 있다.
리프레쉬 카운터(121)는 카운터 리프레쉬 신호(CREF)의 활성화 시점들(t1~t19)에 동기하여 순차적으로 변화하는 어드레스(X+1~X+19)를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)를 발생한다. 어드레스 발생기(131~134)는 해머 리프레쉬 신호(HREF)의 활성화 시점들(ta, tb, tc)에 동기하여 전술한 해머 어드레스(HADD)에 상응하는 행과 물리적으로 인접하는 행의 어드레스(Ha, Hb, Hc)를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다.
도 11b에 도시된 바와 같이, 어드레스 발생기(131~134)는 인접하는 두 개의 행들 중 하나의 행에 상응하는 어드레스를 제공할 수 있다. 예를 들어, Ha는 시점 ta에서의 해머 어드레스보다 1만큼 작은 어드레스이고, Hb는 시점 tb에서의 해머 어드레스보다 1만큼 큰 어드레스로 제공하는 것과 같이, 해머 어드레스(HADD)가 활성화되는 시점마다 해머 어드레스보다 큰 어드레스 및 작은 어드레스를 교호적으로(alternately) 제공할 수 있다.
도 10 및 11c를 참조하면, 타이밍 콘트롤러(111)는 리프레쉬 신호(IREF)의 활성화 시점들(t1~t19) 중 일부(t1~t4, t7~t10, t13~t16, t19)에 동기하여 카운터 리프레쉬 신호(CREF)를 활성화하고 리프레쉬 신호(IREF)의 활성화 시점들(t1~T19) 중 나머지 일부(t5, t6, t11, t12, t17, t18)에 동기하여 해머 리프레쉬 신호(HREF)를 활성화할 수 있다. 도 11c에는 카운터 리프레쉬 신호(CREF)가 4번 활성화된 후 해머 리프레쉬 신호(HREF)가 2번 활성화되는 예가 도시되어 있으나, 리프레쉬 신호(CREF) 및 해머 리프레쉬 신호(HREF)의 활성화 비율은 다양하게 변경될 수 있다.
리프레쉬 카운터(121)는 카운터 리프레쉬 신호(CREF)의 활성화 시점들(t1~t4, t7~t10, t13~t16, t19)에 동기하여 순차적으로 변화하는 어드레스(X+1~X+16)를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)를 발생한다. 어드레스 발생기(131~134)는 해머 리프레쉬 신호(HREF)의 활성화 시점들(t5, t6, t11, t12, t17, t18)에 동기하여 전술한 해머 어드레스(HADD)에 상응하는 행과 물리적으로 인접하는 행의 어드레스(Ha, Hb, Hc)를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다.
도 11c에 도시된 바와 같이, 어드레스 발생기(131~134)는 인접하는 두 개의 행들에 상응하는 어드레스들을 순차적으로 제공할 수 있다. 예를 들어, Ha1은 시점 t5에서의 해머 어드레스보다 1만큼 작은 어드레스이고, Ha2는 시점 t5에서의 해머 어드레스보다 1만큼 큰 어드레스로 제공하는 것과 같이, 해머 어드레스(HADD)가 활성화되는 시점마다 해머 어드레스보다 큰 어드레스 및 작은 어드레스를 순차적으로 (sequentially) 제공할 수 있다.
도 12는 본 발명의 실시예들에 따른 메모리 장치에 포함되는 해머 어드레스 관리부의 일 실시예를 나타내는 블록도이다.
도 12를 참조하면, 해머 어드레스 관리부(301)는 액세스 스토리지(access storage)(321), 스토리지 콘트롤러(storage controller)(341), 리타이밍 신호 발생기(retiming signal generator)(361) 및 리타이머(retime)(381)를 포함할 수 있다. 액세스 스토리지(321) 및 스토리지 콘트롤러(341)는 도 4를 참조하여 설명한 바와 실질적으로 동일하므로 중복되는 설명을 생략한다.
리타이머(381)는 액세스 어드레스 신호(BANK_ADDR, ROW_ADDR)에 포함되는 액세스 어드레스들을 수신하여 래치하고 상기 액세스 어드레스들의 출력 타이밍을 조절하여 리타임드 액세스 어드레스 신호(BANK_ADDR', ROW_ADDR')를 스토리지 콘트롤러(341)에 제공한다. 리타이머(381)는 선입 선출형(FIFO, first-in first-out) 버퍼로 구현될 수 있다.
리타이밍 신호 발생기(361)는 리타이머(381)의 상기 액세스 어드레스들의 출력 타이밍을 나타내는 리타이밍 신호(RTM)를 발생하여 리타이머(381)에 제공할 수 있다.
리타이머(381)는 메모리 콘트롤러로부터 제공되는 액티브 코맨드들의 수신 타이밍을 나타내는 액티브 신호(IACT)에 응답하여 액세스 어드레스 신호(BANK_ADDR, ROW_ADDR)에 포함되는 액세스 어드레스들을 래치할 수 있다. 한편, 리타이머(381)는 리타이밍 신호 발생기(361)로부터 제공되는 리타이밍 신호(RTM)에 응답하여 리타임드 액세스 신호(BANK_ADDR', ROW_ADDR')를 통하여 액세스 어드레스들을 스토리지 콘트롤러(341)로 출력할 수 있다.
도 13은 도 12의 해머 어드레스 관리부에 포함되는 리타이머의 출력 타이밍의 조절을 설명하기 위한 도면이다.
도 13에는 액세스 어드레스들에 대한 리타이머(381)의 수신 타이밍을 나타내는 액티브 신호(IACT) 및 출력 타이밍을 나타내는 리타이밍 신호(RTM)의 활성화 시간 간격이 예시되어 있다. 도 13에서 tRRD 는 서로 다른 메모리 뱅크들에 대한 액티브 코맨드들의 최소 시간 간격에 해당하는 로우-투-로우 지연 시간(row-to-row delay time)을 나타내고, tRC는 동일한 메모리 뱅크에 대한 액티브 코맨드들의 최소 시간 간격을 나타내는 라스(RAS) 사이클 시간(RAS cycle time)을 나타내고, tRT는 리타이밍 신호(RTM)의 활성화 시간 간격, 즉 리타이머(381)의 출력 시간 간격을 나타내고, tPR는 스토리지 콘트롤러(341)의 하나의 액세스 어드레스에 대한 처리 시간을 나타낸다. 예를 들어, 로우-투-로우 지연 시간(tRRD)은 수 ns (nano second)일 있고, 라스 사이클 시간(tRC)은 수십 ns 일 수 있다.
도 13에 도시된 바와 같이, 서로 다른 메모리 뱅크들에 대한 연속적인 액세스의 경우에는 액티브 신호(IACT)의 활성화 시간 간격이 로우-투-로우 지연 시간(tRRD)으로서 매우 짧을 수 있다. 이 경우, 스토리지 콘트롤러(341)의 처리 시간(tPR)이 로우-투-로우 지연 시간(tRRD)보다 긴 경우 스토리지 콘트롤러(341)가 연속하여 입력되는 액세스 어드레스들을 처리할 수 없게 된다. 리타이밍 신호 발생기(361)는 리타이밍 신호(RTM)의 활성화 시간 간격(tRT)이 스토리지 콘트롤러(341)의 처리 시간(tPR) 이상이 되도록 리타이밍 신호(RTM)를 발생할 수 있다. 리타이머(381)는 이러한 리타이밍 신호(TRM)에 응답하여 액세스 어드레스들을 출력하고, 결과적으로 리타이머(381)는 연속하여 출력되는 액세스 어드레스들 사이의 출력 시간 간격(tRT)이 스토리지 콘트롤러(341)의 하나의 액세스 어드레스에 대한 처리 시간(tPR) 이상이 되도록 액세스 어드레스들의 출력 타이밍을 조절할 수 있다.
도 14a 및 14b는 도 12의 해머 어드레스 관리부에 포함되는 리타이머의 동작의 실시예들을 나타내는 타이밍도들이다.
도 14a는 액세스 스토리지가 2개의 메모리 뱅크들(A, B)에 의해 공유되는 경우의 동작 실시예를 나타내고, 도 14b는 액세스 스토리지가 4개의 메모리 뱅크들(A, B, C, D)에 의해 공유되는 경우의 동작 실시예를 나타낸다.
도 12 및 14a를 참조하면, 시점들(t11, t12, t13)에서 메모리 콘트롤러로부터 서로 다른 메모리 뱅크들(A, B)에 대한 액티브 코맨드들(ACTa, ACTb)이 제공될 수 있다. 리타이머(381)는 액티브 코맨드들(ACTa, ACTb)의 수신 타이밍을 나타내는 액티브 신호(IACT)에 응답하여 액세스 어드레스 신호(BANK_ADDR, ROW_ADDR)에 포함되는 액세스 어드레스들((A, RA1), (B, RA2), (A, RA3))을 래치할 수 있다.
리타이밍 신호 발생기(361)는 시점들(t21, t22, t23)에서 활성화되는 리타이밍 신호(RTM)를 발생할 수 있다. 일 실시예에서, 리타이밍 신호 발생기(361)는 라스 사이클 시간(tRC)을 액세스 스토리지(321)를 공유하는 메모리 뱅크들의 개수, 즉 2로 나눈 기준 시간(tRC/2)마다 리타이밍 신호(RTM)를 활성화할 수 있다. 리타이머(381)는 이러한 리타이밍 신호(RTM)에 응답하여 리타임드 액세스 신호(BANK_ADDR', ROW_ADDR')를 통하여 시점들(t21, t22, t23)에서 액세스 어드레스들((A, RA1), (B, RA2), (A, RA3))을 스토리지 콘트롤러(341)로 출력할 수 있다.
도 12 및 14b를 참조하면, 시점들(t11, t12, t13, t14, t15)에서 메모리 콘트롤러로부터 서로 다른 메모리 뱅크들(A, B, C, D)에 대한 액티브 코맨드들(ACTa, ACTb, ACTc, ACTd)이 제공될 수 있다. 리타이머(381)는 액티브 코맨드들(ACTa, ACTb, ACTc, ACTd)의 수신 타이밍을 나타내는 액티브 신호(IACT)에 응답하여 액세스 어드레스 신호(BANK_ADDR, ROW_ADDR)에 포함되는 액세스 어드레스들((A, RA1), (B, RA2), (C, RA3), (D, RA4), (A, RA5))을 래치할 수 있다.
리타이밍 신호 발생기(361)는 시점들(t21, t22, t23, t24, t25)에서 활성화되는 리타이밍 신호(RTM)를 발생할 수 있다. 일 실시예에서, 리타이밍 신호 발생기(361)는 라스 사이클 시간(tRC)을 액세스 스토리지(321)를 공유하는 메모리 뱅크들의 개수, 즉 4로 나눈 기준 시간(tRC/4)마다 리타이밍 신호(RTM)를 활성화할 수 있다. 리타이머(381)는 이러한 리타이밍 신호(RTM)에 응답하여 리타임드 액세스 신호(BANK_ADDR', ROW_ADDR')를 통하여 시점들(t21, t22, t23, t24, t25)에서 액세스 어드레스들((A, RA1), (B, RA2), (C, RA3), (D, RA4), (A, RA5))을 스토리지 콘트롤러(341)로 출력할 수 있다.
도 14a 및 14b를 참조하여, 액세스 스토리지가 2개의 메모리 뱅크들 또는 4개의 메모리 뱅크들에 의해 공유되는 실시예들을 설명하였으나, 본 발명의 실시예들은 액세스 스토리지가 일반적으로 N개(N은 2 이상의 자연수)의 메모리 뱅크들에 의해 공유되는 경우에 적용될 수 있다. 즉, 리타이밍 신호 발생기(361)는 동일한 메모리 뱅크에 대한 액티브 코맨드들의 최소 시간 간격을 나타내는 라스(RAS) 사이클 시간(tRC)을 액세스 스토리지(321)를 공유하는 메모리 뱅크들의 개수, 즉 N으로 나눈 기준 시간(tRC/N)마다 리타이밍 신호(RTM)를 활성화할 수 있다.
도 15는 본 발명의 실시예들에 따른 메모리 장치에 포함되는 해머 어드레스 관리부의 일 실시예를 나타내는 블록도이다.
도 15를 참조하면, 해머 어드레스 관리부(302)는 액세스 스토리지(322) 및 스토리지 콘트롤러(342)를 포함할 수 있다.
액세스 스토리지(322)는 집중적으로 액세스되는 해머 어드레스(HADD)에 관한 정보를 저장한다. 일 실시예에서, 액세스 스토리지(322)는 제1 서브 스토리지(325) 및 제2 서브 스토리지(326)를 포함할 수 있다. 제1 서브 스토리지(325)는 메모리 장치에 포함되는 복수의 메모리 뱅크들 중 일부의 메모리 뱅크들을 포함하는 제1 뱅크 그룹(BGR1)에 대한 액세스 어드레스들 및 액세스 카운트 값들을 저장할 수 있다. 제2 서브 스토리지(326)는 상기 복수의 메모리 뱅크들 중 다른 일부의 메모리 뱅크들을 포함하는 제2 뱅크 그룹(BGR2)에 대한 액세스 어드레스들 및 액세스 카운트 값들을 저장할 수 있다. 도 15에는 도시 및 설명의 편의상 2개의 뱅크 그룹들(BGR1, BGR2)에 상응하는 구성을 도시하였으나, 메모리 장치의 메모리 뱅크들을 3개 이상의 뱅크 그룹들로 그룹화될 수 있고, 액세스 스토리지는 각각의 뱅크 그룹에 상응하는 3개의 이상의 서브 스토리지들을 포함할 수 있다.
서브 스토리지들(325, 326)의 각각은 액세스 어드레스들 및 상기 액세스 어드레스들의 액세스 횟수들을 각각 나타내는 액세스 카운트 값들을 저장하기 위해 도 5에 도시된 바와 같이 복수의 저장 유닛들(SU1~Suk)을 포함할 수 있다. 각각의 저장 유닛(SUi)(i=1~k)은, 각각의 뱅크 어드레스를 저장하는 뱅크 레지스터(BREGi), 각각의 행 어드레스를 저장하는 행 레지스터(RREGi) 및 각각의 액세스 카운트 값을 저장하는 카운트 레지스터(CREGi)를 포함한다.
스토리지 콘트롤러(342)는 메모리 콘트롤러(200)로부터 메모리 장치(400)로 전송되는 액세스 어드레스 신호(BANK_ADDR, ROW_ADDR)에 기초하여 액세스 스토리지(322)를 제어한다. 액세스 어드레스 신호는 뱅크 어드레스 신호(BANK_ADDR) 및 행 어드레스 신호(ROW_ADDR)를 포함할 수 있다. 스토리지 콘트롤러(342)는 제1 서브 스토리지(325)에 저장된 액세스 어드레스들 및 액세스 카운트 값들에 기초하여 제1 뱅크 그룹(BGR1)의 해머 리프레쉬 동작을 위한 제1 해머 어드레스(HADD_BGR1)를 제공할 수 있다. 또한, 스토리지 콘트롤러(342)는 제2 서브 스토리지(326)에 저장된 액세스 어드레스들 및 액세스 카운트 값들에 기초하여 제2 뱅크 그룹(BGR2)의 해머 리프레쉬 동작을 위한 제2 해머 어드레스(HADD_BGR2)를 제공할 수 있다.
도 16a 및 도 16b는 본 발명의 실시예들에 따른 메모리 장치의 해머 리프레쉬 동작을 설명하기 위한 도면들이다.
도 10 및 16a를 참조하면, 해머 리프레쉬 신호(HREF)의 활성화 시점(th)에서 리프레쉬 어드레스(RAp)를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)가 복수의 메모리 뱅크들(531, 532, 533, 534)에 공통으로 제공된다. 결과적으로 메모리 뱅크들(531, 532, 533, 534)에 각각 포함되고 상기 해머 리프레쉬 어드레스 신호(HRFADD)의 어드레스(RAp)에 상응하는 동일한 행의 메모리 셀들이 동시에 리프레쉬 될 수 있다.
도 10 및 16b를 참조하면, 해머 리프레쉬 신호(HREF)의 활성화 시점(th)에서 리프레쉬 어드레스들(RAa, RAb, RAc, RAd)를 나타내는 해머 리프레쉬 어드레스 신호들(HRFADD1, HRFADD2, HRFADD3, HRFADD4)가 복수의 메모리 뱅크들(531, 532, 533, 534)에 각각 제공된다. 결과적으로 메모리 뱅크들(531, 532, 533, 534)에 각각 포함되고 서브 어드레스 발생기들(301, 302, 303, 304)로 발생되는 해머 리프레쉬 어드레스 신호들(HRFADD1, HRFADD2, HRFADD3, HRFADD4)의 리프레쉬 어드레스들((RAa, RAb, RAc, RAd)에 각각 상응하는 서로 다른 행들의 메모리 셀들이 동시에 리프레쉬될 수 있다.
도 17 및 18은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면들이다.
도 17을 참조하면, 반도체 메모리 장치(900)는 다수의 반도체 다이들 또는 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있다. 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 레이어이고 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 레이어일 수 있다. 슬레이브 레이어들은 전술한 바와 같은 복수의 메모리 랭크들을 형성할 수 있다.
반도체 레이어들(LA1 내지 LAk)은 관통 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 레이어(LA1)는 칩 입출력 패드부를 통해 외부의 메모리 콘트롤러(미도시)와 통신할 수 있다. 상기 칩 입출력 패드부는 마스터 레이어(LA1)의 하면에 형성되거나 베이스 기판(미도시)에 형성될 수 있다.
제1 반도체 레이어(910) 내지 제k 반도체 레이어는 각각 메모리 셀 어레이 영역(921)을 구동하기 위한 각종 주변 회로들(922)을 구비한다. 예컨데, 주변 회로들(922)은 각 메모리 셀 어레이 영역(921)의 워드 라인을 구동하기 위한 로우 드라이버(X-Driver)와, 각 메모리 영역의 비트 라인을 구동하기 위한 컬럼 드라이버(Y-Driver)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부, 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼 등을 구비할 수 있다.
제1 반도체 레이어(910)는 제어 로직을 더 포함할 수 있다. 제어 로직은 메모리 콘트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(921)에 대한 액세스를 제어하고, 메모리 영역(921)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
슬레이브 레이어에 해당하는 반도체 레이어들(LA2 내지 LAk)의 각각은 본 발명의 실시예들에 따른 멀티 뱅크 메모리 셀 어레이의 구조 및 이를 제어하기 위한 리프레쉬 제어 회로를 포함할 수 있다. 리프레쉬 제어 회로는 전술한 바와 같이 복수의 메모리 뱅크들에 대한 액세스 어드레스들을 통합 관리하는 해머 어드레스 관리부를 포함할 수 있다.
도 18에는 고 대역폭 메모리의 구조의 일 예가 도시되어 있다. 도 18을 참조하면, 고 대역폭 메모리(HBM, high bandwidth memory)(1100)는 복수의 DRAM 반도체 다이들(1120, 1130, 1140, 1150)이 적층된 구조를 포함할 수 있다. 고 대역폭 메모리는 채널이라 칭하는 복수의 독립된 인터페이스들을 통하여 상기 적층된 구조의 고 대역폭 동작에 최적화될 수 있다. HBM 표준에 따라서 각각의 DRAM 스택은 최대 8개의 채널까지 지원할 수 있다. 도 18에는 4개의 DRAM 반도체 다이들이 적층되고 각각의 DRAM 반도체 다이가 2개의 채널(CHANNEL0, CHANNEL1)을 지원하는 예가 도시되어 있다. 각각의 반도체 다이는 상기 적층 구조에 추가적인 커패시티(capacity) 및 추가적인 채널을 제공할 수 있다. 각각의 채널은 DRAM 뱅크들의 독립된 세트에 대한 액세스를 제공한다. 하나의 채널로부터의 리퀘스트는 다른 채널에 부착된 데이터를 액세스하지 못한다. 채널들은 독립적으로 클록킹되고 서로 동기화될 필요가 없다.
고 대역폭 메모리(1100)는 스택 구조의 하부에 위치하고 신호의 재분배 및 다른 기능들을 제공하는 버퍼 다이 또는 인터페이스 다이(1110)를 선택적으로 포함할 수 있다. DRAM 반도체 다이들(1120, 1130, 1140, 1150)에 통상적으로 구현되는 기능들이 이러한 인터페이스 다이(1110)에 구현될 수 있다.
DRAM 반도체 다이들(1120, 1130, 1140, 1150)의 각각은 본 발명의 실시예들에 따른 멀티 뱅크 메모리 셀 어레이의 구조 및 이를 제어하기 위한 리프레쉬 제어 회로를 포함할 수 있다. 리프레쉬 제어 회로는 전술한 바와 같이 복수의 메모리 뱅크들에 대한 액세스 어드레스들을 통합 관리하는 해머 어드레스 관리부를 포함할 수 있다.
도 19는 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 19를 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다. 실시예에 따라, 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다.
메모리 장치(1230)는 전술한 바와 같은 리프레쉬 콘트롤러(RFCON)(100) 및 해머 어드레스 관리부(HMMAG)(300)를 포함할 수 있다. 해머 어드레스 관리부(300)는 메모리 장치(1230)의 복수의 메모리 뱅크들에 대한 액세스 어드레스들을 통합하여 관리하고 해머 리프레쉬 동작을 위해 상기 액세스 어드레스들 중에서 집중적으로 액세스되는 해머 어드레스를 제공한다. 리프레쉬 콘트롤러(100)는 상기 해머 어드레스에 기초하여 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호를 발생한다.
일 실시예에서, 해머 어드레스 관리부(300)는 어플리케이션 프로세서(1210)의 메모리 콘트롤러에 포함되고, 리프레쉬 콘트롤러(100)는 메모리 장치(1230)에 포함될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 리프레쉬 제어 회로, 메모리 장치 및 메모리 장치의 동작 방법은, 복수의 메모리 뱅크들에 의해 공유되는 액세스 스토리지를 이용하여 상기 복수의 메모리 뱅크들에 대한 액세스 어드레스들을 통합 관리함으로써 해머 리프레쉬 동작을 위한 자원(resources)의 점유 면적을 감소하고 해머 리프레쉬 동작의 효율을 향상시킬 수 있다.
본 발명의 실시예들은 리프레쉬가 요구되는 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 메모리 뱅크들;
    상기 복수의 메모리 뱅크들에 대한 액세스 어드레스들을 관리하고 해머 리프레쉬 동작을 위해 상기 액세스 어드레스들 중에서 집중적으로 액세스되는 해머 어드레스를 제공하는 해머 어드레스 관리부; 및
    상기 해머 어드레스에 기초하여 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호를 발생하는 리프레쉬 콘트롤러를 포함하고,
    상기 해머 어드레스 관리부는 스토리지 콘트롤러 및 상기 액세스 어드레스들의 출력 타이밍을 조절하여 상기 스토리지 콘트롤러에 제공하는 리타이머를 포함하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 해머 어드레스 관리부는 상기 복수의 메모리 뱅크들에 대한 상기 액세스 어드레스들을 저장하는 액세스 스토리지를 포함하고,
    상기 액세스 스토리지는 상기 복수의 메모리 뱅크들에 의해 공유되는 것을 특징으로 하는 메모리 장치.
  3. 제1 항에 있어서,
    상기 해머 어드레스 관리부에 의해 통합하여 관리되는 상기 액세스 어드레스들의 각각은 뱅크 어드레스 및 행 어드레스의 조합에 상응하는 것을 특징으로 하는 메모리 장치.
  4. 제3 항에 있어서,
    상기 해머 어드레스 관리부는,
    상기 액세스 어드레스들 및 상기 액세스 어드레스들의 액세스 횟수들을 각각 나타내는 액세스 카운트 값들을 저장하는 액세스 스토리지를 더 포함하고,
    상기 스토리지 콘트롤러는 메모리 콘트롤러로부터 제공되는 액세스 어드레스 신호에 기초하여 상기 액세스 스토리지를 제어하고 상기 액세스 스토리지에 저장된 상기 액세스 어드레스들 및 상기 액세스 카운트 값들에 기초하여 상기 액세스 어드레스들 중에서 상기 해머 어드레스를 결정하여 제공하는 것을 특징으로 하는 메모리 장치.
  5. 제4 항에 있어서,
    상기 액세스 스토리지는 복수의 저장 유닛들을 포함하고,
    상기 저장 유닛들의 각각은,
    각각의 뱅크 어드레스를 저장하는 뱅크 레지스터;
    각각의 행 어드레스를 저장하는 행 레지스터; 및
    각각의 액세스 카운트 값을 저장하는 카운트 레지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제4 항에 있어서,
    상기 액세스 스토리지는,
    상기 복수의 메모리 뱅크들 중 일부의 메모리 뱅크들을 포함하는 제1 뱅크 그룹에 대한 상기 액세스 어드레스들 및 상기 액세스 카운트 값들을 저장하는 제1 서브 스토리지; 및
    상기 복수의 메모리 뱅크들 중 다른 일부의 메모리 뱅크들을 포함하는 제2 뱅크 그룹에 대한 상기 액세스 어드레스들 및 상기 액세스 카운트 값들을 저장하는 제2 서브 스토리지를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제4 항에 있어서,
    상기 리타이머는 상기 액세스 어드레스 신호에 포함되는 상기 액세스 어드레스들을 수신하여 래치하고,
    상기 리타이머는 연속하여 출력되는 상기 액세스 어드레스들 사이의 출력 시간 간격이 상기 스토리지 콘트롤러의 하나의 액세스 어드레스에 대한 처리 시간 이상이 되도록 상기 액세스 어드레스들의 출력 타이밍을 조절하는 것을 특징으로 하는 메모리 장치.
  8. 제7 항에 있어서,
    상기 리타이머는 상기 출력 시간 간격이 동일한 메모리 뱅크에 대한 액티브 코맨드들의 최소 시간 간격을 나타내는 라스(RAS) 사이클 시간을 상기 액세스 스토리지를 공유하는 메모리 뱅크들의 개수로 나눈 기준 시간 이하가 되도록 상기 액세스 어드레스들의 출력 타이밍을 조절하는 것을 특징으로 하는 메모리 장치.
  9. 제7 항에 있어서,
    상기 리타이머는
    상기 스토리지 콘트롤러의 하나의 액세스 어드레스에 대한 처리 시간 이상의 출력 시간 간격으로 활성화되는 리타이밍 신호에 응답하여 상기 액세스 어드레스들을 상기 스토리지 콘트롤러로 출력하는 것을 특징으로 하는 메모리 장치.
  10. 제7 항에 있어서,
    상기 해머 어드레스 관리부는,
    상기 리타이머의 상기 액세스 어드레스들의 출력 타이밍을 나타내는 리타이밍 신호를 발생하여 상기 리타이머에 제공하는 리타이밍 신호 발생기를 더 포함하고,
    상기 리타이밍 신호 발생기는 동일한 메모리 뱅크에 대한 액티브 코맨드들의 최소 시간 간격을 나타내는 라스(RAS) 사이클 시간을 상기 액세스 스토리지를 공유하는 메모리 뱅크들의 개수로 나눈 기준 시간마다 상기 리타이밍 신호를 활성화하는 것을 특징으로 하는 것을 특징으로 하는 메모리 장치.
KR1020180054686A 2018-05-14 2018-05-14 해머 리프레쉬 동작을 수행하는 리프레쉬 제어 회로, 메모리 장치 및 메모리 장치의 동작 방법 KR102410924B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180054686A KR102410924B1 (ko) 2018-05-14 2018-05-14 해머 리프레쉬 동작을 수행하는 리프레쉬 제어 회로, 메모리 장치 및 메모리 장치의 동작 방법
US16/235,638 US10811077B2 (en) 2018-05-14 2018-12-28 Refresh control circuit, memory device including the same and method of operating the same for hammer refresh operation
CN201910140654.7A CN110491430A (zh) 2018-05-14 2019-02-26 存储器装置、刷新控制电路和操作存储器装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180054686A KR102410924B1 (ko) 2018-05-14 2018-05-14 해머 리프레쉬 동작을 수행하는 리프레쉬 제어 회로, 메모리 장치 및 메모리 장치의 동작 방법

Publications (2)

Publication Number Publication Date
KR20190130262A KR20190130262A (ko) 2019-11-22
KR102410924B1 true KR102410924B1 (ko) 2022-06-20

Family

ID=68464151

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180054686A KR102410924B1 (ko) 2018-05-14 2018-05-14 해머 리프레쉬 동작을 수행하는 리프레쉬 제어 회로, 메모리 장치 및 메모리 장치의 동작 방법

Country Status (3)

Country Link
US (1) US10811077B2 (ko)
KR (1) KR102410924B1 (ko)
CN (1) CN110491430A (ko)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
JP2015219938A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10770129B2 (en) * 2018-08-21 2020-09-08 Intel Corporation Pseudo-channeled DRAM
JP2020035504A (ja) * 2018-08-30 2020-03-05 キオクシア株式会社 メモリシステム
US10726903B2 (en) * 2018-09-21 2020-07-28 Nanya Technology Corporation Row-determining circuit, DRAM, and method for refreshing a memory array
US10943637B2 (en) * 2018-12-27 2021-03-09 Micron Technology, Inc. Apparatus with a row-hammer address latch mechanism
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) * 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11270756B2 (en) * 2019-08-28 2022-03-08 Micron Technology, Inc. Row hammer mitigation
DE102019128331A1 (de) 2019-08-29 2021-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Gemeinsam genutzter decodiererschaltkreis und verfahren
CN112447218A (zh) * 2019-08-29 2021-03-05 台湾积体电路制造股份有限公司 存储器电路和方法
US11238916B2 (en) * 2019-12-31 2022-02-01 Winbond Electronics Corp. Method for refreshing a memory device, in which the victim row refresh operation is hidden in the normal refresh operation without affecting the time allocated for the normal refresh operation
US10916293B1 (en) * 2020-01-21 2021-02-09 Elite Semiconductor Memory Technology Inc. Target row refresh mechanism capable of effectively determining target row address to effectively mitigate row hammer errors without using counter circuit
KR20210114639A (ko) 2020-03-11 2021-09-24 에스케이하이닉스 주식회사 메모리, 메모리 시스템 및 메모리의 동작 방법
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
KR20220068532A (ko) * 2020-11-19 2022-05-26 삼성전자주식회사 해머 리프레쉬 동작을 수행하는 메모리 시스템 및 메모리 장치의 리프레쉬 제어 방법
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11881246B2 (en) 2020-12-14 2024-01-23 SK Hynix Inc. Memory device for performing smart refresh operation and memory system including the same
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
EP4191592A1 (en) 2021-03-15 2023-06-07 Changxin Memory Technologies, Inc. Refresh control circuit and memory
US11854595B2 (en) 2021-03-15 2023-12-26 Changxin Memory Technologies, Inc. Refresh circuit and memory
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11869567B2 (en) 2021-03-15 2024-01-09 Changxin Memory Technologies, Inc. Refresh control circuit and memory
CN115083467B (zh) * 2021-03-15 2024-05-03 长鑫存储技术有限公司 刷新控制电路及存储器
CN112767983B (zh) * 2021-03-15 2022-04-26 长鑫存储技术有限公司 刷新控制电路及存储器
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US20230125774A1 (en) * 2021-10-26 2023-04-27 Nanya Technology Corporation Dynamic random access memory and operation method thereof
US11942137B2 (en) * 2021-11-08 2024-03-26 Samsung Electronics Co., Ltd. Memory controller and memory system including the same
KR20230072283A (ko) 2021-11-17 2023-05-24 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170365324A1 (en) 2012-11-30 2017-12-21 Intel Corporation Row hammer monitoring based on stored row hammer threshold value

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9032141B2 (en) 2012-11-30 2015-05-12 Intel Corporation Row hammer monitoring based on stored row hammer threshold value
US9690505B2 (en) 2013-09-27 2017-06-27 Hewlett Packard Enterprise Development Lp Refresh row address
KR102194003B1 (ko) 2014-02-25 2020-12-22 삼성전자주식회사 메모리 모듈 및 이를 포함하는 메모리 시스템
JP5983665B2 (ja) 2014-03-17 2016-09-06 日本電気株式会社 アクセス回数カウント装置、メモリシステム、および、アクセス回数カウント方法
US9431085B2 (en) 2014-03-28 2016-08-30 Synopsys, Inc. Most activated memory portion handling
KR20160132243A (ko) 2015-05-08 2016-11-17 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20170024307A (ko) * 2015-08-25 2017-03-07 삼성전자주식회사 내장형 리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치
US9812185B2 (en) 2015-10-21 2017-11-07 Invensas Corporation DRAM adjacent row disturb mitigation
KR102399475B1 (ko) * 2015-12-28 2022-05-18 삼성전자주식회사 리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치
US9478316B1 (en) 2016-01-08 2016-10-25 SK Hynix Inc. Memory device
KR102329673B1 (ko) * 2016-01-25 2021-11-22 삼성전자주식회사 해머 리프레쉬 동작을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템
KR20180064940A (ko) * 2016-12-06 2018-06-15 삼성전자주식회사 해머 리프레쉬 동작을 수행하는 메모리 시스템
US10020046B1 (en) * 2017-03-03 2018-07-10 Micron Technology, Inc. Stack refresh control for memory device
KR20220068532A (ko) * 2020-11-19 2022-05-26 삼성전자주식회사 해머 리프레쉬 동작을 수행하는 메모리 시스템 및 메모리 장치의 리프레쉬 제어 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170365324A1 (en) 2012-11-30 2017-12-21 Intel Corporation Row hammer monitoring based on stored row hammer threshold value

Also Published As

Publication number Publication date
CN110491430A (zh) 2019-11-22
US10811077B2 (en) 2020-10-20
US20190348107A1 (en) 2019-11-14
KR20190130262A (ko) 2019-11-22

Similar Documents

Publication Publication Date Title
KR102410924B1 (ko) 해머 리프레쉬 동작을 수행하는 리프레쉬 제어 회로, 메모리 장치 및 메모리 장치의 동작 방법
CN108154895B (zh) 执行锤击刷新操作和关联操作的存储器设备和存储器系统
KR102329673B1 (ko) 해머 리프레쉬 동작을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템
US11289457B2 (en) Method and device for controlling operation using temperature deviation in multi-chip package
KR102399475B1 (ko) 리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치
CN102349109B (zh) 存储器预取系统及方法
KR20170024307A (ko) 내장형 리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치
KR102453542B1 (ko) 스킵 연산 모드를 지원하는 메모리 장치 및 그 동작 방법
US7929368B2 (en) Variable memory refresh devices and methods
CN102405498B (zh) 可配置带宽存储器装置及方法
US20170140810A1 (en) Memory device and memory system including the same for controlling collision between access operation and refresh operation
KR20170045795A (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
US11508429B2 (en) Memory system performing hammer refresh operation and method of controlling refresh of memory device
US20130329491A1 (en) Hybrid Memory Module
US20220036929A1 (en) Method of performing internal processing operations with pre-defined protocol interface of memory device
KR20230032052A (ko) 메모리 컨트롤러 및 메모리 시스템
US8750068B2 (en) Memory system and refresh control method thereof
US11775458B2 (en) Multiple memory type shared memory bus systems and methods
KR102458340B1 (ko) 메모리 장치
US20240144988A1 (en) Memory device, memory system including memory device, and method of operating memory device
US20230343381A1 (en) Bank-Level Self-Refresh
US20230343380A1 (en) Bank-Level Self-Refresh
US20240071446A1 (en) Apparatuses and methods for providing command having on-the-fly (otf) latency to memory
KR20240030923A (ko) 실행 시점 가변 커맨드를 메모리로 제공하는 장치 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant