KR20210114639A - 메모리, 메모리 시스템 및 메모리의 동작 방법 - Google Patents

메모리, 메모리 시스템 및 메모리의 동작 방법 Download PDF

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박민수
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Abstract

메모리는, 각각 다수개의 메모리 셀이 연결된 다수의 로우들; 상기 다수의 로우들 중 데이터가 유실될 위험이 있는 로우를 타겟 로우로 분류하는 타겟 로우 분류 회로; 및 프리차지 커맨드에 응답해 상기 타겟 로우를 액티브하기 위한 타겟 로우 액티브 신호와 상기 타겟 로우를 프리차지하기 위한 타겟 로우 프리차지 신호를 순차적으로 활성화하는 타겟 로우 신호 생성 회로를 포함할 수 있다.

Description

메모리, 메모리 시스템 및 메모리의 동작 방법 {MEMORY, MEMORY SYSTEM AND OPERATION METHOD OF MEMORY}
본 특허 문헌은 메모리 및 메모리 시스템에 관한 것이다.
메모리의 집적도가 증가하면서 메모리에 포함된 다수의 워드라인 사이의 간격이 줄어들고 있다. 워드라인 사이의 간격이 줄어들면서 인접한 워드라인 사이의 커플링 효과가 증가하고 있다.
한편, 메모리 셀에 데이터가 입출력될 때마다 워드라인이 활성화(액티브) 상태와 비활성화 상태 사이에서 토글하게 되는데 상술한 바와 같이 인접한 워드라인 사이의 커플링 효과가 커지면서 자주 활성화되는 워드라인에 인접한 워드라인에 연결된 메모리 셀의 데이터가 손상되는 현상이 발생하고 있다. 이러한 현상을 로우 해머링(Row Hammering)이라고 하는데, 워드라인 디스터번스로 인해 메모리 셀이 리프레시되기 전에 메모리 셀의 데이터가 손상되는 현상이 발생하여 문제가 되고 있다.
도 1은 로우 해머링 현상을 설명하기 위한 도면으로 메모리 장치에 포함된 셀 어레이의 일부를 나타낸 도면이다.
도 1에서 'WLL'은 활성화 횟수가 많은 워드라인에 해당하며 'WLL-1', 'WLL+1'은 각각 'WLL'에 인접하게 배치된 워드라인, 즉 활성화 횟수가 워드라인에 인접한 워드라인에 해당한다. 그리고 'CL'은 'WLL'에 연결된 메모리셀, 'CL-1'은 'WLL-1'에 연결된 메모리 셀, 'CL+1'은 'WLL+1'에 연결된 메모리 셀을 나타낸다. 각각의 메모리 셀은 셀 트랜지스터(TL, TL-1, TL+1) 및 셀 캐패시터(CAPL, CAPL-1, CAPL+1)를 포함한다.
도 1에서 'WLL'이 활성화되거나 비활성화되면 'WLL'과 'WLL-1' 및 'WLL+1' 사이에 발생하는 커플링 현상으로 인해 'WLL-1' 및 'WLL+1'의 전압이 상승하거나 하강하면서 셀 캐패시터(CL-1, CL+1)의 전하량에도 영향을 미친다. 따라서 'WLL'의 활성화가 빈번하게 일어나서 'WLL'이 활성화 상태와 비활성화 상태 사이에서 토글하는 경우 'CL-1' 및 'CL+1'에 포함된 셀 캐패시터(CAPL-1, CAPL+1)에 저장된 전하의 양의 변화가 증가하고 메모리 셀의 데이터가 열화될 수 있다.
또한 워드라인이 활성화 상태와 비활성화 상태를 토글하면서 발생한 전자기파가 인접한 워드라인에 연결된 메모리 셀의 셀 캐패시터에 전자를 유입시키거나 셀 캐패시터로부터 전자를 유출 시킴으로써 데이터를 손상시킨다.
로우 해머링을 해결하기 위한 방법으로는, 여러 번 액티브된 로우(즉, 워드라인)를 찾고 여러 번 액티브된 로우의 주변 로우들을 추가로 리프레시하는 방법이 주로 사용된다. 이 추가 리프레시 동작은 통상적인 리프레시 동작이 수행될때 히든으로 수행되는 것이 일반적이다. 예를 들어, 메모리에 리프레시 커맨드가 N번 인가될 때마다(N은 1이상의 정수) 메모리는 통상적인 리프레시 동작 이외에 추가 리프레시 동작을 메모리 콘트롤러가 모르게 히든으로 수행할 수 있다.
최근 극저온에서 동작하는 극저온 메모리(cryogenic memory)에 대한 연구가 진행되고 있는데, 극저온에서는 메모리의 셀 캐패시터로부터의 전하 유출이 거의 일어나지 않아 리프레시 동작이 매우 드물게 수행된다(또는 수행되지 않기도 함). 즉, 극저온에서는 메모리 셀의 데이터 유지 시간(data retension time)이 매우 크게 늘어나므로, 메모리에 리프레시 커맨드가 일반 메모리 대비 매우 드물게 인가된다. 그런데 극저온 메모리라 하더라도 로우 해머링에 의한 데이터 손실 영향은 동일하게 발생하므로, 리프레시 커맨드가 메모리에 드물게 인가되는 것은 메모리의 추가 리프레시 동작 수행 회수를 떨어뜨릴 수밖에 없어 문제가 될 수 있다.
본 발명의 실시예들은, 로우 해머링에 의해 리프레시가 필요한 로우들을 리프레시하는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 메모리는, 각각 다수개의 메모리 셀이 연결된 다수의 로우들; 상기 다수의 로우들 중 데이터가 유실될 위험이 있는 로우를 타겟 로우로 분류하는 타겟 로우 분류 회로; 및 프리차지 커맨드에 응답해 상기 타겟 로우를 액티브하기 위한 타겟 로우 액티브 신호와 상기 타겟 로우를 프리차지하기 위한 타겟 로우 프리차지 신호를 순차적으로 활성화하는 타겟 로우 신호 생성 회로를 포함할 수 있다.
본 발명의 일실시예에 따른 메모리의 동작 방법은, 다수의 로우들 중 데이터가 유실될 위험이 있는 로우를 타겟 로우로 분류하는 단계; 프리차지 커맨드를 수신하는 단계; 상기 프리차지 커맨드에 응답해 프리차지 동작을 수행하는 단계; 및 상기 프리차지 커맨드에 응답해 상기 타겟 로우를 리프레시하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따른 메모리 시스템은, 각각 다수개의 메모리 셀이 연결된 다수의 로우들; 상기 다수의 로우들 중 데이터가 유실될 위험이 있는 로우를 타겟 로우로 분류하는 타겟 로우 분류 회로;및 프리차지 커맨드에 응답해 상기 타겟 로우를 액티브하기 위한 타겟 로우 액티브 신호와 상기 타겟 로우를 프리차지하기 위한 타겟 로우 프리차지 신호를 순차적으로 활성화하는 타겟 로우 신호 생성 회로를 포함하는 메모리; 및 상기 메모리로 상기 프리차지 커맨드를 인가하는 메모리 콘트롤러를 포함할 수 있다.
본 발명의 실시예들은, 로우 해머링에 의해 리프레시가 필요한 로우들이 리프레시될 수 있다.
도 1은 로우 해머링 현상을 설명하기 위한 도면으로 메모리 장치에 포함된 셀 어레이의 일부를 나타낸 도면.
도 2는 본 발명의 일실시예에 따른 메모리 시스템(200)의 구성도.
도 3은 도 2의 메모리 시스템(200)의 동작 방법의 일실시예를 도시한 도면.
도 4는 본 발명의 다른 실시예에 따른 메모리 시스템(400)의 구성도.
도 5는 도 4의 메모리 시스템(400)의 동작 방법의 일실시예를 도시한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일실시예에 따른 메모리 시스템(200)의 구성도이다.
도 2를 참조하면, 메모리 시스템(200)은 메모리 콘트롤러(210)와 메모리(220)를 포함할 수 있다.
메모리 콘트롤러(210)는 호스트(HOST)의 요청에 따라 메모리(220)의 동작을 제어할 수 있다. 호스트(HOST)에는 CPU(Centrl Processing Unit), GPU(Graphic Processing Unit), AP(Application Processor) 등이 있을 수 있다. 메모리 콘트롤러(210)는 호스트 인터페이스(211), 스케쥴러(213), 커맨드 생성기(215) 및 메모리 인터페이스(217)를 포함할 수 있다. 메모리 콘트롤러(210)가 CPU, GPU, AP 등에 포함될 수도 있는데, 이 경우 호스트(HOST)는 이들 구성에서 메모리 콘트롤러(210) 이외의 구성을 의미할 수 있다. 예를 들어, 메모리 콘트롤러(210)가 CPU에 포함된 경우 도면의 호스트(HOST)는 CPU에서 메모리 콘트롤러(210)를 제외한 나머지 구성들을 나타낼 수 있다.
호스트 인터페이스(211)는 호스트(HOST)와 메모리 콘트롤러(210) 간의 통신을 위한 인터페이스일 수 있다.
스케쥴러(213)는 호스트(HOST)로부터의 요청들 중 메모리(220)에 지시할 요청의 순서를 정할 수 있다. 스케쥴러(213)는 메모리(220)의 퍼포먼스 향상을 위해 호스트(HOST)로부터 요청들이 수신된 순서와 메모리(220)로 지시할 동작의 순서를 다르게 할 수 있다. 예를 들어, 호스트(HOST)가 메모리(220)의 리드 동작을 먼저 요청하고 라이트 동작을 이후에 요청했다고 하더라도, 라이트 동작이 리드 동작보다 먼저 수행되도록 순서를 조절할 수 있다.
스케쥴러(213)는 메모리(220)의 데이터가 유실되는 것을 방지하기 위해 호스트(HOST)로부터 요청된 동작들 사이사이에 리프레시 동작을 스케쥴링할 수 있다. 메모리 시스템(200)이 극저온(cryogenic) 환경에서 동작하는 경우에, 메모리(220)의 데이터 유지 시간은 비약적으로 증가한다. 따라서 극저온 환경에서 스케쥴러(213)는 리프레시 동작을 매우 드물게 스케쥴링할 수 있다. 예를 들어, 메모리(220)의 메모리 셀들이 하루에 한번씩만 리프레시될 수 있도록 리프레시 동작을 스케쥴링할 수도 있다. 한편, 스케쥴러(213)는 메모리(220)로부터 타겟 로우로 분류된 로우(row)가 임계값 이상으로 존재한다는 정보가 전달된 경우에, 즉 로우 해머링으로 인해 데이터가 유실될 가능성이 있는 로우가 임계값 이상으로 존재한다는 정보가 전달된 경우에, 이를 해결하기 위한 추가 리프레시 동작을 스케쥴링할 수 있다.
커맨드 생성기(215)는 스케쥴러(213)에 의해 정해진 동작의 순서에 맞게 메모리(220)로 인가할 커맨드를 생성할 수 있다.
메모리 인터페이스(217)는 메모리 콘트롤러(210)와 메모리 장치(220) 간의 인터페이스를 위한 것일 수 있다. 메모리 인터페이스(217)를 통해 메모리 콘트롤러(210)로부터 메모리(220)로 커맨드(CMD)와 어드레스(ADD)가 전달되고 데이터(DATA)가 송/수신될 수 있다. 메모리 인터페이스(217)를 PHY 인터페이스라고도 한다.
메모리(220)는 메모리 콘트롤러(210)에 의해 지시되는 동작을 수행할 수 있다. 메모리(220)는 커맨드 수신 회로(221), 어드레스 수신 회로(223), 데이터 송/수신 회로(225), 커맨드 디코더(227), 타겟 로우 분류 회로(229), 어드레스 카운터(231), 타겟 로우 신호 생성 회로(233) 및 메모리 어레이(240)를 포함할 수 있다.
커맨드 수신 회로(221)는 메모리 콘트롤러(210)의 메모리 인터페이스(217)로부터 전달되는 커맨드(CMD)를 수신하고, 어드레스 수신 회로(223)는 메모리 콘트롤러(210)의 메모리 인터페이스(217)로부터 전달되는 어드레스(ADD)를 수신할 수 있다. 데이터 송/수신 회로(225)는 라이트 동작시에는 메모리 인터페이스(217)로부터 전달되는 데이터(DATA)를 수신하고 리드 동작시에는 메모리 인터페이스(217)로 데이터(DATA)를 송신할 수 있다. 메모리(220)에는 다수의 커맨드 패드(미도시), 다수의 어드레스 패드(미도시) 및 다수의 데이터 패드(미도시)가 구비되는데, 커맨드 수신 회로(221)는 다수의 커맨드 패드를 통해 커맨드(CMD)를 수신하고, 어드레스 수신 회로(223)는 다수의 어드레스 패드를 통해 어드레스(ADD)를 수신하고, 데이터 송/수신 회로(225)는 다수의 데이터 패드를 통해 데이터(DATA)를 송/수신할 수 있다.
커맨드 디코더(227)는 커맨드 수신 회로(221)를 통해 수신된 커맨드(CMD)를 디코딩해 내부 커맨드 신호들(ACT, PCG, RD, WT, REF)을 생성할 수 있다. 내부 커맨드 신호들에는 액티브(active) 신호(ACT), 프리차지(precharge) 신호(PCG), 리드(read) 신호(RD), 라이트(write) 신호(WT) 및 리프레시(refresh) 신호(REF) 등이 있을 수 있다.
타겟 로우 분류 회로(229)는 메모리 어레이(240)의 다수의 로우들 중 데이터가 유실될 위험이 있는 로우(즉, 워드라인)를 타겟 로우로 분류할 수 있다. 타겟 로우 분류 회로(229)는 액티브 신호(ACT)와 어드레스 수신 회로(223)를 통해 수신된 어드레스(ADD)를 이용해 여러 번 액티브되는 로우의 인접 로우를 타겟 로우로 선정할 수 있다. 예를 들어, 4번 로우가 여러번 액티브(억세스)된 경우에, 4번 로우에 인접한 3번 로우와 5번 로우를 타겟 로우로 선정할 수 있다. 타겟 로우 분류 회로(229)로부터 출력되는 타겟 어드레스(ADD_TARGET)는 타겟 로우를 나타내는 어드레스일 수 있다.
어드레스 카운터(231)는 리프레시 신호(REF)가 활성화될 때마다 리프레시 어드레스(REF_ADD)를 변경시킬 수 있다. 어드레스 카운터(231)에서 생성된 리프레시 어드레스(REF_ADD)는 추가 리프레시 동작이 아닌 노멀 리프레시 동작에서 사용될 수 있다.
타겟 로우 신호 생성 회로(233)는 프리차지 신호(PCG)에 응답해, 즉 메모리 콘트롤러(210)로부터 프리차지 커맨드가 인가된 것에 응답해, 타겟 로우 액티브 신호(ACT_TARGET)와 타겟 로우 프리차지 신호(PCG_TARGET)를 순차적으로 활성화할 수 있다. 상세하게, 타겟 로우 신호 생성 회로(233)는 조건이 만족된 경우에 프리차지 신호에 응답해 타겟 로우 액티브 신호(ACT_TARGET)와 타겟 로우 프리차지 신호(PCG_TARGET)를 순차적으로 활성화할 수 있다. 타겟 로우 신호 생성 회로(233)는 카운터(234)와 신호 생성기(235)를 포함할 수 있다.
카운터(234)는 액티브 신호(ACT)의 활성화 회수를 카운팅해 코드(CODE<0:N>)를 생성할 수 있다. 카운터(234)는 타겟 로우 프리차지 신호(PCG_TARGET)가 활성화되면 이에 응답해 코드(CODE<0:N>)의 값을 0으로 초기화할 수 있다.
신호 생성기(235)는 코드(CODE<0:N>)의 값이 임계값(예, 1000) 이상인 경우에 프리차지 신호(PCG)가 활성화되면 프리차지 신호(PCG)의 활성화 시점으로부터 제1지연시간 이후에 타겟 로우 액티브 신호(ACT_TARGET)를 활성화하고, 타겟 로우 액티브 신호(ACT_TARGET)의 활성화 시점으로부터 제2지연시간 이후에 타겟 로우 프리차지 신호(PCG_TARGET)를 활성화할 수 있다. 여기서 제1지연시간은 메모리 어레이(240)에서 프리차지 신호(PCG)에 의한 프리차지 동작이 수행되는데 필요한 시간 이상일 수 있으며, 제2지연시간은 메모리 어레이(240)에서 타겟 로우 액티브 신호에 의한 타겟 로우 액티브 동작이 수행되는데 필요한 시간 이상일 수 있다. 신호 생성기(235)는 코드(CODE<0:N>)의 값이 임계값보다 작은 경우에는 프리차지 신호(PCG)가 활성화되더라도 타겟 로우 액티브 신호(ACT_TARGET)와 타겟 로우 프리차지 신호(PCG_TARGET)를 활성화하지 않을 수 있다.
메모리 어레이(240)는 커맨드 디코더(227)에서 생성된 내부 커맨드 신호들(ACT, PCG, RD, WT, REF) 및 타겟 로우 신호 생성 회로(233)에서 생성된 신호들(ACT_TARGET, PCG_TARGET)에 의해 지시되는 동작을 수행할 수 있다. 타겟 로우 액티브 신호(ACT_TARGET)가 활성화되면 메모리 어레이(227)는 타겟 어드레스(ADD_TARGET)에 의해 선택된 로우(즉 타겟 로우)를 액티브할 수 있다. 또한, 타겟 로우 프리차지 신호(PCG_TARGET)가 활성화되면 메모리 어레이(227)는 타겟 로우를 프리차지할 수 있다. 리프레시 신호(REF)가 활성화된 리프레시 동작시에 메모리 어레이(240)는 리프레시 어드레스(REF_ADD)에 의해 선택된 로우에 대한 리프레시 동작을 수행할 수 있다. 또한, 메모리 어레이(240)의 액티브, 리드 및 라이트 동작시에는 메모리 콘트롤러(210)로부터 전달된 어드레스(ADD)가 사용될 수 있다. 메모리 어레이(240)는 셀 어레이, 셀 어레이의 로우를 활성화/비활성화하기 위한 로우 회로, 셀 어레이로부터 데이터를 입/출력하기 위한 컬럼 회로 등 액티브, 프리차지, 리드, 라이트, 리프레시 및 추가 리프레시 등의 동작을 위한 구성들을 포함할 수 있다.
도 3은 도 2의 메모리 시스템(200)의 동작 방법의 일실시예를 도시한 도면이다.
도 3을 참조하면, 메모리(220)의 타겟 로우 분류 회로(229)가 데이터의 유실 위험이 있는 로우를 타겟 로우로 분류할 수 있다(301). 예를 들어, 타겟 로우 분류 회로(229)는 과도하게 억세스된 로우의 인접 로우들을 타겟 로우로 분류할 수 있다.
메모리 콘트롤러(210)로부터 메모리(220)로 프리차지 커맨드가 인가될 수 있다(303). 메모리(220)의 커맨드 디코더(227)는 프리차지 신호(PCG)를 활성화할 수 있다.
액티브 동작의 회수가 임계값 이상인 경우(305에서 Y), 메모리(220)의 신호 생성기(235)는 프리차지 신호(PCG)의 활성화에 응답해 타겟 로우 액티브 신호(ACT_TARGET)와 타겟 로우 프리차지 신호(PCG_TARGET)를 순차적으로 활성화한다. 따라서 메모리(220)에서는 프리차지 동작(307), 타겟 로우 액티브 동작(309) 및 타겟 로우 프리차지 동작(311)이 순차적으로 수행될 수 있다.
액티브 동작의 회수가 임계값 미만인 경우(305에서 N), 메모리(220)의 신호 생성기(235)는 프리차지 신호(PCG)가 활성화되더라도 신호들(ACT_TARGET, ACT_PCG)을 활성화하지 않을 수 있다. 따라서 메모리(220)에서는 프리차지 동작(313)만이 수행될 수 있다.
도 3의 동작 방법에 따르면, 조건을 만족하는 경우에 메모리(220)가 프리차지 커맨드에 응답해 타겟 로우를 액티브했다가 프리차지하는 동작, 즉 타겟 로우의 리프레시 동작, 을 수행할 수 있다. 따라서 극저온 메모리 시스템과 같이 리프레시 동작이 거의 수행되지 않는 메모리 시스템에서도 로우 해머링에 의해 리프레시가 필요한 타겟 로우들이 리프레시될 수 있다.
메모리 콘트롤러(210)가 메모리(220)로 프리차지 커맨드를 인가하면, 메모리(220)에서는 프리차지 동작, 타겟 로우 액티브 동작 및 타겟 로우 프리차지 동작이 순차적으로 수행될 수 있으므로, 메모리 콘트롤러(210)는 이들 동작의 수행에 요구되는 시간동안 대기했다가 후속의 커맨드를 메모리(220)로 인가하는 것이 바람직하다.
도 4는 본 발명의 다른 실시예에 따른 메모리 시스템(400)의 구성도이다.
도 4를 참조하면, 메모리 시스템(400)은 메모리 콘트롤러(410)와 메모리(420)를 포함할 수 있다.
메모리 콘트롤러(410)는 호스트(HOST)의 요청에 따라 메모리(420)의 동작을 제어할 수 있다. 호스트(HOST)에는 CPU(Centrl Processing Unit), GPU(Graphic Processing Unit), AP(Application Processor) 등이 있을 수 있다. 메모리 콘트롤러(410)는 호스트 인터페이스(211), 스케쥴러(213), 커맨드 생성기(215), 메모리 인터페이스(217) 및 카운터(419)를 포함할 수 있다. 메모리 콘트롤러(410)가 CPU, GPU, AP 등에 포함될 수도 있는데, 이 경우 호스트(HOST)는 이들 구성에서 메모리 콘트롤러(410) 이외의 구성을 의미할 수 있다. 예를 들어, 메모리 콘트롤러(410)가 CPU에 포함된 경우 도면의 호스트(HOST)는 CPU에서 메모리 콘트롤러(410)를 제외한 나머지 구성들을 나타낼 수 있다.
메모리 콘트롤러(410)는 메모리 콘트롤러(210)보다 카운터(419)를 더 포함하는데, 카운터(419)는 메모리 콘트롤러(410)가 메모리(420)로 액티브 커맨드를 인가한 회수를 카운팅할 수 있다. 메모리 콘트롤러(410)의 메모리 인터페이스(217)가 메모리(420)로 프리차지 커맨드를 인가하는 경우에, 카운터(419)의 카운팅 회수가 임계값(예, 1000) 이상이면 메모리 인터페이스(217)는 플래그(flag) 신호를 활성화해 메모리(420)로 전달할 수 있다. 카운터(419)의 카운팅 결과는 플래그 신호의 활성화시에 초기화될 수 있다. 여기서 플래그 신호는 어드레스(ADD)에 포함된 멀티 비트 신호 중 특정 비트 신호일 수 있다. 메모리 콘트롤러(410)로부터 메모리(420)로 프리차지 커맨드가 인가되는 경우에는 어드레스(ADD)의 대다수가 사용되지 않으므로, 프리차지 커맨드의 인가시에 사용되지 않는 어드레스(ADD)의 일부 비트를 플래그 신호로 사용하는데 아무런 문제가 없을 수 있다.
메모리(420)는 메모리 콘트롤러(410)에 의해 지시되는 동작을 수행할 수 있다. 메모리(420)는 커맨드 수신 회로(221), 어드레스 수신 회로(223), 데이터 송/수신 회로(225), 커맨드 디코더(227), 타겟 로우 분류 회로(229), 어드레스 카운터(231), 타겟 로우 신호 생성 회로(433) 및 메모리 어레이(240)를 포함할 수 있다.
메모리(420)는 메모리(220)와 타겟 로우 신호 생성 회로(433)가 다르게 설계될 수 있다. 타겟 로우 신호 생성 회로(433)는 신호 생성기(435)를 포함할 수 있다. 신호 생성기(435)는 프리차지 신호(PCG)와 플래그 신호(ADD의 특정 비트)를 입력받을 수 있다. 신호 생성기(435)는 프리차지 신호(PCG)와 플래그 신호(ADD의 특정 비트)가 모두 활성화되면 프리차지 신호(PCG)의 활성화 시점으로부터 제1지연시간 이후에 타겟 로우 액티브 신호(ACT_TARGET)를 활성화하고 타겟 로우 액티브 신호(ACT_TARGET)의 활성화 시점으로부터 제2지연시간 이후에 타겟 로우 프리차지 신호(PCG_TARGET)를 활성화할 수 있다. 신호 생성기(435)는 프리차지 신호(PCG)의 활성화시에 플래그 신호(ADD의 특정 비트)가 비활성화 상태인 경우에는 타겟 로우 액티브 신호(ACT_TARGET)와 타겟 로우 프리차지 신호(PCG_TARGET)를 활성화하지 않을 수 있다.
도 5는 도 4의 메모리 시스템(400)의 동작 방법의 일실시예를 도시한 도면이다.
도 5를 참조하면, 메모리(420)의 타겟 로우 분류 회로(229)가 데이터의 유실 위험이 있는 로우를 타겟 로우로 분류할 수 있다(501). 예를 들어, 타겟 로우 분류 회로(229)는 과도하게 억세스된 로우의 인접 로우들을 타겟 로우로 분류할 수 있다.
메모리 콘트롤러(410)가 메모리(420)로 프리차지 커맨드를 인가할 것을 결정할 수 있다(503). 상세하게 메모리 콘트롤러(410)의 스케쥴러(213)에 의해 메모리 콘트롤러(410)가 메모리(420)로 프리차지 커맨드를 인가할 것이 스케쥴링될 수 있다.
메모리 콘트롤러(410)가 메모리(420)로 액티브 커맨드를 인가한 회수가 임계값 이상인 경우(505에서 Y), 메모리 콘트롤러(410)는 프리차지 커맨드와 함께 활성화된 플래그 신호를 메모리(420)로 전달할 수 있다(507). 메모리(420)의 커맨드 디코더(227)는 프리차지 신호(PCG)를 활성화할 수 있다.
메모리(420)의 신호 생성기(435)는 활성화된 프리차지 신호(PCG)와 활성화된 플래그 신호(ADD의 특정 비트)에 응답해 타겟 로우 액티브 신호(ACT_TARGET)와 타겟 로우 프리차지 신호(PCG_TARGET)를 순차적으로 활성화할 수 있다. 따라서 메모리(420)에서는 프리차지 동작(509), 타겟 로우 액티브 동작(511) 및 타겟 로우 프리차지 동작(513)이 순차적으로 수행될 수 있다.
메모리 콘트롤러(410)가 메모리(420)로 액티브 커맨드를 인가한 회수가 임계값 미안인 경우(505에서 N), 메모리 콘트롤러(410)는 프리차지 커맨드와 함께 비활성화된 플래그 신호를 메모리(420)로 전달할 수 있다(515). 메모리(420)의 커맨드 디코더(227)는 프리차지 신호(PCG)를 활성화할 수 있다.
메모리(420)의 신호 생성기(435)는 플래그 신호(ADD의 특정 비트)가 비활성화되었으므로 프리차지 신호(PCG)가 활성화되더라도 타겟 로우 액티브 신호(ACT_TARGET)와 타겟 로우 프리차지 신호(PCG_TARGET)를 활성화하지 않을 수 있다. 따라서 메모리(420)에서는 프리차지 동작(517)만이 수행될 수 있다.
도 4의 동작 방법에 따르면, 조건을 만족하는 경우에 메모리 콘트롤러(410)가 프리차지 커맨드와 함께 플래그 신호를 활성화해 메모리(420)로 전달한다. 이 경우 메모리(420)에서는 프리차지 동작과 함께 타겟 로우의 리프레시 동작이 수행될 수 있다. 따라서 극저온 메모리 시스템과 같이 리프레시 동작이 거의 수행되지 않는 메모리 시스템에서도 로우 해머링에 의해 리프레시가 필요한 타겟 로우들이 리프레시될 수 있다.
메모리 콘트롤러(410)가 프리차지 커맨드와 함께 플래그 신호를 활성화해 메모리(420)로 전달한 경우에는, 메모리(420)에서 프리차지 동작, 타겟 로우 액티브 동작 및 타겟 로우 프리차지 동작이 순차적으로 수행될 수 있으므로, 메모리 콘트롤러(410)는 이들 동작의 수행에 요구되는 시간동안 대기했다가 후속의 커맨드를 메모리(420)로 인가하는 것이 바람직하다.
메모리 콘트롤러(410)가 프리차지 커맨드와 함께 플래그 신호를 비활성화해 메모리(420)로 전달하는 경우에는, 메모리(420)에서 프리차지 동작만이 수행되므로, 메모리 콘트롤러(410)는 프리차지 동작의 수행에 요구되는 시간동안만 대기했다가 후속의 커맨드를 메모리(420)로 인가할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
200: 메모리 시스템
210: 메모리 콘트롤러
220: 메모리

Claims (22)

  1. 각각 다수개의 메모리 셀이 연결된 다수의 로우들;
    상기 다수의 로우들 중 데이터가 유실될 위험이 있는 로우를 타겟 로우로 분류하는 타겟 로우 분류 회로; 및
    프리차지 커맨드에 응답해 상기 타겟 로우를 액티브하기 위한 타겟 로우 액티브 신호와 상기 타겟 로우를 프리차지하기 위한 타겟 로우 프리차지 신호를 순차적으로 활성화하는 타겟 로우 신호 생성 회로
    를 포함하는 메모리.
  2. 제 1항에 있어서,
    상기 타겟 로우 신호 신호 생성 회로는
    액티브 커맨드의 인가 회수를 카운팅하는 카운터; 및
    상기 카운터의 카운팅 결과가 임계값 이상인 경우에, 상기 프리차지 커맨드가 인가되면 상기 타겟 로우 액티브 신호와 상기 타겟 로우 프리차지 신호를 순차적으로 활성화하는 신호 생성기를 포함하는
    메모리.
  3. 제 2항에 있어서,
    상기 카운터의 카운팅 결과는 상기 타겟 로우 액티브 신호와 상기 타겟 로우 프리차지 신호가 순차적으로 활성화된 이후에 초기화되는
    메모리.
  4. 제 1항에 있어서,
    상기 타겟 로우 신호 생성 회로는
    상기 프리차지 커맨드의 인가시에 플래그 신호가 활성화되면, 상기 타겟 로우 액티브 신호와 상기 타겟 로우 프리차지 신호를 순차적으로 활성화하는 신호 생성기를 포함하는
    메모리.
  5. 제 4항에 있어서,
    상기 플래그 신호는 어드레스에 포함된 멀티 비트 신호들 중 특정 비트 신호인
    메모리.
  6. 제 1항에 있어서,
    상기 타겟 로우 액티브 신호의 활성화시에 상기 타겟 로우가 액티브되고,
    상기 타겟 로우 프리차지 신호의 활성화시에 상기 타겟 로우가 프리차지되는
    메모리.
  7. 제 1항에 있어서,
    상기 타겟 로우 분류 회로는
    상기 다수의 로우들 중 과도하게 액티브된 로우의 인접 로우를 상기 타겟 로우로 분류하는
    메모리.
  8. 다수의 로우들 중 데이터가 유실될 위험이 있는 로우를 타겟 로우로 분류하는 단계;
    프리차지 커맨드를 수신하는 단계;
    상기 프리차지 커맨드에 응답해 프리차지 동작을 수행하는 단계; 및
    상기 프리차지 커맨드에 응답해 상기 타겟 로우를 리프레시하는 단계
    를 포함하는 메모리의 동작 방법.
  9. 제 8항에 있어서,
    상기 타겟 로우를 리프레시하는 단계는
    액티브 커맨드의 인가 회수를 카운팅하는 단게;
    상기 프리차지 커맨드에 응답해 상기 카운팅 결과가 임계값 이상인 것을 확인하고 상기 타겟 로우를 액티브하는 단계; 및
    상기 액티브된 타겟 로우를 프리차지하는 단계를 포함하는
    메모리의 동작 방법.
  10. 제 8항에 있어서,
    상기 타겟 로우를 리프레시하는 단계는
    액티브 커맨드의 인가 회수를 카운팅하는 단게; 및
    상기 프리차지 커맨드에 응답해 상기 카운팅 결과가 임계값 미만인 것을 확인하고 상기 타겟 로우를 리프레시하는 단계를 종료하는 단계를 포함하는
    메모리의 동작 방법.
  11. 제 8항에 있어서,
    상기 타겟 로우를 리프레시하는 단계는
    플래그 신호의 활성화 여부를 확인하는 단계;
    상기 플래그 신호가 활성화된 것에 응답해 상기 타겟 로우를 액티브하는 단계; 및
    상기 액티브된 타겟 로우를 프리차지하는 단계를 포함하는
    메모리의 동작 방법.
  12. 제 8항에 있어서,
    상기 타겟 로우를 리프레시하는 단계는
    플래그 신호의 활성화 여부를 확인하는 단계; 및
    상기 플래그 신호가 비활성화된 것에 응답해 상기 타겟 로우를 리프레시하는 단계를 종료하는 단계를 포함하는
    메모리의 동작 방법.
  13. 각각 다수개의 메모리 셀이 연결된 다수의 로우들; 상기 다수의 로우들 중 데이터가 유실될 위험이 있는 로우를 타겟 로우로 분류하는 타겟 로우 분류 회로;및 프리차지 커맨드에 응답해 상기 타겟 로우를 액티브하기 위한 타겟 로우 액티브 신호와 상기 타겟 로우를 프리차지하기 위한 타겟 로우 프리차지 신호를 순차적으로 활성화하는 타겟 로우 신호 생성 회로를 포함하는 메모리; 및
    상기 메모리로 상기 프리차지 커맨드를 인가하는 메모리 콘트롤러
    를 포함하는 메모리 시스템.
  14. 제 13항에 있어서,
    상기 타겟 로우 신호 생성 회로는
    상기 메모리 콘트롤러로부터의 액티브 커맨드의 인가 회수를 카운팅하는 카운터; 및
    상기 카운터의 카운팅 결과가 임계값 이상인 경우에, 상기 프리차지 커맨드가 인가되면 상기 타겟 로우 액티브 신호와 상기 타겟 로우 프리차지 신호를 순차적으로 활성화하는 신호 생성기를 포함하는
    메모리 시스템.
  15. 제 14항에 있어서,
    상기 카운터의 카운팅 결과는 상기 타겟 로우 액티브 신호와 상기 타겟 로우 프리차지 신호가 순차적으로 활성화된 이후에 초기화되는
    메모리 시스템.
  16. 제 13항에 있어서,
    상기 메모리 콘트롤러는
    상기 메모리로 액티브 커맨드를 인가한 회수를 카운팅하는 카운터를 포함하고,
    상기 카운터의 카운팅 결과가 임계값 이상인 경우에 상기 메모리 콘트롤러가 상기 메모리로 상기 프리차지 커맨드를 인가하는 것과 함께 플래그 신호를 활성화해 상기 메모리로 전달하는
    메모리 시스템.
  17. 제 16항에 있어서,
    상기 타겟 로우 신호 생성 회로는
    상기 프리차지 커맨드의 인가시에 상기 플래그 신호가 활성화되면, 상기 타겟 로우 액티브 신호와 상기 타겟 로우 프리차지 신호를 순차적으로 활성화하는 신호 생성기를 포함하는
    메모리 시스템.
  18. 제 17항에 있어서,
    상기 플래그 신호는 어드레스에 포함된 멀티 비트 신호 중 특정 비트 신호인
    메모리 시스템.
  19. 제 13항에 있어서,
    상기 타겟 로우 액티브 신호의 활성화시에 상기 타겟 로우가 액티브되고,
    상기 타겟 로우 프리차지 신호의 활성화시에 상기 타겟 로우가 프리차지되는
    메모리 시스템.
  20. 제 13항에 있어서,
    상기 타겟 로우 분류 회로는
    상기 다수의 로우들 중 과도하게 액티브된 로우의 인접 로우를 상기 타겟 로우로 분류하는
    메모리 시스템.
  21. 제 14항에 있어서,
    상기 메모리 콘트롤러는 상기 프리차지 커맨드의 인가 이후에,
    상기 메모리가 상기 프리차지 동작, 상기 타겟 로우를 액티브하는 동작 및 상기 타겟 로우를 프리차지하는 동작을 수행할 시간 동안 대기했다가 후속 커맨드를 상기 메모리로 인가하는
    메모리 시스템.
  22. 제 16항에 있어서,
    상기 메모리 콘트롤러는
    상기 프리차지 커맨드와 함께 상기 플래그 신호를 활성화해 상기 메모리로 전달한 경우에는 제1시간 동안 대기했다가 후속 커맨드를 상기 메모리로 인가하고,
    상기 프리차지 커맨드와 함께 상기 플래그 신호를 비활성화해 상기 메모리로 전달한 경우에는 상기 제1시간보다 짧은 제2시간 동안 대기했다가 후속 커맨드를 상기 메모리로 인가하는
    메모리 시스템.
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