CN116246667A - 用于控制行锤击的存储器件及方法 - Google Patents

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Abstract

提供了用于控制行锤击的存储器件和方法。该存储器件包括：存储单元阵列，包括字线和存储字线的访问计数值的多个计数器存储单元；以及控制逻辑电路，被配置为在行锤击监测时间范围期间监测访问字线的行地址，并在访问字线的次数大于或等于阈值时，将行地址确定为行锤击地址，其中，行锤击地址要被存储在地址存储器中。控制逻辑电路还被配置为基于指示在地址存储器中不存在用以存储行锤击地址的空闲空间的锁存满信号的激活，阻拦对下一行锤击地址的确定操作。

Description

用于控制行锤击的存储器件及方法
相关申请的交叉引用
本申请基于并要求于2021年12月8日在韩国知识产权局提交的韩国专利申请No.10-2021-0175213和于2022年2月8日在韩国知识产权局提交的韩国专利申请No.10-2022-0016430的优先权，所述申请的全部公开内容通过引用合并于此。
技术领域
本公开涉及半导体存储器件，更具体地，涉及一种存储器件以及操作该存储器件的方法，该存储器件被配置为控制行锤击，使得通过阻拦下一行锤击地址确定操作直到行锤击地址被目标刷新而不驱逐或删除行锤击地址信息。
背景技术
包括半导体芯片的系统广泛使用动态随机存取存储器(DRAM)作为系统的主存储器或工作存储器来存储由系统的主机使用的数据或指令和/或执行计算操作。通常，DRAM在主机的控制下写入数据或读取写入的数据。当执行计算操作时，主机从DRAM检索指令和/或数据，执行指令，和/或使用数据来执行计算操作。当存在计算操作的结果时，主机将计算操作的结果写回到DRAM。因此，主机可以请求DRAM芯片的可靠性、可用性和可维护性(RAS)功能。
有时减小DRAM单元尺寸以增加DRAM容量和密度。一些基于DRAM的系统有时由于繁重的工作负荷而经历间歇性故障。通过对单个存储行的重复访问(即，行锤击)来跟踪故障。由于行之间的电磁耦合，对某个行的重复访问可能导致相邻行(例如，受害行)的衰变速率增加。此外，连接到受害行的存储单元可能被干扰，并且因此可能会发生数据损坏，例如存储单元数据的翻转。
为了控制行锤击，DRAM可以监测密集访问的行锤击地址达预设时间。DRAM可以将行锤击地址存储在地址存储器的寄存器中，生成锤击刷新地址，该锤击刷新地址指示与对应于行锤击地址的存储单元行物理地相邻的存储单元行的地址，并且DRAM可以对连接到与锤击刷新地址相对应的受害存储单元行的存储单元进行目标刷新。
然而，通常，DRAM可能使用有限的寄存器(或锁存器)来控制行锤击，而行锤击地址的数量可以通过一定时间内执行历史访问的次数来确定，并且此外，可以通过存储访问次数的寄存器的数量来确定。随着行锤击地址被新存储在寄存器中，先前存储在寄存器中的行锤击地址可能会被驱逐或删除，并且因此，可能会丢失所监测的行锤击地址。与丢失的行锤击地址相邻的受害行可能比自动刷新操作的定时衰减得快，从而容易受到行锤击的影响。
因此，为了满足RAS期望，需要一种存储器件及其操作方法来控制行锤击信息不被驱逐或删除，直到与行锤击信息有关的存储单元行被目标刷新为止。
发明内容
本公开提供了一种存储器件以及操作该存储器件的方法，该存储器件用于控制行锤击，使得通过阻拦下一行锤击地址确定操作直到行锤击地址被目标刷新而不驱逐或删除行锤击地址信息。
根据实施例，一种存储器件包括：存储单元阵列，包括字线和被配置为存储字线的访问计数值的多个计数器存储单元；以及控制逻辑电路，被配置为：在行锤击监测时间范围期间监测访问字线的行地址；当访问字线的次数大于或等于阈值时，将行地址确定为行锤击地址，其中，行锤击地址要被存储在地址存储器中。控制逻辑电路被配置为基于指示在地址存储器中不存在用以存储行锤击地址的空闲空间的锁存满信号的激活，阻拦对下一行锤击地址的确定操作。
根据另一实施例，一种控制逻辑电路包括：计数器，被配置为：在行锤击监测时间范围期间对通过行地址访问字线的次数进行计数；从连接到通过行地址访问的字线的多个计数器存储单元读取字线的访问计数值；将读取的访问计数值递增；以及将计数器的输出值作为通过行地址访问字线的次数进行输出；比较器，被配置为将计数器的输出值与阈值进行比较，以确定行地址是否是行锤击地址；以及锁存电路，被配置为基于比较器的确定将行锤击地址存储在地址存储器中，并且被配置为激活指示在地址存储器中不存在用以存储行锤击地址的空闲空间的锁存满信号，其中，响应于激活的锁存满信号，不将与通过下一行地址进行访问的次数有关的计数器的输出值提供给比较器。
根据另一实施例，一种操作包括多个存储单元行的存储器件的方法包括：在行锤击监测时间范围期间监测用于访问字线的行地址；当访问字线的次数大于或等于阈值时，将行地址确定为行锤击地址；将行锤击地址存储在地址存储器中；激活指示在地址存储器中不存在用以存储行锤击地址的空闲空间的锁存满信号；以及基于锁存满信号的激活，阻拦对下一行锤击地址的确定操作。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本公开的实施例，在附图中：
图1是示出了根据本公开的示例实施例的包括用于控制行锤击的存储器件的系统的框图；
图2和图3是示出了根据本公开的实施例的存储器件的框图；
图4是示出了图2中示出的存储器件的刷新操作的图；
图5是示出了根据本公开的实施例的行锤击控制电路的框图；
图6是示出了根据本公开的实施例的行锤击控制操作的图；
图7是示出了根据本公开的实施例的控制逻辑电路的操作的流程图；
图8是示出了根据本公开的实施例的控制逻辑电路的操作的流程图；
图9是示出了根据本公开的示例实施例的用于控制行锤击的存储器件的图；以及
图10是示出了根据本公开的实施例的包括用于控制行锤击的存储器件的系统的框图。
具体实施方式
图1是示出了根据本公开的示例实施例的包括用于控制行锤击的存储器件的系统的框图。
参考图1，系统100可以包括主机设备110和存储器件120。主机设备110可以通过存储器总线130通信地连接到存储器件120。
主机设备110可以包括例如计算系统(例如，计算机、笔记本计算机、服务器、工作站、便携式通信终端、个人数字助理(PDA)、便携式多媒体播放器(PMP)、智能电话和/或可穿戴设备)。备选地，主机设备110可以包括计算系统中所包括的一些组件(例如，图形卡)。
主机设备110可以用作执行系统100的一般计算机操作的功能块，并且可以包括中央处理单元(CPU)、数字信号处理器(DSP)、图形处理单元(GPU)和/或应用处理器(AP)。主机设备110可以包括控制去往存储器件120的数据发送和来自存储器件120的数据接收的存储器控制器112。
存储器控制器112可以根据来自主机设备110的存储请求来访问存储器件120。存储器控制器112可以包括用于与存储器件120接口连接(例如，选择与存储位置相对应的行和列、将数据写入存储位置或读取写入的数据)的存储器物理层接口(PHY)。存储器PHY可以包括为存储器控制器112和存储器件120之间的有效通信所需的信号、频率、定时、驱动、详细操作参数和功能所提供的物理或电气层以及逻辑层。存储器PHY可以支持联合电子设备工程委员会(JEDEC)标准的双倍数据速率(DDR)协议和/或低功率双倍数据速率(LPDDR)协议的特征。
存储器控制器112可以通过存储器总线130连接到存储器件120。为了简化附图起见，时钟信号CK、命令/地址CA、芯片选择信号CS和数据DQ中的每一个被示出为通过存储器控制器112和存储器件120之间的存储器总线130的一条信号线传输，但可以通过多条信号线或总线传输。存储器控制器112和存储器件120之间的信号线可以通过连接器连接。连接器可以通过引脚、球、信号线和/或其他硬件组件来实现。
时钟信号CK可以通过存储器总线130的时钟信号线从存储器控制器112发送到存储器件120。命令/地址CA可以通过存储器总线130的命令/地址总线从存储器控制器112发送到存储器件120。芯片选择信号CS可以通过存储器总线130的芯片选择线从存储器控制器112发送到存储器件120。例如，当芯片选择信号CS被激活到逻辑高电平时，通过命令/地址总线发送的信号可以指示命令。数据DQ可以通过存储器总线130的可以由双向信号线组成的数据总线从存储器控制器112发送到存储器件120或从存储器件120发送到存储器控制器112。
存储器件120可以在存储器控制器112的控制下写入数据DQ或读取数据DQ，并执行刷新操作。例如，存储器件120可以包括DDR同步动态随机存取存储器(SDRAM)设备。然而，本公开的范围不限于此，并且存储器件120可以包括诸如LPDDR SDRAM、宽输入/输出(I/O)DRAM、高带宽存储器(HBM)和混合存储器立方体(HMC)的易失性存储器件中的任何一种。存储器件120可以包括存储单元阵列200和行锤击控制电路210。
存储单元阵列200可以包括多条字线、多条位线以及形成在多条字线和多条位线的相交处的多个存储单元。存储单元阵列200中的多个存储单元可以包括易失性存储单元(例如，DRAM单元)。
存储单元阵列200可以包括连接到多条字线的计数器存储单元202。计数器存储单元202可以存储对应字线被访问的次数。行锤击控制电路210可以在行锤击监测时间范围期间监测访问字线的行地址，并且可以在字线被访问的次数大于或等于阈值时确定该行地址是行锤击地址并将该行地址存储在地址存储器中。行锤击控制电路210可以基于指示在地址存储器中不存在用以存储行锤击地址的空闲空间的锁存满信号的激活，阻拦对下一行锤击地址的确定操作。如本文中所使用的，术语“阻拦(hold up)”或“保留(hold)”可以表示但不限于：基于锁存满信号的激活而“至少暂时地阻止”或“至少暂时地暂停”对下一行锤击地址的确定操作。因此，存储器件120可以通过以下方式来提供提高的RAS功能：防止存储在地址存储器中的行锤击地址被驱逐或删除，直到被正常刷新和/或目标刷新为止，以及防止行锤击攻击被容易地执行。
图2和图3是示出了根据本公开的实施例的存储器件的框图。图2示出了实现为DRAM的图1的存储器件120，并且图3示出了图2的存储单元阵列200的一部分。图4是示出了图2的存储器件的刷新操作的图。可以注意到，图2所示的DRAM的配置是示例而不是实际DRAM的配置。此外，本公开不受图2所示的DRAM的配置的示例的限制。
参考图1和图2，存储器件120可以包括存储单元阵列200、行解码器204、列解码器206、输入/输出选通电路208、控制逻辑电路220、地址缓冲器230、刷新控制电路240、以及输入/输出(I/O)电路250。尽管在图2中未示出，但是存储器件120还可以包括时钟缓冲器、模式寄存器组(MRS)、存储体控制逻辑、电压生成电路等。
地址缓冲器230可以从存储器控制器112接收包括存储体地址、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址缓冲器230可以将接收的存储体地址提供给存储体控制逻辑，将接收的行地址ROW_ADDR提供给行解码器204，并且将接收的列地址COL_ADDR提供给列解码器206。
存储单元阵列200可以包括按行和列布置成矩阵的多个存储单元。存储单元阵列200可以包括连接到多个存储单元的多条字线WL和多条位线BL。多条字线WL可以连接到多个存储单元的行，而多条位线BL可以连接到多个存储单元的列。连接到激活的字线WL的存储单元的数据可以被连接到多条位线BL的读出放大器读出和放大。
存储单元阵列200可以包括第一存储体BANK1至第四存储体BANK4。存储体控制逻辑可以响应于存储体地址而生成存储体控制信号，并且响应于存储体控制信号，第一存储体BANK1至第四存储体BANK4中的与存储体地址相对应的存储体的行解码器204和列解码器206可以被激活。尽管本实施例示出了包括四个存储体的存储器件120的示例，但是存储器件120可以根据实施例而包括任何数量的存储体。
行解码器204和列解码器206可以被布置为与第一存储体BANK1至第四存储体BANK4中的每一个相对应，并且连接到与存储体地址相对应的存储体的行解码器204和列解码器206可以被激活。行解码器204可以对从地址缓冲器230接收的行地址ROW_ADDR进行解码，以从多条字线WL中选择与行地址ROW_ADDR相对应的字线WL，并且可以将所选择的字线WL连接到激活多条字线WL的字线驱动器。
列解码器206可以从存储单元阵列200的多条位线BL中选择特定位线BL。列解码器206可以在突发模式下对基于列地址COL_ADDR逐渐递增+1的突发地址进行解码，以生成列选择信号，并且可以将通过列选择信号所选择的位线BL连接到输入/输出选通电路208。突发地址是指对于读取和/或写入命令可以按照突发长度BL访问的列位置的地址。
输入/输出选通电路208可以包括用于存储通过列选择信号所选择的位线BL的读取数据的读取数据锁存器、以及用于将写入数据写入存储单元阵列200的写入驱动器。输入/输出电路250可以包括数据输入缓冲器260和数据输出缓冲器270。存储在输入/输出选通电路208的读取数据锁存器中的读取数据可以通过数据输出缓冲器270提供给数据总线。写入数据可以通过连接到数据总线的数据输入缓冲器260以及通过输入/输出选通电路208的写入驱动器写入到存储单元阵列200。
控制逻辑电路220可以接收时钟信号CK和命令CMD，并生成用于控制存储器件120的操作定时和/或存储操作的控制信号。控制逻辑电路220可以向存储器件120的电路提供控制信号，以按照由MRS存储的操作和控制参数中的设置进行操作。控制逻辑电路220可以通过使用控制信号来从存储单元阵列200读取数据并向存储单元阵列200写入数据。虽然控制逻辑电路220和地址缓冲器230在图2中被示出为分离的组件，但是控制逻辑电路220和地址缓冲器230可以被实现为一个不可分离的组件。此外，虽然命令CMD和地址ADDR在图2中被示出为分离的信号，但是根据LPDDR标准等，地址可以被视为包括在命令中。
在图3中代表性地示出了存储单元阵列200中的第一存储体BANK1至第四存储体BANK4中的第一存储体BANK1。参考图3，第一存储体BANK1可以包括多条字线WL1至WLm以及多条位线BL1至BLn和BLx至BLz。在第一存储体BANK1中，多个存储单元可以在多条字线WL1至WLm与多条位线BL1至BLn和BLx至BLz的相交处。第一存储体BANK1中的分别连接到多条字线WL1至WLm的多个存储单元可以被划分为第一存储单元201和第二存储单元202。
连接到多条字线WL1至WLm和多条位线BL1至BLn的第一存储单元201可以存储数据，并且可以被称为数据单元。连接到多条字线WL1至WLm和多条位线BLx至BLz的第二存储单元202可以存储对应字线WL1至WLm被访问的次数，并且可以包括第一计数器存储单元至第m计数器存储单元C31、C32、C33、…、C3m。为了便于描述，第一存储单元201可以被称为数据单元，而第二存储单元202可以被称为计数器存储单元。
例如，连接到第一字线WL1的第一计数器存储单元C31可以存储用于激活第一字线WL1的存储单元行的访问次数。连接到第二字线WL2的第二计数器存储单元C32可以存储用于激活第二字线WL2的存储单元行的访问次数，并且连接到第三字线WL3的第三计数器存储单元C33可以存储用于激活第三字线WL3的存储单元行的访问次数。类似地，第m计数器存储单元C3m可以存储用于激活第m字线WLm的存储单元行的访问次数。
也可以在存储单元阵列200的第二存储体BANK2至第四存储体BANK4中的每一个中重复第一计数器存储单元至第m计数器存储单元C31、C32、C33、…、C3m。第一计数器存储单元至第m计数器存储单元C31、C32、C33、…、C3m的数量和位置可以根据存储器控制器112所预期的最大访问次数来重新配置。在一些实施例中，可以在每条字线中设置8至24个计数器存储单元。例如，可以在每条字线中设置8个、12个、16个或24个计数器存储单元。在另一示例中，可以在其中设置更多或更少的计数器存储单元。
在图2中，控制逻辑电路220可以对存储单元阵列200中的每个存储单元行被访问的次数进行计数，并将计数的访问次数存储在连接到多条字线的计数器存储单元202中。控制逻辑电路220可以包括行锤击控制电路210，该行锤击控制电路210确定访问次数何时大于或等于阈值，并将访问次数大于或等于阈值的存储单元行识别为行锤击危险行。
行锤击控制电路210可以被配置为对存储单元阵列200中的访问次数大于或等于阈值的存储单元行监测行锤击，并检测预设存储单元行的行锤击。预设存储单元行是指在预设时间段期间访问次数大于或等于阈值的存储单元行。如图4所示，预设时间段可以被设置为JEDEC标准中定义的32毫秒(ms)或64ms的刷新窗口时间tREFw。根据实施例，预设时间段可以被设置为图4的基本刷新速率时间tREFi。基本刷新速率可以由例如在32ms的刷新窗口内的大约8K的刷新命令REFRESH的数量来定义。预设时间段可以被称为行锤击监测时间范围或由存储器控制器112设置的时间窗口。
根据实施例，行锤击控制电路210可以将关于检测出的行锤击危险行的信息发送到存储器控制器112。存储器控制器112可以基于行锤击危险行信息发出正常刷新命令。存储器控制器112可以将与行锤击危险行物理相邻的存储单元行的地址与刷新命令一起发送到存储器件120。存储器件120可以根据正常刷新命令刷新与行锤击危险行物理相邻的存储单元行。
根据实施例，行锤击控制电路210可以被配置为对与行锤击危险行物理相邻的存储单元行进行目标刷新。行锤击控制电路210可以包括用于控制或管理行锤击的硬件、固件、软件和/或其组合。在以下实施例中，行锤击控制电路210被描述为控制在行锤击监测时间范围期间以阈值或更大值访问的行锤击，但本公开的实施例不限于此。例如，可以描述行锤击控制电路210与控制逻辑电路220中提供的配置相对应，并且控制逻辑电路220控制行锤击。
控制逻辑电路220可以控制刷新控制电路240通过响应于刷新命令而将刷新计数器值递增+1来执行正常刷新操作。此外，控制逻辑电路220可以控制刷新控制电路240基于行锤击地址RH_ADDR来执行目标行刷新操作。刷新控制电路240可以生成与要执行正常刷新操作和/或目标行刷新操作的存储单元行相对应的刷新地址REF_ADDR。
图5是示出了根据本公开的实施例的行锤击控制电路的框图。
参考图5，行锤击控制电路210可以包括计数器510、逻辑电路520、比较器530、脉冲发生器540、锁存电路550和行锤击地址发生器560。
计数器510、逻辑电路520和比较器530可以一起操作，以确定访问与和激活命令ACT一起应用的行地址ROW_ADDR相关联的存储单元行的次数是否大于或等于阈值THRESHOLD。当访问与行地址ROW_ADDR相对应的字线WL时，存储在连接到字线WL的计数器存储单元202中的访问计数值CNT可以被读入计数器510。存储在计数器存储单元202中的访问计数值CNT可以被理解为访问与行地址ROW_ADDR相对应的字线WL的次数。计数器510可以将通过考虑当前应用的激活命令ACT所读取的访问计数值CNT递增+1。递增的访问计数值CNT+1可以存储在连接到字线WL的计数器存储单元202中。此外，计数器510可以将递增的访问计数值CNT+1作为计数器510的输出信号XOUT输出。
此外，计数器510可以响应于重置RST信号将计数器510的输出信号XOUT重置为零。计数器510的重置RST信号线可以连接到比较器530的输出CO信号线。当从计数器510输出并通过逻辑电路520传输的递增的访问计数值CNT+1大于或等于阈值THRESHOLD时，比较器530可以输出逻辑高电平的输出信号。由于比较器530的逻辑高电平的输出CO信号被提供为计数器510的重置RST信号，因此计数器510的输出信号XOUT可以被重置为零值。
逻辑电路520可以包括计数器510的输出信号XOUT所输入到的第一输入L1、锁存电路550的锁存满信号LFULL所输入到的第二输入L2、以及输出LO。逻辑电路520可以包括与门。当输入到第二输入L2的锁存满信号LFULL处于逻辑低电平时，逻辑电路520可以将输入到第一输入L1的计数器510的输出信号XOUT作为其输出信号输出。当输入到第二输入L2的锁存满信号LFULL处于逻辑高电平时，逻辑电路520可以输出逻辑低电平的输出LO信号。锁存满信号LFULL可以由锁存电路550提供，并且当行锤击地址存储在锁存电路550中包括的地址存储器中而导致地址存储器中没有空闲空间时，可以提供处于逻辑高电平的锁存满信号LFULL。逻辑电路520可以响应于逻辑高电平的锁存满信号LFULL来阻止计数器510的输出信号XOUT被提供给比较器530。
比较器530可以包括阈值THRESHOLD所输入到的第一输入C1、逻辑电路520的输出LO所输入到的第二输入C2、以及输出CO。阈值THRESHOLD可以被存储器控制器112设置为行锤击确定参考，并且由MRS提供。比较器530可以将输入到第二输入C2的逻辑电路520的输出LO信号与输入到第一输入C1的阈值THRESHOLD进行比较。当从计数器510输出的具有递增的访问计数值CNT+1的输出信号XOUT被输入到第二输入C2时，比较器530可以将递增的访问计数值CNT+1与阈值THRESHOLD进行比较。
脉冲发生器540可以包括比较器530的输出信号所输入到的输入PIN、以及输出POUT。脉冲发生器540可以根据比较器530的输出信号的逻辑电平选择性地输出具有脉冲形状的输出信号。例如，当比较器530的输出信号处于逻辑高电平时，脉冲发生器540可以输出具有脉冲形状的输出信号。当比较器530的输出信号处于逻辑低电平时，脉冲发生器540的输出信号可以以逻辑低电平输出。
例如，当作为将输入到第一输入C1的阈值THRESHOLD与输入到第二输入C2的递增的访问计数值CNT+1进行比较的结果，递增的访问计数值CNT+1小于阈值THRESHOLD时，比较器530可以输出逻辑低电平的输出信号。比较器530的逻辑低电平的输出信号可以提供给脉冲发生器540和计数器510。脉冲发生器540可以响应于比较器530的逻辑低电平的输出信号而输出逻辑低电平的输出POUT信号。此外，比较器530的逻辑低电平的输出CO信号可以被提供为计数器510的重置RST信号，并用作针对计数器510的重置操作的非激活信号。因此，计数器510可以连续地执行计数操作而不被逻辑低电平的重置RST信号重置。计数器510可以从计数器存储单元202读取与下一激活命令ACT和下一行地址ROW_ADDR相关联的访问计数值CNT，将读取的访问计数值CNT递增+1，将递增的访问计数值CNT+1存储在连接到与下一行地址ROW_ADDR相对应的字线WL的计数器存储单元202中，并将递增的访问计数值CNT+1作为输出信号XOUT提供给逻辑电路520。
例如，当作为通过使用比较器530将输入到第一输入C1的阈值THRESHOLD与输入到第二输入C2的递增的访问计数值CNT+1进行比较的结果，递增的访问计数值CNT+1大于或等于阈值THRESHOLD时，比较器530可以输出逻辑高电平的输出CO信号。输出CO信号可以提供给脉冲发生器540和计数器510。脉冲发生器540可以响应于比较器530的逻辑高电平的输出CO信号而输出具有脉冲形状的输出POUT信号。此外，比较器530的逻辑高电平的输出CO信号可以被提供为计数器510的重置RST信号，并用作针对计数器510的重置操作的激活信号，以将计数器510的输出信号XOUT重置为零值。
锁存电路550和行锤击地址发生器560存储访问次数大于或等于阈值THRESHOLD的行地址ROW_ADDR，并且可以一起操作，以执行作为行锤击地址RH_ADDR的所存储的行地址ROW_ADDR的正常刷新操作和/或目标行刷新操作。锁存电路550可以将行地址ROW_ADDR存储在地址存储器中，并且当地址存储器中不存在空闲空间时，将锁存满信号LFULL激活到逻辑高电平。当存储在地址存储器中的行地址ROW_ADDR响应于刷新信号REFRESH被发送到行锤击地址发生器560时，锁存满信号LFULL可以被去激活到逻辑低电平。行锤击地址发生器560可以将接收到的行地址ROW_ADDR作为行锤击地址RH_ADDR提供给刷新控制电路240(图2)，以执行正常刷新操作和/或目标行刷新操作。
锁存电路550可以包括脉冲发生器540的输出POUT信号所输入到的第一输入EN、行地址ROW_ADDR所输入到的第二输入LIN、以及输出LOUT，并且可以输出指示锁存电路550中的地址存储器已满的锁存满信号LFULL。当施加到第一输入EN的脉冲发生器540的输出POUT信号具有脉冲形状时，锁存电路550可以被启用。当脉冲发生器540的输出POUT信号被施加在逻辑低电平时，锁存电路550被禁用。
当脉冲发生器540的输出POUT信号被施加到第一输入EN时，锁存电路550将输入到第二输入LIN的行地址ROW_ADDR存储在地址存储器中。从脉冲发生器540输出的具有脉冲形状的输出POUT信号指示与激活命令ACT相对应的行地址ROW_ADDR的访问次数大于或等于阈值THRESHOLD，这意味着行地址ROW_ADDR对应于行锤击地址。
锁存电路550可以响应于从脉冲发生器540输出的具有脉冲形状的输出POUT信号将行地址ROW_ADDR存储在地址存储器的锁存器中，并且以逻辑高电平输出指示地址存储器已满的锁存满信号LFULL。逻辑高电平的锁存满信号LFULL可以提供给逻辑电路520，以阻止计数器510的输出信号XOUT被提供给比较器530。在本实施例中，锁存电路550的地址存储器被描述为包括一个锁存器。在一些实施例中，锁存电路550的地址存储器可以被配置为包括两个或更多个锁存器。
锁存电路550可以将存储在地址存储器中的行地址ROW_ADDR作为输出LOUT信号输出。锁存电路550的输出LOUT信号可以提供给行锤击地址发生器560。行锤击地址发生器560可以包括刷新信号REFRESH所输入到的第一输入EN、锁存电路550的输出LOUT信号所输入到的第二输入D、以及输出O。当刷新信号REFRESH被施加到第一输入EN时，行锤击地址发生器560被启用，并且可以将与锁存电路550的输出LOUT信号相对应且存储在地址存储器中的行地址ROW_ADDR作为输出O信号输出。行锤击地址发生器560可以响应于刷新信号REFRESH而将存储在地址存储器中的行地址ROW_ADDR作为行锤击地址RH_ADDR输出。
行锤击地址RH_ADDR可以提供给刷新控制电路240，并且刷新控制电路240可以基于行锤击地址RH_ADDR生成刷新地址REF_ADDR。刷新地址REF_ADDR可以指代用于执行正常刷新操作和/或目标行刷新操作的存储单元行。
图6是示出了根据本公开的实施例的行锤击控制操作的图。
参考图2、图5和图6，行地址ROW_ADDR可以在时间T1处与激活命令ACT一起施加到存储器件120。为了便于描述，在时间T1处与300h的行地址ROW_ADDR一起施加的激活命令ACT被称为第一激活命令ACT1，在时间T3处与300h的行地址ROW_ADDR一起施加的激活命令ACT被称为第二激活命令ACT2，并且在时间T6处与200h的行地址ROW_ADDR一起施加的激活命令ACT被称为第三激活命令ACT3。此外，假设施加到比较器530的第一输入C1的阈值THRESHOLD设置为200h(即，512)。
从时间T1到时间T2，300h的行地址ROW_ADDR可以与第一激活命令ACT1一起施加。计数器510可以读取在存储单元阵列200的连接到与300h的行地址ROW_ADDR相对应的字线WL的计数器存储单元202中存储的访问计数值CNT，并且可以将作为计数器510的输出值XOUT的值(例如，1FFh，即511)提供给比较器530的第二输入C2，其中计数器510的输出值XOUT是通过将读取的访问计数值CNT递增+1而获得的。此外，计数器510可以将作为计数器510的输出值XOUT的1FFh(即，511)存储在连接到与300h的行地址ROW_ADDR相对应的字线WL的计数器存储单元202中。比较器530可以将输入到第一输入C1的200h的阈值THRESHOLD(即，512)与输入到第二输入C2的作为计数器510的输出值XOUT的1FFh(即，511)进行比较，并且可以输出逻辑低电平的输出CO信号。因此，脉冲发生器540可以输出逻辑低电平的输出POUT信号，并且锁存电路550可以输出逻辑低电平的锁存满信号LFULL。
从时间T3到时间T5，300h的行地址ROW_ADDR可以与第二激活命令ACT2一起施加。在时间T3处，计数器510可以读取在存储单元阵列200的连接到与300h的行地址ROW_ADDR相对应的字线WL的计数器存储单元202中存储的访问计数值CNT(例如，1FFh，即511)，并且可以向比较器530的第二输入C2提供作为计数器510的输出值XOUT的200h(即，512)，其中计数器510的输出值XOUT是通过将读取的访问计数值CNT递增+1而获得的。此外，计数器510可以将作为计数器510的输出值XOUT的200h(即，512)存储在连接到与300h的行地址ROW_ADDR相对应的字线WL的计数器存储单元202中。比较器530可以将输入到第一输入C1的200h的阈值THRESHOLD(即，512)与输入到第二输入C2的作为计数器510的输出值XOUT的200h(即，512)进行比较，并且可以输出逻辑高电平的输出CO信号。
在时间T4处，计数器510的输出值XOUT可以响应于比较器530的逻辑高电平的输出CO信号而被重置为0h。计数器510可以将作为计数器510的输出值XOUT的0h(即，零)存储在连接到与300h的行地址ROW_ADDR相对应的字线WL的计数器存储单元202中。因此，比较器530的第二输入C2可以输出为作为计数器510的输出值XOUT的0h(即，零)。比较器530可以将输入到第一输入C1的200h的阈值THRESHOLD(即，512)与输入到第二输入C2的作为计数器510的输出值XOUT的0h(即，零)进行比较，并且可以输出逻辑低电平的输出CO信号。
在时间T3和时间T4之间，比较器530的输出CO信号可以以逻辑高电平输出。脉冲发生器540可以响应于从比较器530输出的逻辑高电平的输出CO信号而输出具有脉冲形状的输出POUT信号。
在时间T4处，锁存电路550可以响应于从脉冲发生器540输出的具有脉冲形状的输出POUT信号，将与第二激活命令ACT2相对应的行地址ROW_ADDR存储在地址存储器中。锁存电路550可以将300h的行地址ROW_ADDR存储在地址存储器的锁存器中，并且以逻辑高电平输出指示地址存储器已满的锁存满信号LFULL。逻辑高电平的锁存满信号LFULL可以提供给逻辑电路520，以阻止计数器510的输出值XOUT被提供给比较器530。此外，锁存电路550可以将存储在地址存储器中的300h的行地址ROW_ADDR作为输出LOUT信号输出。锁存电路550的输出LOUT信号300h可以提供给行锤击地址发生器560。行锤击地址发生器560可以响应于刷新信号REFRESH而将锁存电路550的输出LOUT信号300h作为行锤击地址RH_ADDR输出。300h的行锤击地址RH_ADDR可以提供给刷新控制电路240(参见图2)，并且可以基于300h的行锤击地址RH_ADDR来生成刷新地址REF_ADDR。
在时间T6处，200h的行地址ROW_ADDR可以与第三激活命令ACT3一起施加。计数器510可以读取在存储单元阵列200的连接到与200h的行地址ROW_ADDR相对应的字线WL的计数器存储单元202中存储的访问计数值CNT，并且可以输出作为计数器510的输出值XOUT的值(例如，200h，即512)，其中计数器510的输出值XOUT是通过将读取的访问计数值CNT递增+1而获得的。作为相对于200h的行地址ROW_ADDR的计数器510的输出值XOUT的200h(即，512)大于或等于200h的阈值THRESHOLD(即，512)，因此，该行地址ROW_ADDR可以对应于行锤击地址。
然而，作为计数器510的输出值XOUT的200h(即，512)因提供给逻辑电路520的逻辑高电平的锁存满信号LFULL而未提供给比较器530。这意味着阻拦下一行锤击确定操作直到300h的行锤击地址RH_ADDR通过刷新控制电路240进行正常刷新和/或目标行刷新为止。因此，300h的行锤击地址RH_ADDR不因200h的行地址ROW_ADDR被确定为下一行锤击地址而被驱逐或删除。200h的行地址ROW_ADDR可以在对300h的行锤击地址RH_ADDR进行的正常刷新操作和/或目标行刷新操作之后被确定为行锤击地址RH_ADDR。
图7是示出了根据本公开的实施例的控制逻辑电路的操作的流程图。
结合图1至图6来参考图7，系统100可以在操作S710中执行初始化。当系统100加电时，存储器控制器112和存储器件120可以根据预设方法执行初始设置操作。可以在存储器件120的初始化中设置默认操作参数。例如，可以设置作为行锤击确定参考的阈值THRESHOLD，并且可以设置行锤击监测时间范围tREFi。此外，行锤击控制电路210的锁存电路550中的地址存储器可以被重置为空的锁存状态。
在操作S720中，控制逻辑电路220可以执行监测行锤击的操作。控制逻辑电路220可以监测访问字线的行地址。
在操作S730中，控制逻辑电路220可以对在操作S720中监测的行锤击执行基于计数器的锁存保留操作。在操作S730中，当访问字线的次数大于或等于阈值时，控制逻辑电路220可以将行地址确定为行锤击地址，并将行地址存储在地址存储器中。控制逻辑电路220可以基于指示在地址存储器中不存在用以存储行锤击地址的空闲空间的锁存满信号LFULL的激活，阻拦对下一行锤击地址的确定操作。将参考图8详细描述操作S730。
在操作S740中，控制逻辑电路220可以确定是否经过了行锤击监测时间范围tREFi。当尚未经过行锤击监测时间范围tREFi时(否)，处理可以返回到操作S720。控制逻辑电路220可以对要在操作S730中获得的行锤击地址RH_ADDR执行基于计数器的锁存保留操作。否则，当已经经过了行锤击监测时间范围tREFi时(是)，处理可以进行到操作S750。
在操作S750中，控制逻辑电路220可以对在操作S730中获得的行锤击地址RH_ADDR执行正常刷新和/或目标行刷新操作。在控制逻辑电路220对行锤击地址RH_ADDR执行正常刷新和/或目标行刷新操作之后，处理可以返回到操作S710。在操作S710中，控制逻辑电路220可以将存储与已经执行了正常刷新操作和/或目标行刷新操作的行锤击地址RH_ADDR相对应的行地址ROW_ADDR的锁存电路550的地址存储器重置为空的锁存状态。因此，控制逻辑电路220可以监测下一行锤击地址RH_ADDR，并将监测的行锤击地址RH_ADDR存储在地址存储器的空锁存器中。
图8是示出了根据本公开的实施例的控制逻辑电路的操作的流程图。图8是具体示出了参考图7描述的对监测的行锤击的基于计数器的锁存保留操作(操作S730)的流程图。
结合图1至图7来参考图8，在操作S810中，控制逻辑电路220可以与激活命令ACT一起接收行地址ROW_ADDR。行地址ROW_ADDR被配置为访问与行地址ROW_ADDR相对应的字线WL，因此，为了便于描述，行地址ROW_ADDR可以被称为字线WL地址。
在操作S820中，控制逻辑电路220可以将存储在连接到字线WL的计数器存储单元202中的访问计数值CNT读取到计数器510中。
在操作S830中，控制逻辑电路220可以将在操作S820中读取的访问计数值CNT递增+1，并将递增的访问计数值CNT作为字线WL的访问计数值(即，计数器510的输出值XOUT)输出。
在操作S840中，控制逻辑电路220可以确定在操作S830中获得的计数器510的输出值XOUT是否大于或等于阈值THRESHOLD。作为确定的结果，当计数器510的输出值XOUT大于或等于阈值THRESHOLD(是)时，控制逻辑电路220可以进行到操作S850，而当计数器510的输出值XOUT小于阈值THRESHOLD(否)时，控制逻辑电路220可以进行到操作S880。在操作S880中，控制逻辑电路220可以将在操作S830中获得的计数器510的输出值XOUT作为字线WL的访问计数值存储在连接到字线WL的计数器存储单元202中。
在操作S850中，控制逻辑电路220可以确定在行锤击控制电路210的锁存电路550中的地址存储器中是否存在空锁存器。作为确定的结果，当地址存储器中存在空锁存器时，控制逻辑电路220可以进行到操作S860，而当地址存储器中不存在空锁存器时，控制逻辑电路220可以进行到操作S880。在操作S880中，控制逻辑电路220可以将在操作S830中获得的计数器510的输出值XOUT作为字线WL的访问计数值存储在连接到字线WL的计数器存储单元202中。
在操作S860中，控制逻辑电路220可以将访问计数值大于或等于阈值THRESHOLD的字线WL地址存储在锁存电路550的地址存储器的锁存器中。锁存电路550可以将字线WL地址存储在地址存储器的锁存器中，并将指示地址存储器已满的锁存满信号LFULL激活到逻辑高电平。
在操作S870中，控制逻辑电路220可以基于逻辑高电平的锁存满信号LFULL将计数器510的输出值XOUT重置为零。在操作S880中，控制逻辑电路220可以将在操作S870中获得的计数器510的为零的输出值XOUT作为字线WL的访问计数值CNT存储在连接到字线WL的计数器存储单元202中。
在执行操作S880之后，控制逻辑电路220可以进行到图7的操作S740，以确定是否已经经过了行锤击监测时间范围tREFi，并在操作S750中对行锤击地址RH_ADDR执行正常刷新操作和/或目标行刷新操作。
图9是示出了根据本公开的示例实施例的用于控制行锤击的存储器件的图。图9示出了在HBM中实现的图1的存储器件120。可以注意到，图9所示的HBM配置是作为示例提供的，而不是实际的HBM配置。此外，本公开不受图9所示的HBM配置的示例的限制。在下文中，不同附图中的相同附图标记所附的下标(例如，120a的a)用于区分具有相似或相同功能的多个电路。为了便于描述，存储器件120a可以在下文中被称为HBM。
参考图1和图9，HBM 120a可以通过JEDEC标准的HBM协议连接到主机设备110。HBM协议是用于三维堆叠存储器(例如，DRAM)的高性能随机存取存储器(RAM)接口。与其他DRAM技术(例如，DDR4、图形DDR5(GDDR5)等)相比，HBM 120a通常以基本上更小的形状因子实现更宽的带宽，同时消耗更少的电力。
HBM 120a可以通过包括具有彼此独立的接口的多个通道CH1至CH8而具有高带宽。HBM 120a可以包括多个管芯，例如，逻辑管芯910(或缓冲器管芯)和堆叠在逻辑管芯910上的一个或多个核心管芯920。图9示出了在HBM 120a中提供第一核心管芯921至第四核心管芯924的示例，但是核心管芯920的数量可以不同地改变。核心管芯920可以被称为存储器管芯。
第一核心管芯921至第四核心管芯924中的每一个可以包括一个或多个通道。图9示出了第一核心管芯921至第四核心管芯924中的每一个包括两个通道并且HBM 120a包括八个通道CH1至CH8的示例。例如，第一核心管芯921可以包括第一通道CH1和第三通道CH3，第二核心管芯922可以包括第二通道CH2和第四通道CH4，第三核心管芯923可以包括第五通道CH5和第七通道CH7，并且第四核心管芯924可以包括第六通道CH6和第八通道CH8。
逻辑管芯910可以包括被配置为与主机设备110通信的接口电路911，并且可以通过接口电路911从主机设备110接收命令/地址和数据。主机设备110可以通过与第一通道CH1至第八通道CH8相对应的存储器总线130来传输命令/地址和数据，并且存储器总线130可以形成为针对每个通道进行划分，或者存储器总线130中的一些可以由至少两个通道共享。接口电路911可以将命令/地址和数据发送到主机设备110请求存储器操作或算术处理所通过的通道。此外，根据本公开的示例实施例，每个核心管芯920或每个通道可以包括存储器中处理器(processor-in-memory，PIM)电路。
主机设备110可以提供命令/地址和数据，使得多个算术运算或内核中的至少一些可以由HBM 120a执行，并且由主机设备110指定的通道的PIM电路可以执行算术处理。例如，当接收到的命令和地址指示算术处理时，对应通道的PIM电路可以通过使用从主机设备110提供的写入数据和/或从对应通道读取的数据来执行算术处理。在另一示例中，当通过HBM120a的对应通道接收的命令和地址指示存储器操作时，可以执行对数据的访问操作。
根据实施例，第一通道CH1至第八通道CH8中的每一个可以包括多个存储体，并且一个或多个处理元件可以设置在第一通道CH1至第八通道CH8中的每一个中的PIM电路中。例如，每个通道中的处理元件的数量可以等于存储体的数量，或者当处理元件的数量小于存储体的数量时，一个处理元件可以在至少两个存储体之间共享。第一通道CH1至第八通道CH8中的每一个中的PIM电路可以执行主机设备110所卸载的内核。
根据实施例，第一通道CH1至第八通道CH8中的每一个可以包括参考图1至图8描述的行锤击控制电路RHC(行锤击控制电路210)。第一通道CH1至第八通道CH8中的每一个可以包括具有字线和多个计数器存储单元的存储单元阵列和控制逻辑电路，并且多个计数器存储单元可以存储字线的访问计数值。行锤击控制电路RHC可以监测在行锤击监测时间范围期间访问字线的行地址，并且当访问字线的次数大于或等于阈值时，行锤击控制电路(RHC)可以将行地址确定为行锤击地址，并将行地址存储在地址存储器中。行锤击控制电路RHC可以基于指示在地址存储器中不存在用以存储行锤击地址的空闲空间的锁存满信号的激活，阻拦对下一行锤击地址的确定操作。因此，第一通道CH1至第八通道CH8中的每一个可以防止在地址存储器中存储的行锤击地址被驱逐或删除，直到被正常刷新和/或目标刷新为止，并且因此，可以提高RAS功能。
此外，逻辑管芯910还可以包括硅通孔(TSV)区912、HBM物理层接口(HBM PHY)区913和串行器/解串器(SERDES)区914。TSV区912是形成用于与核心管芯920连通的TSV的区域，并且是形成与第一通道CH1至第八通道CH8相对应的存储器总线130的区域。当第一通道CH1至第八通道CH8中的每一个具有128比特的带宽时，TSV可以包括用于1024比特的数据输入/输出的配置。
HBM PHY区913可以包括用于与存储器控制器112和第一通道CH1至第八通道CH8通信的多个输入/输出电路，并且例如，HBM PHY区913可以包括用于将第一通道CH1至第八通道CH8连接到存储器控制器112的一个或多个互连电路。HBM PHY区913可以包括为存储器控制器112与第一通道CH1至第八通道CH8之间的有效通信所需的信号、频率、定时、驱动、详细操作参数和功能所提供的物理或电气层以及逻辑层。HBM PHY区913可以执行存储器接口连接，例如，选择与对应通道的存储单元相对应的行和列，将数据写入存储单元，或从存储单元读取写入的数据。HBM PHY区913可以支持JEDEC标准的HBM协议的特征。
SERDES区914是随着主机设备110的处理器的处理吞吐量增加以及随着对存储器带宽的需求增加而用于提供JEDEC标准的SERDES接口的区域。SERDES区914可以包括SERDES发送器、SERDES接收器和控制器。SERDES发送器可以包括并转串电路和发送器。SERDES发送器可以接收并行数据流，并将接收到的并行数据流串行化。SERDES接收器可以包括接收放大器、均衡器、时钟和数据恢复电路以及串转并电路。SERDES接收器可以接收串行数据流，并将接收到的串行数据流并行化。控制器可以包括错误检测电路、纠错电路和诸如先进先出(FIFO)之类的寄存器。
图10是示出了根据本公开的实施例的包括用于控制行锤击的存储器件的系统的框图。
参考图10，系统1000可以包括相机1100、显示器1200、音频处理器1300、调制解调器1400、DRAM 1500a和1500b、闪存设备1600a和1600b、I/O设备1700a和1700b、以及应用处理器(AP)1800。系统1000可以被实现为膝上型计算机、移动电话、智能电话、平板个人计算机(PC)、可穿戴设备、医疗保健设备和/或物联网(IOT)设备。此外，系统1000可以被实现为服务器或PC。
相机1100可以根据用户的控制来捕捉静止图像或运动图像，并且可以将捕捉的图像或图像数据存储在其中，或将捕捉的图像或图像数据发送到显示器1200。音频处理器1300可以处理在闪存设备1600a和1600b的闪存1620或网络的内容中包括的音频数据。调制解调器1400可以调制信号并通过有线/无线通信发送调制的信号，并且接收器可以接收和解调调制的信号以获得原始信号。I/O设备1700a和1700b可以包括具有数字输入功能和/或数字输出功能的设备(例如，通用串行总线(USB)或存储器、数码相机、安全数字(SD)卡、数字多功能盘(DVD)、网络适配器和/或触摸屏)。
AP 1800可以(例如，通过控制器1810)整体地控制系统1000的操作。AP 1800可以控制显示器1200，使得存储在闪存设备1600a和1600b的闪存1620中的一些内容显示在显示器1200上。当通过I/O设备1700a和1700b接收到用户输入时，AP 1800可以执行与用户输入相对应的控制操作。AP 1800可以包括作为用于人工智能(AI)数据算术的专用电路的加速器块，或者可以包括与AP 1800分离的加速器1820。DRAM1500b可以附加地安装在加速器块或加速器1820中。加速器1820可以包括专业地执行AP 1800的特定功能的功能块，并且加速器1820可以包括作为用于专业地处理图形数据的功能块的GPU、作为用于专业地执行AI计算和推理的块的神经处理单元(NPU)、以及作为用于专业地传输数据的块的数据处理单元(DPU)。
系统1000可以包括多个DRAM 1500a和1500b。AP 1800可以包括接口1830，并且可以通过符合JEDEC标准的命令和模式寄存器(MRS)设置来控制DRAM 1500a和1500b，或者可以设置用于通信的DRAM接口协议以使用公司特定的功能，例如，低电压、高速、可靠性和循环冗余校验(CRC)/纠错码(ECC)功能。例如，AP 1800可以通过符合JEDEC标准(例如，LPDDR4或LPDDR5)的接口1830与DRAM 1500a通信，并且加速器块或加速器1820可以设置新的用于通信的DRAM接口协议，以控制带宽比DRAM 1500a高的用于加速器1820的DRAM1500b。
图10中仅示出了DRAM 1500a和1500b，但不限于此，并且当满足AP 1800或加速器1820的带宽、响应速度和电压条件时，可以使用任何类型的存储器，例如，相变随机存取存储器(PRAM)、静态随机存取存储器(SRAM)、磁性随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)、铁电随机存取存储器(FRAM)或混合随机存取存储器。DRAM 1500a和1500b具有比I/O设备1700a和1700b或闪存设备1600a和1600b的闪存1620相对更小的延迟和相对更小的带宽。DRAM1500a和1500b可以在系统1000加电时初始化，在操作系统和应用数据被加载时用作用于操作系统和应用数据的临时存储器，或者用作用于各种软件代码的执行空间。
DRAM 1500a和1500b可以执行加法/减法/乘法/除法运算、矢量运算、地址算术和/或快速傅里叶变换(FFT)算术。此外，DRAM 1500a和1500b可以执行用于推理的功能。这里，可以通过使用人工神经网络的深度学习算法来执行推理。深度学习算法可以包括通过各种数据学习模型的训练操作和通过使用学习的模型识别数据的推理操作。在实施例中，由用户通过相机1100捕获的图像被信号处理并存储在DRAM1500b中，并且加速器块或加速器1820可以执行通过使用用于存储在DRAM 1500b中的数据和推理的函数来识别数据的AI数据算术。
系统1000可以在容量大于DRAM 1500a和1500b的容量的闪存设备1600a和1600b中包括多个存储器或多个闪存1620。加速器块或加速器1820可以通过使用闪存设备1600a和1600b来执行训练操作和AI数据算术。在实施例中，闪存设备1600a和1600b可以通过使用在闪存设备1600a和1600b中的存储器控制器1610中包括的计算设备来更有效地执行由AP1800和/或加速器1820执行的训练操作和推理AI数据算术。闪存设备1600a和1600b可以存储由相机1100拍摄的照片或通过数据网络传输的数据。例如，闪存设备1600a和1600b可以存储增强现实/虚拟现实以及高清(HD)或超高清(UHD)内容。
系统1000中的DRAM 1500a和1500b可以包括参考图1至图8描述的行锤击控制电路。DRAM 1500a和1500b均可以包括具有字线和多个计数器存储单元的存储单元阵列和控制逻辑电路，并且多个计数器存储单元可以存储字线的访问计数值。DRAM 1500a和1500b可以在行锤击监测时间范围期间监测访问字线的行地址，并且当访问字线的次数大于或等于阈值时，行锤击控制电路(RHC)可以将行地址确定为行锤击地址，并将行地址存储在地址存储器中。DRAM 1500a和1500b可以基于指示在地址存储器中不存在用以存储行锤击地址的空闲空间的锁存满信号的激活，阻拦对下一行锤击地址的确定操作。因此，DRAM1500a和1500b可以防止在地址存储器中存储的行锤击地址被驱逐或删除，直到被正常刷新和/或目标刷新为止，并且因此，可以提高RAS功能。
尽管已经参照本公开的实施例具体示出和描述了本公开，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种存储器件，包括：
存储单元阵列，包括字线和被配置为存储所述字线的访问计数值的多个计数器存储单元；以及
控制逻辑电路，被配置为在行锤击监测时间范围期间监测访问所述字线的行地址，并在访问所述字线的次数大于或等于阈值时，将所述行地址确定为行锤击地址，其中，所述行锤击地址要被存储在地址存储器中，
其中，所述控制逻辑电路被配置为基于指示在所述地址存储器中不存在用以存储所述行锤击地址的空闲空间的锁存满信号的激活，阻拦对下一行锤击地址的确定操作。
2.根据权利要求1所述的存储器件，还包括刷新控制电路，所述刷新控制电路被配置为在所述行锤击监测时间范围期间，刷新与对应于存储在所述地址存储器中的所述行锤击地址的存储单元行物理相邻的受害存储单元行。
3.根据权利要求1所述的存储器件，其中，所述控制逻辑电路还被配置为从连接到与所述行地址相对应的字线的所述多个计数器存储单元读取所述字线的访问计数值，通过使用计数器将读取的访问计数值递增，并提供所述计数器的输出值作为访问所述字线的次数。
4.根据权利要求3所述的存储器件，其中，所述控制逻辑电路还被配置为将所述计数器的输出值存储在连接到所述字线的所述多个计数器存储单元中。
5.根据权利要求3所述的存储器件，其中，所述控制逻辑电路还被配置为当访问所述字线的次数大于或等于所述阈值时，将所述计数器的输出值重置为零，并且还被配置为将所述计数器的重置的输出值存储在连接到所述字线的所述多个计数器存储单元中。
6.根据权利要求1所述的存储器件，其中，所述控制逻辑电路还包括锁存电路，其中，所述控制逻辑电路还被配置为当访问所述字线的次数大于或等于所述阈值时，通过使用脉冲发生器生成脉冲形状的使能信号，并且其中，响应于所述脉冲发生器的具有脉冲形状的所述使能信号，所述锁存电路被配置为将所述行地址存储在所述地址存储器中，并被配置为激活指示在所述地址存储器中不存在用以存储所述行锤击地址的空闲空间的所述锁存满信号。
7.根据权利要求1所述的存储器件，其中，所述控制逻辑电路还被配置为响应于刷新信号，将存储在所述地址存储器中的行锤击地址提供给刷新控制电路。
8.根据权利要求7所述的存储器件，其中，所述刷新信号由施加到所述存储器件的刷新命令生成。
9.根据权利要求1所述的存储器件，其中，所述控制逻辑电路还被配置为在已经经过了所述行锤击监测时间范围之后，将所述地址存储器重置为空闲空间，并且将所述锁存满信号去激活。
10.根据权利要求1所述的存储器件，其中，所述控制逻辑电路还被配置为使用在所述存储器件中指定的基本刷新速率时间作为所述行锤击监测时间范围。
11.一种控制逻辑电路，包括：
计数器，被配置为：
在行锤击监测时间范围期间对通过行地址访问字线的次数进行计数；
从连接到通过所述行地址访问的所述字线的多个计数器存储单元读取所述字线的访问计数值；
将读取的访问计数值递增；以及
将所述计数器的输出值作为通过所述行地址访问所述字线的次数进行输出；
比较器，被配置为将所述计数器的输出值与阈值进行比较，以确定所述行地址是否是行锤击地址；以及
锁存电路，被配置为基于所述比较器的确定将所述行锤击地址存储在地址存储器中，并且被配置为激活指示在所述地址存储器中不存在用以存储所述行锤击地址的空闲空间的锁存满信号，
其中，响应于激活的锁存满信号，不将与通过下一行地址进行访问的次数有关的所述计数器的输出值提供给所述比较器。
12.根据权利要求11所述的控制逻辑电路，其中，所述计数器还被配置为将所述计数器的输出值存储在连接到所述字线的所述多个计数器存储单元中。
13.根据权利要求11所述的控制逻辑电路，其中，当所述行地址被确定为所述行锤击地址时，所述计数器被配置为将所述计数器的输出值重置为零，并且被配置为将所述计数器的重置的输出值存储在连接到所述字线的所述多个计数器存储单元中。
14.根据权利要求11所述的控制逻辑电路，还包括逻辑电路，所述逻辑电路包括所述计数器的输出值所输入到的第一输入、所述锁存满信号所输入到的第二输入、以及将所述计数器的输出值提供给所述比较器的输出，
其中，所述逻辑电路被配置为当所述锁存满信号被激活时，不将所述计数器的输出值提供给所述比较器。
15.根据权利要求11所述的控制逻辑电路，还包括脉冲发生器，所述脉冲发生器被配置为接收所述比较器的输出信号，并根据所述比较器的输出信号的逻辑电平输出具有脉冲形状的输出信号，
其中，所述锁存电路包括所述脉冲发生器的输出信号所输入到的第一输入和所述行地址所输入到的第二输入，并且其中，所述锁存电路还被配置为响应于所述脉冲发生器的具有脉冲形状的输出信号，将所述行地址存储在所述地址存储器中，并输出所述锁存满信号。
16.根据权利要求11所述的控制逻辑电路，还包括行锤击地址发生器，所述行锤击地址发生器被配置为响应于刷新信号将存储在所述地址存储器中的行地址作为行锤击地址进行输出。
17.根据权利要求16所述的控制逻辑电路，其中，所述刷新信号由施加到包括所述控制逻辑电路的存储器件的刷新命令生成。
18.根据权利要求11所述的控制逻辑电路，还包括刷新控制电路，所述刷新控制电路被配置为刷新与对应于所述行锤击地址的存储单元行物理相邻的受害存储单元行。
19.根据权利要求11所述的控制逻辑电路，其中，在经过了所述行锤击监测时间范围之后，所述地址存储器被重置为空闲空间。
20.根据权利要求11所述的控制逻辑电路，其中，在包括所述控制逻辑电路的存储器件中指定的基本刷新速率时间被用作所述行锤击监测时间范围。
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