KR20220159860A - 로우 해머 제어 방법 및 메모리 장치 - Google Patents

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Abstract

로우 해머 제어 방법 및 메모리 장치가 개시된다. 메모리 장치는 로우 해머 모니터 시간 프레임 동안 억세스되는 어드레스 엔트리와 억세스 회수와의 상관 관계를 나타내는 어드레스 테이블에서, 가장 낮은 제2 억세스 회수를 갖는 제2 어드레스 엔트리와 제1 어드레스 엔트리를 스왑시키는 평탄화 동작 및 랜덤 선택 동작을 수행하고, 가장 큰 값이 아닌 제3 억세스 회수를 갖는 제3 어드레스 엔트리와 제1 어드레스 엔트리를 스왑시키는 랜덤 스왑 동작을 무작위로 수행하여, 해커 패턴의 로우 해머 공격이 용이하지 않게 방어한다.

Description

로우 해머 제어 방법 및 메모리 장치 {Memory device and method for controlling row hammer}
본 발명은 반도체 메모리 장치들에 관한 것으로서, 더욱 상세하게는 로우 해머 어드레스들에 대하여 평탄화 동작 및 랜덤 선택 동작을 무작위로 수행하여 로우 해머 정보가 유실되도록 유인(decoy)하는 해커 패턴의 로우 해머 공격을 방어하는 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 칩들을 사용하는 시스템은, 시스템 내 호스트에 의해 사용되는 데이터나 인스트럭션들을 저장하기 위하여 및/또는 컴퓨터 동작(computational operation)을 수행하기 위하여, 시스템의 동작 메모리 또는 메인 메모리로서 DRAM(Dynamic Random Access Memory)을 널리 사용한다. 일반적으로 DRAM은 호스트의 제어에 따라 데이터를 기입하거나 기입된 데이터를 독출한다. 컴퓨터 동작을 수행할 때, 호스트는 DRAM으로부터 인스트럭션들 및/또는 데이터를 검색하고(retrieve), 인스트럭션들을 실행하고 및/또는 컴퓨터 동작을 수행하기 위하여 데이터를 사용한다. 컴퓨터 동작의 결과가 존재하는 경우, 호스트는 컴퓨터 동작의 결과를 DRAM에 라이트 백(write back)한다.
DRAM 용량 및 집적도를 증가시키기 위해 DRAM 셀 사이즈가 감소하고 있다. 어떤 DRAM 기반의 시스템은 과도한 작업량(heavy workload)으로 인해 간헐적인 고장(intermittent failure)을 경험한다. 이러한 고장은 싱글 메모리 셀 로우에 대한 반복적인 억세스, 일명 로우 해머로 추적(trace)된다. 로우 해머에 의해 물리적으로 인접한 메모리 셀 로우에 연결된 메모리 셀들이 디스터브를 받게 되어 데이터 변형(data corruption)이 유발될 수 있다. 로우 해머에 의해 영향 받은 메모리 셀들은 타겟 로우 리프레쉬 동작으로 리프레쉬 될 수 있다.
로우 해머를 관리하기 위하여, DRAM은 일정 시간 동안에 억세스 어드레스들 중에서 집중적으로 억세스되는 해머 어드레스(들)를 모니터링할 수 있다. DRAM은 해머 어드레스(들)을 어드레스 저장부의 한정된 레지스터들에 저장하고, 해머 어드레스(들)에 기초하여 해머 어드레스(들)에 상응하는 메모리 셀 로우(들)와 물리적으로 인접하는 메모리 셀 로우(들)의 어드레스를 나타내는 해머 리프레쉬 어드레스(들)를 생성하고, 해머 리프레쉬 어드레스에 상응하는 메모리 셀 로우에 연결된 메모리 셀들을 타겟 리프레쉬할 수 있다.
그런데, 공격자(aggressor)가 DRAM의 로우 해머 관리 작업을 방해할 목적으로 유인 로우 해머 어드레스(들)를 이용할 수 있다. 유인 로우 해머 어드레스가 포함된 억세스 어드레스들이 어드레스 저장부에 새롭게 저장됨에 따라, 어드레스 저장부에 저장되어 있던 로우 해머 어드레스(들)가 어드레스 저장부에서 퇴출(evict)되어 모니터링된 로우 해머 정보가 유실될 수 있다. 퇴출된 해머 어드레스는 로우 해머에 취약해지는 문제점이 있다.
이에 따라, 악의적으로 어드레스 저장부에서 로우 해머 어드레스를 퇴출시켜서 로우 해머 정보가 유실되도록 유인하는 해커 패턴의 로우 해머 공격에 대한 대응 방안이 요구된다.
본 발명의 목적은 집중적인 억세스를 받는 로우 해머 어드레스를 악의적으로 어드레스 저장부에서 퇴출시켜서 로우 해머 정보가 유실되도록 유인하는 해커 패턴의 로우 해머 공격을 방어하는 제어 로직 회로를 포함하는 메모리 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시예들에 따른 메모리 장치는, 복수의 메모리 셀 로우들을 포함하는 메모리 셀 어레이; 로우 해머 모니터링 시간 프레임 동안 상기 메모리 셀 어레이를 억세스하는 로우 어드레스를 모니터링하고, 상기 로우 어드레스를 어드레스 테이블의 어드레스 엔트리로 저장하는 제어 로직 회로, 상기 어드레스 테이블은 상기 어드레스 엔트리의 억세스 회수를 저장하고; 및 상기 로우 해머 모니터링 시간 프레임 동안 상기 어드레스 테이블에 저장된 최대 억세스 회수를 갖는 상기 어드레스 엔트리에 대응하는 메모리 셀 로우와 물리적으로 인접한 메모리 셀 로우를 리프레쉬하는 리프레쉬 제어 회로를 포함하고, 상기 제어 로직 회로는 상기 어드레스 테이블에 저장된 어드레스 엔트리들에 대하여 카운터 기반의 평탄화 동작 및 랜덤 스왑 동작을 수행한다.
본 발명의 실시예들에 따른 제어 로직 회로는, 로우 해머 모니터링 시간 프레임 동안에 억세스되는 로우 어드레스와 억세스 회수와의 상관 관계를 나타내는 로직 회로, 상기 로직 회로는 제1 로우 어드레스에 상응하는 제1 어드레스 엔트리 및 제1 억세스 회수를 저장하는 어드레스 테이블을 포함하고; 상기 어드레스 테이블에서 제2 억세스 회수를 갖는 제2 어드레스 엔트리를 선택하고, 상기 제1 어드레스 엔트리와 상기 제2 어드레스 엔트리를 스왑시키는 제1 스왑 동작을 수행하는 제1 스왑 회로, 상기 제2 억세스 회수는 상기 어드레스 테이블에서 가장 낮은 억세스 회수이고; 및 상기 어드레스 테이블에서 제3 억세스 회수를 갖는 제3 어드레스 엔트리를 선택하고, 상기 제1 어드레스 엔트리와 상기 제3 어드레스 엔트리와 관련되는 제2 스왑 동작을 수행하는 제2 스왑 회로를 포함하고, 상기 제3 억세스 회수는 상기 어드레스 테이블에서 가장 큰 값이 아닌 억세스 회수이다.
본 발명의 실시예들에 따른 복수의 메모리 셀 로우들을 포함하는 메모리 장치의 동작 방법은, 로우 해머 모니터링 시간 프레임 동안 상기 메모리 셀 어레이를 억세스하는 제1 로우 어드레스를 모니터링하는 단계; 상기 제1 로우 어드레스에 상응하는 제1 어드레스 엔트리 및 제1 억세스 회수를 어드레스 테이블에 저장하는 단계; 상기 어드레스 테이블에서 제2 억세스 회수를 갖는 제2 어드레스 엔트리를 선택하는 단계, 상기 제2 억세스 회수는 상기 어드레스 테이블에서 가장 낮은 억세스 회수이고; 상기 제1 어드레스 엔트리와 상기 제2 어드레스 엔트리와 관련되는 제1 스왑 동작을 수행하는 단계; 상기 어드레스 테이블에서 제3 억세스 회수를 갖는 제3 어드레스 엔트리를 무작위로 선택하는 단계, 상기 제3 억세스 회수는 상기 어드레스 테이블에서 가장 큰 값이 아닌 억세스 회수이고; 상기 제1 어드레스 엔트리와 상기 제3 어드레스 엔트리와 관련되는 제2 스왑 동작을 수행하는 단계; 및 상기 로우 해머 모니터링 시간 프레임 동안 상기 어드레스 테이블에 저장된 최대 억세스 회수를 갖는 상기 어드레스 엔트리에 대응하는 메모리 셀 로우와 물리적으로 인접한 메모리 셀 로우를 리프레쉬하는 단계를 포함한다.
본 발명에 따른 메모리 장치는, 어드레스 테이블에 저장되는 어드레스 엔트리들에 대하여 카운터 기반의 평탄화 동작 및 랜덤 스왑 동작을 무작위로 수행함으로써, 낮은 억세스 회수를 갖는 어드레스 엔트리가 레지스터들에서 퇴출되는 것을 방지하고 해커 패턴의 로우 해머 공격이 용이하지 않게 방어한다.
도 1은 본 발명의 예시적인 실시예들에 따른 로우 해머를 제어하는 메모리 장치를 포함하는 시스템을 설명하는 도면이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블록 다이어그램이다.
도 3은 본 발명의 실시예들에 따른 로우 해머 제어 회로를 설명하는 블록 다이어그램이다.
도 4는 도 2의 메모리 장치의 리프레쉬 동작을 설명하는 도면이다.
도 5는 도 3의 어드레스 테이블이 재구성되는 예를 개념적으로 설명하는 도면이다.
도 6은 도 3의 로우 해머 제어 회로 내 난수 생성기를 설명하는 도면이다.
도 7은 본 발명의 실시예들에 따른 제어 로직 회로의 동작을 설명하는 플로우 다이어그램이다.
도 8은 본 발명의 실시예들에 따른 제어 로직 회로의 동작을 설명하는 플로우 다이어그램이다.
도 9 내지 도 11은 도 8의 동작 플로우들에 따라 Ta 내지 Td 시점들 마다 재구성되는 어드레스 테이블을 보여주는 도면들이다.
도 12는 본 발명의 예시적인 실시예에 따른 로우 해머를 제어하는 메모리 장치를 설명하는 도면이다.
도 13은 본 발명의 실시예들에 따른 로우 해머를 제어하는 메모리 장치를 포함하는 시스템을 나타내는 블록 다이어그램이다.
도 1은 본 발명의 예시적인 실시예들에 따른 로우 해머를 제어하는 메모리 장치를 포함하는 시스템을 설명하는 도면(diagram)이다.
도 1을 참조하면, 시스템(100)은 호스트 장치(110) 및 메모리 장치(120)를 포함할 수 있다. 호스트 장치(110)는 메모리 버스(130)를 통하여 메모리 장치(120)와 통신적으로 연결(communicatively connected)될 수 있다.
호스트 장치(110)는 예시적으로, 컴퓨터, 노트북, 서버, 워크 스테이션, 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 스마트 폰, 웨어러블(Wearable) 장치와 같은 컴퓨팅 시스템일 수 있다. 또는 호스트 장치(110)는 그래픽스 카드와 같은 컴퓨팅 시스템에 포함된 구성 요소들 중 일부일 수 있다.
호스트 장치(110)는 시스템(100) 내 일반적인 컴퓨터 동작을 수행하는 기능 블락(functional block)으로서, 중앙 처리 유닛(Central Processing Unit: CPU), 디지털 신호 프로세서(Digital Signal Processor: DSP), 그래픽 처리 유닛 (Graphics Processing Unit: GPU), 또는 어플리케이션 프로세서(Application Processor: AP)에 해당될 수 있다. 호스트 장치(110)는 메모리 장치(120)로/로부터 데이터 송수신을 관리하는 메모리 콘트롤러(112)를 포함할 수 있다.
메모리 콘트롤러(112)는 호스트 장치(110)의 메모리 리퀘스트에 따라 메모리 장치(120)를 억세스할 수 있다. 메모리 콘트롤러(112)는 메모리 위치에 대응하는 로우 및 칼럼을 선택하는 것, 메모리 위치에 데이터를 기입하는 것 또는 기입된 데이터를 독출하는 것과 같은 메모리 장치(120)와 인터페이싱을 위한 메모리 물리 계층 인터페이스(Memory Physical Layer Interface: 메모리 PHY)를 포함할 수 있다. 메모리 PHY는 메모리 콘트롤러(112)와 메모리 장치(120) 사이의 효율적인 통신에 요구되는 신호들, 주파수, 타이밍, 구동, 상세 동작 파라미터 및 기능성(functionality)을 위해 제공되는 물리적 또는 전기적 계층과 논리적 계층을 포함할 수 있다. 메모리 PHY는 JEDEC(Joint Electron Device Engineering Council) 표준의 DDR 및/또는 LPDDR 프로토콜의 특징들을 지원할 수 있다.
메모리 버스(130)를 통해 메모리 콘트롤러(112)와 메모리 장치(120)가 연결될 수 있다. 도면의 간결성을 위하여, 메모리 버스(130)에서 메모리 콘트롤러(112)와 메모리 장치(120) 사이에 하나의 신호 라인을 통하여 클록(CK), 커맨드/어드레스(CA), 데이터(DQ)가 제공되는 것으로 도시하고 있으나, 실제로는 복수의 신호 라인들 또는 버스를 통해 제공될 수 있다. 메모리 콘트롤러(112)와 메모리 장치(120) 사이의 신호 라인들은 커넥터들을 통하여 연결될 수 있다. 커넥터들은 핀들, 볼들, 신호 라인들, 또는 다른 하드웨어 컴포넌트들로서 구현될 수 있다.
클록(CK) 신호는 메모리 버스(130)의 클록 신호 라인을 통해서 메모리 콘트롤러(112)로부터 메모리 장치(120)로 전송될 수 있다. 커맨드/어드레스(CA) 신호는 메모리 버스(130)의 커맨드/어드레스(CA) 버스를 통해서 메모리 콘트롤러(112)로부터 메모리 장치(120)로 전송될 수 있다. 칩 선택(CS) 신호는 메모리 버스(130)의 칩 선택(CS) 라인을 통해서 메모리 콘트롤러(112)로부터 메모리 장치(120)에 전송될 수 있다. 예컨대, 칩 선택(CS) 신호가 로직 하이로 활성화된 상태에서 커맨드/어드레스(CA) 버스를 통해서 전송되는 신호는 커맨드임을 나타낼 수 있다. 데이터(DQ)는 양방향 신호 라인들로 구성되는 메모리 버스(130)의 데이터(DQ) 버스를 통해서, 메모리 콘트롤러(112)로부터 메모리 장치(120)로 전송되거나 메모리 장치(120)로부터 메모리 콘트롤러(112)로 전송될 수 있다.
메모리 장치(120)는 메모리 콘트롤러(112)의 제어에 따라 데이터(DQ)를 기입하거나 데이터를 독출하고, 리프레쉬 동작을 수행할 수 있다. 예시적으로, 메모리 장치(120)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory) 장치일 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 장치(120)는 LPDDR(Low Power Double Data Rate) SDRAM, Wide I/O DRAM, HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube) 등과 같은 휘발성 메모리 장치들 중 어느 하나일 수 있다. 메모리 장치(120)는 메모리 셀 어레이(200) 및 로우 해머 제어 회로(210)를 포함할 수 있다.
메모리 셀 어레이(200)는 복수의 워드라인들과 복수의 비트라인들, 그리고 워드라인들과 비트라인들이 교차하는 지점에 형성되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(200)의 메모리 셀은 휘발성 메모리 셀, 예컨대, DRAM 셀일 수 있다.
로우 해머 제어 회로(210)는 메모리 셀 어레이(200)에 대한 로우 해머 어드레스(들)를 저장하는 어드레스 테이블에서 로우 해머 정보가 유실되도록 교란시키는 해커 패턴의 로우 해머를 제어할 수 있다. 로우 해머 제어 회로(210)는 어드레스 테이블에 저장되는 로우 해머 어드레스들에 대하여 평탄화 동작 및 랜덤 선택 동작을 수행하여 낮은 억세스 회수를 갖는 로우 해머 어드레스가 레지스터들에서 퇴출되는 것을 방지할 수 있다. 로우 해머 제어 회로(210)에 의해 로우 해머 어드레스들에 대한 평탄화 동작 및 랜덤 선택 동작이 무작위로 수행되기 때문에, 공격자는 메모리 장치(120)에서 로우 해머가 어떻게 제어되는지를 알 수 없을 것이다. 로우 해머 제어 동작의 무작위성 때문에, 해커 패턴의 유인 로우 해머 공격이 용이하지 않을 것이다. 이에 따라, 로우 해머 제어 회로(210)는 로우 해머 정보가 유실되는 것을 방지하고 해커 패턴의 로우 해머 공격이 용이하지 않게 방어할 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블록 다이어그램이다. 도 2는 DRAM으로 구현된 도 1의 메모리 장치(120)를 보여준다. 도 2에 도시된 DRAM 구성은 예로서 제공되며, 반드시 실제의 DRAM 구성은 아니라는 것을 밝혀둔다. 또한, 도 2에 도시된 예시적인 DRAM 구성은 본 개시 내용에 대한 제한을 나타내거나 암시하지 않는다.
도 1 및 도 2를 참조하면, 메모리 장치(120)는 메모리 셀 어레이(200), 로우 디코더(202), 칼럼 디코더(206), 입출력 게이팅 회로(208), 제어 로직 회로(220), 어드레스 버퍼(230), 리프레쉬 제어 회로(240), 데이터 입력 버퍼(260), 그리고 데이터 출력 버퍼(270)를 포함할 수 있다. 도 2에는 도시되지 않았으나, 메모리 장치(120)는 클럭 버퍼, 모드 레지스터 세트(Mode Register Set: MRS), 뱅크 제어 로직, 전압 발생 회로 등을 더 포함할 수 있다.
어드레스 버퍼(230)는 메모리 콘트롤러(112)로부터 뱅크 어드레스, 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 버퍼(230)는 수신된 뱅크 어드레스를 뱅크 제어 로직에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 디코더(202)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 디코더(206)에 제공할 수 있다.
메모리 셀 어레이(200)는 로우들 및 칼럼들로 배열되는 매트릭스 형태로 제공되는 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(200)는 메모리 셀들과 연결되는 복수개의 워드라인들(WL)과 복수개의 비트라인들(BL)을 포함한다. 복수의 워드라인들(WL)은 메모리 셀들의 로우들과 연결되고, 복수의 비트라인들(BL)은 메모리 셀들의 칼럼들과 연결될 수 있다. 활성화된 워드라인(WL)에 연결된 메모리 셀들의 데이터는 비트라인들(BL)에 연결된 센스 앰프들에 의해 센싱 및 증폭될 수 있다.
메모리 셀 어레이(200)는 제1 내지 제4 뱅크들(BANK1~BANK4)을 포함할 수 있다. 뱅크 제어 로직은 뱅크 어드레스에 응답하여 뱅크 제어 신호들을 생성하고, 뱅크 제어 신호들에 응답하여 제1 내지 제4 뱅크들(BANK1~BANK4) 중 뱅크 어드레스에 상응하는 뱅크의 로우 디코더(202) 및 칼럼 디코더(206)가 활성화될 수 있다. 본 실시예는 4개의 뱅크들을 포함하는 메모리 장치(120)의 예가 도시되어 있으나, 실시예에 따라, 메모리 장치(120)는 임의의 수의 뱅크들을 포함할 수 있다.
로우 디코더(202) 및 칼럼 디코더(206)는 제1 내지 제4 뱅크들(BANK1~BANK4) 각각에 대응하여 배치되고, 뱅크 어드레스에 상응하는 뱅크와 연결된 로우 디코더(202) 및 칼럼 디코더(206)가 활성화될 수 있다. 로우 디코더(202)는 어드레스 버퍼(230)로부터 수신된 로우 어드레스(ROW_ADDR)를 디코딩하여 복수의 워드라인들(WL) 중 로우 어드레스(ROW_ADDR)에 상응하는 워드라인(WL)을 선택하고, 선택된 워드라인(WL)을 활성화시키는 워드라인 드라이버에 연결할 수 있다.
칼럼 디코더(206)는 메모리 셀 어레이(200)의 복수의 비트라인들(BL) 중 소정의 비트라인들(BL)을 선택할 수 있다. 칼럼 디코더(206)는 버스트 모드에서 칼럼 어드레스(COL_ADDR)에 기초하여 점진적으로 +1씩 증가되는 버스트 어드레스를 디코딩하여 칼럼 선택 신호를 발생하고, 칼럼 선택 신호에 의해 선택된 비트라인들(BL)을 입출력 게이팅 회로(208)에 연결할 수 있다. 버스트 어드레스는 독출 및/또는 기입 커맨드에 대하여 버스트 길이(BL)와 관련해서 억세스할 수 있는 칼럼 로케이션들의 어드레스들을 말한다.
입출력 게이팅 회로(208)는 칼럼 선택 신호에 의해 선택된 비트라인들(BL)의 독출 데이터를 저장하는 독출 데이터 래치들과, 메모리 셀 어레이(200)에 기입 데이터를 기입하기 위한 기입 드라이버를 포함할 수 있다. 입출력 게이팅 회로(208)의 독출 데이터 래치들에 저장된 독출 데이터는 데이터 출력 버퍼(270)를 통해 데이터(DQ) 버스에 제공될 수 있다. 기입 데이터는 데이터(DQ) 버스에 연결된 데이터 입력 버퍼(260)를 통해, 그리고 입출력 게이팅 회로(208)의 기입 드라이버를 통해 메모리 셀 어레이(200)에 기입될 수 있다.
제어 로직 회로(220)는 클록(CK) 신호 및 커맨드(CMD)를 수신하고 메모리 장치(120)의 동작 타이밍 및/또는 메모리 동작을 제어하는 제어 신호들을 생성할 수 있다. 제어 로직 회로(220)는 MRS에 의해 저장된 동작 및 제어 파라미터에 설정된 바와 같이 동작하도록 메모리 장치(120)의 회로들로 제어 신호들을 제공할 수 있다. 제어 로직 회로(220)는 제어 신호들을 이용하여 메모리 셀 어레이(200)로부터 데이터를 독출하고 메모리 셀 어레이(200)에 데이터를 기입할 수 있다. 도 2에는 제어 로직 회로(220)와 어드레스 버퍼(230)가 별개의 구성 요소들인 것으로 도시되어 있으나, 제어 로직 회로(220)과 어드레스 버퍼(230)는 불가분적인 하나의 구성 요소로 구현될 수도 있다. 또한, 도 2에는 커맨드(CMD) 및 어드레스(ADDR)가 별개의 신호로 각각 제공되는 것으로 도시되어 있으나, LPDDR 표준 등에 제시되는 바와 같이 어드레스는 커맨드에 포함되는 것으로 간주될 수 있다.
제어 로직 회로(220)는 로우 해머 모니터링 시간 프레임 동안에 집중적으로 억세스되는 로우 해머 어드레스(들)를 검출하고, 로우 해머 어드레스에 상응하는 메모리 셀 로우와 물리적으로 인접한 메모리 셀 로우를 타겟 리프레쉬하도록 구성될 수 있다. 제어 로직 회로(220)는 억세스 어드레스(들)을 어드레스 테이블에 저장하고, 어드레스 테이블에 저장된 어드레스 엔트리(들)에 대하여 평탄화 동작 및 랜덤 선택 동작을 수행할 수 있다.
제어 로직 회로(220)는 어드레스 테이블의 어드레스 엔트리(들)에 대한 평탄화 동작 및 랜덤 선택 동작을 무작위로 수행하여 낮은 억세스 회수를 갖는 어드레스 엔트리가 어드레스 테이블에서 퇴출되는 것을 방지할 수 있다. 제어 로직 회로(220)는 매 로우 해머 모니터링 시간 프레임 마다 수행되는 어드레스 엔트리(들)에 대한 평탄화 동작 및 랜덤 선택 동작의 무작위성 때문에, 공격자가 로우 해머 어드레스를 악의적으로 어드레스 저장부에서 퇴출시키고자 하는 해커 패턴의 로우 해머 공격이 용이하지 않게 방어할 수 있다.
제어 로직 회로(220)는 로우 해머 모니터링 시간 프레임 동안 해커 패턴의 유인 로우 해머를 제어하는 로우 해머 제어 회로(210)를 포함할 수 있다. 로우 해머 제어 회로(210)는 도 3을 참조하며 후술한다. 이하의 실시예에서는 로우 해머 제어 회로(210)가 해커 패턴의 유인 로우 해머를 제어하는 것으로 설명될 것이나, 본 발명의 실시예들은 이에 국한될 필요가 없다. 예컨대, 로우 해머 제어 회로(210)는 제어 로직 회로(220) 내에 구비되는 구성에 해당하고, 제어 로직 회로(220)가 해커 패턴의 유인 로우 해머를 제어하는 것으로 설명되어도 무방할 것이다.
제어 로직 회로(220)는 리프레쉬 커맨드(CMD)에 응답하여 리프레쉬 제어 회로(240)가 리프레쉬 카운터 값을 +1씩 증가시킴으로써 노멀 리프레쉬 동작을 수행하도록 제어할 수 있다. 또한, 제어 로직 회로(220)는 로우 해머 어드레스(들) (RH_ADDR)에 기초하여 리프레쉬 제어 회로(240)가 타겟 로우 리프레쉬 동작을 수행하도록 제어할 수 있다. 리프레쉬 제어 회로(240)는 노멀 리프레쉬 동작 및/또는 타겟 로우 리프레쉬 동작이 수행될 메모리 셀 로우에 해당하는 리프레쉬 어드레스(REF_ADDR)를 생성할 수 있다.
도 3은 본 발명의 실시예들에 따른 로우 해머 제어 회로를 설명하는 블록 다이어그램이다. 도 4는 도 2의 메모리 장치의 리프레쉬 동작을 설명하는 도면이다. 도 5는 도 3의 어드레스 테이블이 재구성되는 예를 개념적으로 설명하는 도면이다. 도 6은 도 3의 로우 해머 제어 회로 내 난수 생성기를 설명하는 도면이다. 이하에서, 로우 해머 제어 회로는 로우 해머를 제어하거나 관리하기 위한 하드웨어, 펌웨어, 소프트웨어 또는 이들의 결합 방식으로 구현되는 것을 통칭한다.
도 2 및 도 3을 참조하면, 로우 해머 제어 회로(210)는 메모리 셀 어레이(200) 내 하나 이상의 메모리 셀 로우에 대한 로우 해머를 모니터링하고 특정 메모리 셀 로우의 로우 해머를 검출하도록 구성될 수 있다. 특정 메모리 셀 로우는 소정의 시간 구간 동안 최대 억세스 수 또는 최대 액티브 커맨드 수를 갖는 메모리 셀 로우를 말한다. 소정의 시간 구간은 도 4에 도시된 바와 같이, JEDEC 표준에 정의된 32ms 또는 64ms 리프레쉬 윈도우 시간(tREFw)으로 설정될 수 있다. 실시예에 따라, 소정의 시간 구간은 도 4의 기본 리프레쉬 레이트 시간(tREFi)으로 설정될 수 있다. 기본 리프레쉬 레이트는, 예를 들어, 32ms 리프레쉬 윈도우 내 8K 정도의 리프레쉬 커맨드(REFRESH) 수로 정의된다. 이하에서, 소정의 시간 구간은 제어 로직 회로(220)에 의해 설정되는 로우 해머 모니터 시간 프레임 또는 시간 윈도우으로 지칭될 수 있다.
로우 해머 제어 회로(210)는 로우 해머 모니터링 시간 프레임 동안 집중적으로 억세스되는 로우 해머 어드레스(들)를 검출하고 해커 패턴의 유인 로우 해머를 방어할 수 있다. 로우 해머 제어 회로(210)는 어드레스 테이블(310), 제1 스왑 회로(320), 비교 회로(330), 난수 생성기(340) 및 제2 스왑 회로(350)를 포함할 수 있다. 어드레스 테이블(310)은 어드레스 저장부(312)와 카운터 저장부(314)로 할당되는 레지스터들을 포함할 수 있다.
어드레스 테이블(310)의 어드레스 저장부(312)와 카운터 저장부(314)는, 도 5에 도시된 바와 같이, 메모리 셀 어레이(200)의 메모리 셀 로우를 활성화시키는 억세스 어드레스(들) 및 억세스 회수를 저장할 수 있다. 도 5에 도시된 예시적인 어드레스 테이블(310)은 4개 레지스터들을 포함하고, T1 내지 T3 시점들에 따라 재구성될 수 있다.
도 5에서, 디폴트 상태의 어드레스 테이블(310)에는 억세스 회수 12를 갖는 0x02 어드레스 엔트리, 억세스 회수 31을 갖는 0x06 어드레스 엔트리, 억세스 회수 15를 갖는 0x0A 어드레스 엔트리 및 억세스 회수 27을 갖는 0x0C 어드레스 엔트리가 어드레스 저장부(312) 및 카운터 저장부(314)에 미리 저장되어 있다고 가정하자.
T1 시점에서 0x0A 메모리 셀 로우에 상응하는 억세스 어드레스가 인가되면, 어드레스 저장부(312)에 저장되어 있는 0x0A 어드레스 엔트리의 억세스 회수가 1 증가되어(increments) 억세스 회수 15에서 16으로 증가될 수 있다. T2 시점에서 0x02 메모리 셀 로우에 상응하는 억세스 어드레스가 인가되면, 어드레스 저장부(312)에 저장되어 있는 0x02 어드레스 엔트리의 억세스 회수가 1 증가되어 억세스 회수 12에서 13으로 증가될 수 있다. 이 후, T3 시점에서, 0x0E 메모리 셀 로우에 상응하는 억세스 어드레스가 인가될 수 있다. 새로운 0x0E 어드레스 엔트리는 어드레스 테이블(310)에 저장될 수 있는데, 어드레스 테이블(310)이 가득 채워져 있어서 빈 공간이 없다. 이에 따라, 가장 낮은 억세스 회수 13을 갖는 0x02 어드레스 엔트리가 퇴출되고, 퇴출된 자리에 0x0E 어드레스 엔트리가 억세스 회수 1로 저장될 수 있다. 퇴출되는 0x02 어드레스 엔트리는 어드레스 테이블(310)에서 가장 낮은 억세스 회수를 갖는 어드레스이지만, 어드레스 테이블(310)에서 퇴출됨에 따라 0x02 어드레스에 대한 로우 해머 데이터가 유실될 수 있다.
이러한 방식으로, 공격자는 어드레스 테이블(310)에서 로우 해머 어드레스(들)가 퇴출되도록 할 목적으로 어드레스 테이블(310)에 저장되는 유인 엔트리(들)를 이용할 수 있다. 유인 엔트리(들)와 같은 해커 패턴의 공격을 방어하기 위하여, 로우 해머 제어 회로(210)는 어드레스 테이블(310)에 저장된 어드레스 엔트리들에 대해 평탄화 동작 및 랜덤 선택 동작을 무작위로 수행할 수 있다.
도 3에서, 로우 해머 제어 회로(210)는 메모리 셀 어레이(200)의 메모리 셀 로우를 활성화시키는 억세스 어드레스를 수신하고, 어드레스 테이블(310)의 빈 공간에 제1 억세스 회수(예, 1)를 갖는 제1 어드레스 엔트리로 저장할 수 있다. 만약 어드레스 테이블(310)에 빈 공간이 없으면, 제1 스왑 회로(320)는 어드레스 테이블(310)에서 제2 억세스 회수를 갖는 제2 어드레스 엔트리를 선택하고, 제1 어드레스 엔트리와 제2 어드레스 엔트리를 스왑시키는 제1 스왑 동작을 수행할 수 있다. 제2 억세스 회수는 어드레스 테이블(310)에 저장된 억세스 회수들 중에서 가장 낮은 억세스 회수로 설정될 수 있다.
제1 스왑 회로(320)는 제1 어드레스 엔트리와 제2 어드레스 엔트리를 스왑시킬 때, 제1 어드레스 엔트리의 억세스 회수를 제2 억세스 회수에 1 증가된 값인 제1 값으로 설정할 수 있다. 이에 따라, 제1 어드레스 엔트리의 억세스 회수는 제1 억세스 회수에서 제2 억세스 회수+1로 변경될 수 있다. 이러한 방식의 제1 스왑 동작은 카운터 기반의 평탄화 동작으로 지칭될 수 있다.
비교 회로(330)는 어드레스 테이블(310)에서 제3 억세스 회수를 갖는 제3 어드레스 엔트리를 무작위로 선택할 수 있다. 제3 억세스 회수는 어드레스 테이블(310)에 저장된 억세스 회수들 중에서 가장 큰 값이 아닌 억세스 회수로 설정될 수 있다.
난수 생성기(340)는 비교 회로(330)에 의해 선택된 가장 큰 값이 아닌 억세스 회수들의 어드레스들 중에서 하나를 랜덤하게 선택하도록 구성될 수 있다. 난수 생성기(340)는 랜덤 넘버 생성에 이용되는 알고리즘을 이용하여 랜덤 넘버를 생성할 수 있다. 예를 들어, 난수 생성기(340)는 선형 합동(Linear Congruential) 랜덤 넘버 생성 알고리즘, 미들-스퀘어(Middle-Square) 랜덤 넘버 생성 알고리즘, 메르센 트위스트(Mersenne Twister) 랜덤 넘버 생성 알고리즘 등에 따라 랜덤 넘버를 생성하고 출력할 수 있다. 또한, 난수 생성기(340)는 랜덤 넘버 생성을 위한 하드웨어 로직을 가질 수 있다.
예시적으로, 난수 생성기(340)는 원시 다항식에 근거하여 선형 난수열을 발생하여 출력하는 선형 피드백 쉬프트 레지스터(Linear Feedback Shift Register: LFSR)로 구성될 수 있다. 선형 피드백 쉬프트 레지스터(Linear Feedback Shift Register: LFSR)는, 도 6에 도시된 바와 같이, 쉬프트 레지스터부(601), 궤환 상수부(602) 및 선형 궤환 함수부(603)를 포함할 수 있다.
도 6을 참조하면, 쉬프트 레지스터부(601)는 n개의 쉬프트 레지스터들(S0, S1, ... , Sn-1)로 구성되며, 쉬프트 레지스터들(S0, S1, ... , Sn-1)은 선형 궤환 함수부(603)의 출력(P)을 입력받아 쉬프트하며, 쉬프트 레지스터들(S0, S1, ... , Sn-1) 각 단의 출력(s0, s1, ... , sn-1)을 궤환 상수부(602)의 각 단으로 일대일로 출력할 수 있다.
궤환 상수부(602)는 원시 다항식의 계수로서, 모드 0과 1의 값을 취하며, 쉬프트 레지스터부(601)와의 연결 상태를 나타내는 Ci(C0=1, i=1,2....)의 값이다. 궤환 상수부(602)는 쉬프트 레지스터부(601)의 출력(s0, s1, ... , sn-1)을 입력받아 자신의 상수값 Ci(C0=1, i=1,2....)과 함께 선형 궤환 함수부(603)로 출력할 수 있다.
선형 궤환 함수부(603)는 궤환 상수부(602)와 각 단의 쉬프트 레지스터(201)의 출력(s0, s1, ... , sn-1)을 입력받아 수학식 1에 의해서 출력(P)을 생성하여 쉬프트 레지스터부(601)로 출력한다.
Figure pat00001
선형 쉬프트 레지스터(LFSR)의 동작 과정은 다음과 같다. 선형 궤환 함수부(603)에서는 출력(P)을 계산하여 출력한다. 이 후, 쉬프트 레지스터부(601)에서는 전체 비트들(s0, s1, ... , sn-1)을 출력하고, 선형 궤환 함수부(603)의 출력(P)을 입력받아 쉬프트한다. 쉬프트 레지스터들(S0, S1, ... , Sn-1)의 출력(s0, s1, ... , sn-1)이 궤환 상수부(602)로 출력된다. 이러한 동작 과정이 반복 수행될 때 마다 출력되는 쉬프트 레지스터부(601)의 전체 비트들(s0, s1, ... , sn-1)은 랜덤한 값으로 출력될 수 있다. 쉬프트 레지스터부(601)에서 출력되는 랜덤 값에 기초하여 비교 회로(330)는 어드레스 테이블(310)에서 가장 큰 값이 아닌 제3 억세스 회수를 갖는 어드레스 엔트리를 랜덤하게 선택할 수 있다.
다시, 도 3에서, 제2 스왑 회로(350)는 비교 회로(330) 및 난수 생성기(340)에 의해 어드레스 테이블(310)에서 무작위로 선택된 제3 억세스 회수를 갖는 제3 어드레스 엔트리와 제1 어드레스 엔트리와 상기 제3 어드레스와 관련되는 제2 스왑 동작을 수행할 수 있다. 제2 스왑 동작은 제1 어드레스 엔트리가 갖는 제2 억세스 회수+1의 억세스 회수를 제3 억세스 회수와 스왑하는 랜덤 스왑 동작일 수 있다. 실시예에 따라, 제2 스왑 동작은 제1 어드레스 엔트리와 제3 어드레스 엔트리를 스왑하는 랜덤 스왑 동작일 수 있다.
도 7은 본 발명의 실시예들에 따른 제어 로직 회로의 동작을 설명하는 플로우 다이어그램이다.
도 1 내지 도 6과 연계하여 도 7을 참조하면, 단계 S710에서 시스템(100)은 초기화를 수행할 수 있다. 시스템(100)이 파워-업되면, 메모리 콘트롤러(112)와 메모리 장치(120)는 미리 정해진 방식에 따라 초기 설정 동작을 수행할 수 있다. 메모리 장치(120)의 초기화에서 디폴트 동작 파라미터들이 설정될 수 있다. 예컨대, 로우 해머 모니터 시간 프레임(tREFi)이 설정될 수 있다. 또한, 로우 해머 모니터 시간 프레임(tREFi) 마다 어드레스 테이블(310)이 비워지도록(empty) 리셋될 수 있다.
단계 S720에서, 제어 로직 회로(220)는 로우 해머를 모니터링하는 동작을 수행할 수 있다. 로우 해머를 모니터링하는 동작(단계 S720)에서, 제어 로직 회로(220)는 로우 해머 모니터링 시간 프레임(tREFi) 동안에 억세스되는 어드레스(들)의 억세스 회수를 카운트하고, 억세스 어드레스들 및 억세스 회수들을 어드레스 테이블(310)에 저장할 수 있다.
단계 S730에서, 제어 로직 회로(220)는 단계 S720에서 획득된, 어드레스 테이블(310)에 저장된 억세스 어드레스 엔트리들에 대하여 카운터 기반의 평탄화 동작 및 랜덤 스왑 동작을 수행할 수 있다. 평탄화 동작 및 랜덤 스왑 동작(S730)은 도 8에서 구체적으로 설명된다.
단계 S740에서, 제어 로직 회로(220)는 로우 해머 모니터 시간 프레임(tREFi)이 경과하는 지를 판단할 수 있다. 로우 해머 모니터 시간 프레임(tREFi)이 경과되지 않으면(NO), 단계 S720으로 이동할 수 있다. 제어 로직 회로(220)는 단계 S720 에서 억세스 어드레스(들)에 대한 로우 해머 모니터링 동작을 반복적으로 수행할 수 있다. 로우 해머 모니터 시간 프레임(tREFi)이 경과되면(YES), 단계 S750으로 이동할 수 있다.
단계 S750에서, 제어 로직 회로(220)는 어드레스 테이블(310)에 저장된 어드레스 엔트리들의 억세스 회수들 중에서 최대 억세스 회수를 갖는 어드레스 엔트리에 기초하여 타겟 로우 리프레쉬 동작을 수행할 수 있다. 제어 로직 회로(220)는 최대 억세스 회수를 갖는 어드레스 엔트리를 로우 해머 어드레스(RH_ADDR)로서 리프레쉬 제어 회로(240)에 제공할 수 있다. 리프레쉬 제어 회로(240)는 로우 해머 어드레스(RH_ADDR)에 상응하는 메모리 셀 로우와 물리적으로 인접하는 메모리 셀 로우(들)의 어드레스를 나타내는 해머 리프레쉬 어드레스(들)를 생성하고, 해머 리프레쉬 어드레스에 상응하는 메모리 셀 로우에 연결된 메모리 셀들을 타겟 리프레쉬할 수 있다. 단계 S750의 타겟 로우 리프레쉬 동작이 수행된 후, 단계 S710으로 이동되어 어드레스 테이블(310)내 어드레스 엔트리들 및 억세스 회수들이 비워질 것이다.
도 8은 본 발명의 실시예들에 따른 제어 로직 회로의 동작을 설명하는 플로우 다이어그램이다. 도 8은 도 7에서 설명된 카운터 기반의 평탄화 동작 및 랜덤 스왑 동작(S730)을 구체적으로 설명하는 플로우 다이어그램이다. 도 9 내지 도 11은 도 8의 동작 플로우들에 따라 Ta 내지 Td 시점들 마다 재구성되는 어드레스 테이블(310)을 보여주는 도면들이다.
먼저, 도 7에서 설명된 로우 해머 모니터링 동작(단계 S720)에 의해, 제어 로직 회로(220)는 억세스 어드레스 엔트리 및 억세스 회수를 어드레스 테이블(310)에 저장할 수 있다. 어드레스 테이블(310)의 어드레스 저장부(312)와 카운터 저장부(314)는, 도 9에 도시된 바와 같이, 4개의 레지스터들로 구성된다고 가정한다. 예시적으로, 도 9의 어드레스 테이블(310)에 억세스 회수 32를 갖는 0x02 어드레스 엔트리, 억세스 회수 15를 갖는 0x06 어드레스 엔트리, 억세스 회수 8을 갖는 0x0A 어드레스 엔트리 및 억세스 회수 92를 갖는 0x0C 어드레스 엔트리가 어드레스 저장부(312) 및 카운터 저장부(314)에 미리 저장되어 있다고 가정하자.
도 1 내지 도 7과 연계하여 도 8을 참조하면, 단계 S800에서, 제어 로직 회로(220)는 로우 액티브 커맨드와 함께 제1 로우 어드레스를 수신할 수 있다. 단계 S810에서, 제어 로직 회로(220)는 수신된 제1 로우 어드레스가 어드레스 테이블(310)에 저장되어 있는 어드레스 엔트리와 일치하는지 판단할 수 있다. 판단 결과, 일치하는 하면(YES) 단계 S820으로 이동하고, 일치하지 않으면(NO), 단계 S830으로 이동할 수 있다. 단계 S820에서, 제어 로직 회로(220)는 일치된 어드레스 엔트리의 카운터 값을 1 증가시킬 수 있다.
단계 S830에서, 제어 로직 회로(220)는 어드레스 테이블(310)의 어드레스 엔트리(들)가 가득 채워져서 빈공간이 없는지를 판단할 수 있다. 판단 결과, 빈 공간이 있으면(NO) 단계 S840로 이동하고, 빈 공간이 없으면 단계 S831로 이동할 수 있다. 단계 S840에서, 제어 로직 회로(220)는 어드레스 테이블(310) 내 빈 공간에 제1 로우 어드레스 엔트리를 저장할 수 있다.
단계 S831에서, 제어 로직 회로(220)는 어드레스 테이블(310)의 어드레스 엔트리(들)에 대하여 카운터-기반의 평탄화 동작을 수행할 수 있다. 제어 로직 회로(220)는 어드레스 테이블(310)에 저장되어 있는 어드레스 엔트리들 중에서 가장 낮은 억세스 회수를 갖는 어드레스 엔트리를 선택할 수 있다. 제어 로직 회로(220)는 제1 스왑 회로(320)를 이용하여 가장 낮은 억세스 회수를 갖는 어드레스 엔트리와 제1 로우 어드레스 엔트리를 스왑할 수 있다.
단계 S831는 도 9의 Ta 및 Tb 시점에서 수행될 수 있다. Ta 시점에서, 0x0E 로우 어드레스가 억세스될 수 있다. 제어 로직 회로(220)는 수신된 0x0E 로우 어드레스가 어드레스 테이블(310)에 저장되어 있는 어드레스 엔트리와 불일치하고(단계 S810) 어드레스 테이블(310)에 빈 공간이 없을 때(S830), 가장 낮은 억세스 회수 8을 갖는 0x0A 어드레스 엔트리를 선택할 수 있다. 제1 스왑 회로(320)는 선택된 0x0A 어드레스 엔트리와 0x0E 어드레스 엔트리를 스왑할 수 있다. 어드레스 테이블(310)에서, 0x0A 어드레스 엔트리 자리에는 0x0E 어드레스 엔트리로 교체되어 저장될 수 있다. 이 때, 제1 스왑 회로(320)는 0x0E 어드레스 엔트리의 억세스 회수를 스왑된 0x0A 어드레스 엔트리의 억세스 회수 8을 제1 값(예, 1) 만큼 증가시켜서 저장할 수 있다. 예시적으로, 0x0E 어드레스 엔트리의 억세스 회수는 9로 저장될 수 있다.
단계 S832에서, 제어 로직 회로(220)는 어드레스 테이블(310)의 어드레스 엔트리(들)에 대하여 랜덤 선택 동작을 수행할 수 있다. 제어 로직 회로(220)는 난수 생성기(340)를 이용하여 어드레스 테이블(310)의 어드레스 엔트리(들) 중에서 어느 하나를 무작위로 선택할 수 있다.
단계 S833에서, 제어 로직 회로(220)는 비교 회로(330)를 이용하여 단계 S832의 랜덤 선택 동작에 의해 선택된 어드레스 엔트리의 억세스 회수가 가장 큰 값이 아닌지를 판단할 수 있다. 판단 결과, 가장 큰 값이면(NO) 단계 S832로 이동하고, 가장 큰 값이 아니면(YES) 단계 S834로 이동할 수 있다. 단계 S832 및 단계 S833은 가장 큰 값이 아닌 억세스 회수의 어드레스 엔트리가 선택될 때까지 반복될 수 있다.
단계 S832 및 단계 S833은 도 10의 Tc 시점에서 수행될 수 있다. Tc 시점에서, 비교 회로(330)는 어드레스 테이블(310)에서 가장 큰 값의 억세스 회수 92가 아닌 억세스 회수 32 또는 15 중에서 하나를 선택할 수 있다. 예시적으로, 비교 회로(330)에 의해 억세스 회수 15가 선택될 수 있다.
단계 S834에서, 제어 로직 회로(220)는 어드레스 테이블(310)의 어드레스 엔트리(들)에 대하여 랜덤 스왑 동작을 수행할 수 있다. 제어 로직 회로(220)는 제2 스왑 회로(350)를 이용하여 비교 회로(330)에 의해 선택된 가장 큰 값이 아닌 억세스 회수와 제1 로우 어드레스 엔트리의 억세스 회수를 스왑할 수 있다.
단계 S834는 도 11의 Td 시점에서 수행될 수 있다. Td 시점에서, 제2 스왑 회로(350)는 단계 S832 및 단계 S833에 의해 선택된 가장 큰 억세스 회수가 아닌 억세스 회수 15와 0x0E 어드레스 엔트리의 억세스 회수 9를 스왑할 수 있다. 이에 따라, 0x0E 어드레스 엔트리의 억세스 회수는 9에서 15로 변경되고, 억세스 회수 15의 0x06 어드레스 엔트리의 억세스 회수는 15에서 9로 변경될 수 있다. 실시예에 따라, 억세스 회수 대신에 0x0E 어드레스 엔트리와 0x06 어드레스 엔트리끼리 스왑될 수 있다.
이러한 방식으로 무작위로 수행되는 어드레스 테이블(310)에 저장된 어드레스 엔트리들에 대한 평탄화 동작 및 랜덤 스왑 동작(S730)은 공격자는 알 수 없을 것이다. 또한, 로우 해머 모니터링 시간 프레임 마다 평탄화 동작 및 랜덤 스왑 동작(S730)의 무작위성 때문에, 해커 패턴의 유인 로우 해머 공격이 용이하지 않을 것이다. 이에 따라, 제어 로직 회로(220)는 로우 해머 정보가 유실되는 것을 방지하고 해커 패턴의 로우 해머 공격이 용이하지 않게 방어할 수 있다.
도 12는 본 발명의 예시적인 실시예에 따른 로우 해머를 제어하는 메모리 장치를 설명하는 도면이다. 도12는 HBM으로 구현된 도 1의 메모리 장치(120)를 보여준다. 도12에 도시된 HBM 구성은 예로서 제공되며, 반드시 실제의 HBM 구성은 아니라는 것을 밝혀둔다. 또한, 도12에 도시된 예시적인 HBM 구성은 본 개시 내용에 대한 제한을 나타내거나 암시하지 않는다. 이하, 서로 다른 도면에서 동일한 참조 번호에 붙은 첨자(예컨대, 120a의 a)는 유사하거나 동일한 기능을 하는 다수의 회로를 구분하기 위한 것이다. 설명의 편의를 위하여, 메모리 장치(120a)는 HBM(120a)으로 혼용될 수 있다.
도 1 및 도12를 참조하면, HBM(120a)은 JEDEC 표준의 HBM 프로토콜을 통하여 호스트 장치(110)에 연결될 수 있다. HBM 프로토콜은 3차원 적층 메모리들(예를 들어, DRAM)을 위한 고성능 랜덤 액세스 메모리(RAM) 인터페이스이다. HBM(120a)은 일반적으로 다른 DRAM 기술들(예를 들어, DDR4, GDDR5 등)보다 실질적으로 더 작은 폼 팩터(form factor)에서, 더 적은 전력을 소비하면서, 더 넓은 대역폭을 달성한다.
HBM(120a)은 서로 독립된 인터페이스를 갖는 다수의 채널들(CH1~CH8)을 포함함으로써 높은 대역폭(Bandwidth)을 가질 수 있다. HBM(120a)은 다수개의 다이들(910, 920)을 포함할 수 있으며, 일 예로서 로직 다이(또는, 버퍼 다이)(910)와 로직 다이(910) 위에 적층된 하나 이상의 코어 다이들(920)을 포함할 수 있다. 도 9의 예에서는, 제1 내지 제4 코어 다이들(921-924)이 HBM(120a)에 구비되는 예가 도시되었으나, 상기 코어 다이들(920)의 개수는 다양하게 변경될 수 있다. 코어 다이들(920)은 메모리 다이들로 지칭될 수 있다.
제1 내지 제4 코어 다이들(921-924) 각각은 하나 이상의 채널을 포함할 수 있다. 도 9에서는 제1 내지 제4 코어 다이들(921-924) 각각이 두 개의 채널을 포함함에 따라 HBM(120a)은 8 개의 채널들(CH1~CH8)을 갖는 예가 도시된다. 예컨대, 제1 코어 다이(921)는 제1 채널 및 제3 채널(CH1, CH3)을 포함하고, 제2 코어 다이(922)는 제2 채널 및 제4 채널(CH2, CH4)을 포함하며, 제3 코어 다이(923)는 제5 채널 및 제7 채널(CH5, CH7)을 포함하며, 제4 코어 다이(924)는 제6 채널 및 제8 채널(CH6, CH8)을 포함할 수 있다.
로직 다이(910)는 호스트 장치(110)와 통신하는 인터페이스 회로(911)를 포함할 수 있으며, 인터페이스 회로(911)를 통해 호스트 장치(110)로부터 커맨드/어드레스 및 데이터를 수신할 수 있다. 호스트 장치(110)는 채널(들)(CH1~CH8)에 대응하여 배치되는 버스(들)(130)을 통해 커맨드/어드레스 및 데이터를 전송할 수 있으며, 채널 별로 버스(130)가 구분되도록 형성되거나, 일부의 버스(130)는 적어도 두 개의 채널들에 공유될 수도 있을 것이다. 인터페이스 회로(911)는 호스트 장치(110)가 메모리 동작 또는 연산 처리를 요청하는 채널로 커맨드/어드레스 및 데이터를 전달할 수 있다. 또한, 본 발명의 예시적인 실시예에 따라, 코어 다이들(920) 각각 또는 채널들 각각은 프로세서-인-메모리(Processor In Memory: PIM) 회로를 포함할 수 있다.
호스트 장치(110)는 다수의 연산 작업들 또는 커널들 중 적어도 일부가 HBM(120a)에서 수행될 수 있도록 커맨드/어드레스 및 데이터를 제공할 수 있으며, 호스트 장치(110)가 지정하는 채널의 PIM 회로에서 연산 처리가 수행될 수 있다. 일 예로서, 수신된 커맨드/어드레스가 연산 처리를 지시하는 경우, 해당 채널의 PIM 회로는 호스트 장치(110)로부터 제공되는 기입 데이터 및/또는 해당 채널에서 독출되는 데이터를 이용하여 연산 처리를 수행할 수 있다. 다른 예로서, HBM(120a)의 해당 채널로 수신된 커맨드/어드레스가 메모리 동작을 지시하는 경우에는 데이터에 대한 억세스 동작이 수행될 수 있다.
실시예에 따라, 채널들(CH1~CH8) 각각은 다수 개의 뱅크들을 포함할 수 있고, 각각의 채널의 PIM 회로에는 하나 이상의 프로세싱 소자들이 구비될 수 있다. 일 예로서, 각각의 채널에서 프로세싱 소자들의 개수는 뱅크들의 개수와 동일할 수 있으며, 또는 프로세싱 소자들의 개수가 뱅크들의 개수보다 적음에 따라 하나의 프로세싱 소자가 적어도 두 개의 뱅크들에 공유될 수도 있을 것이다. 각 채널의 PIM 회로는 호스트 장치(110)에 의해 오프로드된 커널을 실행할 수 있다.
실시예에 따라, 채널들(CH1~CH8) 각각은 도 1 내지 도 11을 참조하여 설명된 로우 해머 제어 회로를 포함할 수 있다. 채널들(CH1~CH8) 각각은 로우 해머 모니터 시간 프레임(tREFi) 동안 억세스되는 로우 어드레스와 억세스 회수와의 상관 관계를 나타내는 로직 회로를 포함하고, 로직 회로는 제1 로우 어드레스에 상응하는 제1 어드레스 엔트리 및 제1 억세스 회수를 저장하는 어드레스 테이블을 포함할 수 있다. 채널들(CH1~CH8) 각각은 어드레스 테이블에서 가장 낮은 제2 억세스 회수를 갖는 제2 어드레스 엔트리와 제1 어드레스 엔트리를 스왑시키는 평탄화 동작 및 랜덤 선택 동작을 수행하고, 어드레스 테이블에서 가장 큰 값이 아닌 제3 억세스 회수를 갖는 제3 어드레스 엔트리와 제1 어드레스 엔트리를 스왑시키는 랜덤 스왑 동작을 무작위로 수행할 수 있다. 이에 따라, 채널들(CH1~CH8) 각각은 낮은 억세스 회수를 갖는 어드레스 엔트리가 레지스터들에서 퇴출되는 것을 방지하고 해커 패턴의 로우 해머 공격이 용이하지 않게 방어할 수 있다.
한편, 로직 다이(910)는 스루 실리콘 비아(Through Silicon Via: TSV) 영역(912), HBM 물리 계층 인터페이스(PHYsical layer interface: HBM PHY) 영역(913) 및 직렬화기/역직렬화기(SERializer/DESerializer: SERDES) 영역(914)을 더 포함할 수 있다. TSV 영역(912)은 코어 다이들(920)과의 통신을 위한 TSV가 형성되는 영역으로, 채널(들)(CH1~CH8)에 대응하여 배치되는 버스(들)(130)이 형성되는 영역이다. 각각의 채널(CH1~CH8)이 128 비트의 대역폭을 갖는 경우, TSV들은 1024 비트의 데이터 입출력을 위한 구성들을 포함할 수 있다.
HBM PHY 영역(913)은 메모리 콘트롤러(112)와 채널들(CH1~CH8)과의 통신을 위해 다수의 입출력 회로를 포함할 수 있으며, 일 예로서 HBM PHY 영역(913)은 메모리 콘트롤러(112)와 채널들(CH1~CH8)을 연결하기 위한 하나 이상의 인터컨넥트 회로들을 포함할 수 있다. HBM PHY 영역(913)은 메모리 콘트롤러(112)와 채널들(CH1~CH8) 사이의 효율적인 통신에 요구되는 신호들, 주파수, 타이밍, 구동, 상세 동작 파라미터 및 기능성을 위해 제공되는 물리적 또는 전기적 계층과 논리적 계층을 포함할 수 있다. HBM PHY 영역(913)은 해당 채널에 대하여 메모리 셀에 대응하는 로우 및 칼럼을 선택하는 것, 메모리 셀에 데이터를 기입하는 것, 또는 기입된 데이터를 독출하는 것과 같은 메모리 인터페이싱을 수행할 수 있다. HBM PHY 영역(913)은 JEDEC 표준의 HBM 프로토콜의 특징들을 지원할 수 있다.
SERDES 영역(914)은 호스트 장치(110)의 프로세서(들)의 프로세싱 스루풋이 증가함에 따라, 그리고 메모리 대역폭에 대한 요구들이 증가함에 따라, JEDEC(Joint Electron Device Engineering Council) 표준의 SERDES 인터페이스를 제공하는 영역이다. SERDES 영역(914)은 SERDES 송신기 부분, SERDES 수신기 부분 및 제어기 부분을 포함할 수 있다. SERDES 송신기 부분은 병렬-투-직렬 회로 및 송신기를 포함하고, 병렬 데이터 스트림을 수신하고, 수신된 병렬 데이터 스트림을 직렬화 할 수 있다. SERDES 수신기 부분은 수신기 증폭기, 등화기, 클록 및 데이터 복원 회로 및 직렬-투-병렬 회로를 포함하고, 직렬 데이터 스트림을 수신하고, 수신된 직렬 데이터 스트림을 병렬화 할 수 있다. 제어기 부분은 에러 검출 회로, 에러 정정 회로 및 FIFO(First In First Out)와 같은 레지스터들을 포함할 수 있다.
도 13은 본 발명의 실시예들에 따른 로우 해머를 제어하는 메모리 장치를 포함하는 시스템(1000)을 나타내는 블록 다이어그램이다.
도 13을 참조하면, 시스템(1000)은 카메라(1100), 디스플레이(1200), 오디오 처리부(1300), 모뎀(1400), DRAM들(1500a, 1500b), 플래시 메모리들(1600a, 1600b), I/O 디바이스들(1700a, 1700b) 및 어플리케이션 프로세서(Application Processor, 1800, 이하 "AP"라고 칭함)를 포함할 수 있다. 시스템(1000)은 랩탑(laptop) 컴퓨터, 휴대용 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기, 또는 IOT(Internet Of Things) 기기로 구현될 수 있다. 또한, 시스템(1000)은 서버(Server), 또는 개인용 컴퓨터(Personal Computer)로 구현될 수도 있다.
카메라(1100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영하고, 쵤영한 이미지/영상 데이터를 저장하거나 디스플레이(1200)로 전송할 수 있다. 오디오 처리부(1300)는 플래시 메모리 장치들(1600a, 1600b)나 네트워크의 컨텐츠에 포함된 오디오 데이터를 처리할 수 있다. 모뎀(1400)는 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하고, 수신측에서 원래의 신호로 복구하기 위해 복조할 수 있다. I/O 디바이스들(1700a, 1700b)는 USB(Universal Serial Bus)나 스토리지, 디지털 카메라, SD(Secure Digital) 카드, DVD(Digital Versatile Disc), 네트워크 어댑터(Network adapter), 터치 스크린 등과 같은 디지털 입력 및/또는 출력 기능을 제공하는 기기들을 포함할 수 있다.
AP(1800)는 시스템(1000)의 전반적인 동작을 제어할 수 있다. AP(1800)는 플래시 메모리 장치들(1600a, 1600b)에 저장된 컨텐츠의 일부가 디스플레이(1200)에 표시되도록 디스플레이(1200)를 제어할 수 있다. AP(1800)는 I/O 디바이스들(1700a, 1700b)을 통하여 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다. AP(1800)는 AI(Artifitial Intelligence) 데이터 연산을 위한 전용 회로인 엑셀레이터(Accelerator) 블록을 포함하거나, AP(1800)와 별개로 엑셀레이터 칩(1820)을 구비할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(1820)에 추가적으로 DRAM(1500b)이 장착될 수 있다. 엑셀레이터는 AP(1800)의 특정 기능을 전문적으로 수행하는 기능 블록으로, 엑셀레이터는 그래픽 데이터 처리를 전문적으로 수행하는 기능 블럭인 GPU, AI 계산과 인퍼런스(Inference)를 전문적으로 수행하기 위한 블럭인 NPU(Neural Processing Unit), 데이터 전송을 전문적으로 하는 블록인 DPU(Data Processing Unit)를 포함할 수 있다
시스템(1000)은 복수의 DRAM들(1500a, 1500b)을 포함할 수 있다. AP(1800)는 JEDEC(Joint Electron Device Engineering Council) 표준 규격에 맞는 커맨드와 모드 레지스터(MRS) 셋팅을 통하여 DRAM들(1500a, 1500b)을 제어하거나, 저전압/고속/신뢰성 등 업체 고유 기능 및 CRC(Cyclic Redundancy Check)/ECC(Error Correction Code) 기능을 사용하기 위하여 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어 AP(1800)는 LPDDR4, LPDDR5 등의 JEDEC 표준 규격에 맞는 인터페이스로 DRAM(1500a)과 통신할 수 있으며, 엑셀레이터 블록 또는 엑셀레이터 칩(1820)는 DRAM(1500a)보다 높은 대역폭을 가지는 엑셀레이터용 DRAM(1500b)을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수 있다.
도 13에서는 DRAM들(1500a, 1500b)만을 도시하였으나, 이에 한정되지 않고 AP(1800)이나 엑셀레이터 칩(1820) 대역폭과 반응 속도, 전압 조건들을 만족한다면 PRAM이나 SRAM, MRAM, RRAM, FRAM 또는 Hybrid RAM의 메모리 등 어떤 메모리라도 사용 가능하다. DRAM들(1500a, 1500b)은 I/O 디바이스(1700a, 1700b)나 플래시 메모리들(1600a, 1600b) 보다 상대적으로 작은 레이턴시(latency)와 대역폭(bandwidth)를 가지고 있다. DRAM들(1500a, 1500b)은 시스템(1000)의 파워 온 시점에 초기화되고, 운영 체제와 어플리케이션 데이터가 로딩되어 운영 체제와 어플리케이션 데이터의 임시 저장 장소로 사용되거나 각종 소프트웨어 코드의 실행 공간으로 사용될 수 있다.
DRAM들(1500a, 1500b) 내에서는 더하기/빼기/곱하기/나누기 사칙 연산과 벡터 연산, 어드레스 연산, 또는 FFT(Fast Fourier Transform) 연산이 수행될 수 있다. 또한, DRAM들(1500a, 1500b) 내에서는 인퍼런스(inference)에 사용되는 수행을 위한 함수 기능(function)이 수행될 수 있다. 여기서, 인퍼런스는 인공 신경망(artificial neural network)을 이용한 딥러닝 알고리즘에서 수행될 수 있다. 딥러닝 알고리즘은 다양한 데이터를 통해 모델을 학습하는 트레이닝(training) 단계와 학습된 모델로 데이터를 인식하는 인퍼런스 단계를 포함할 수 있다. 실시예로서, 사용자가 카메라(1100)를 통해 촬영한 이미지는 신호 처리되어 DRAM(1500b) 내에 저장이 되며, 엑셀레이터 블록 또는 엑셀레이터 칩(1820)은 DRAM(1500b)에 저장된 데이터와 인퍼런스에 사용되는 함수를 이용하여 데이터를 인식하는 AI 데이터 연산을 수행할 수 있다.
시스템(1000)은 DRAM들(1500a, 1500b) 보다 큰 용량을 가진 복수의 스토리지 또는 복수의 플래시 메모리들(1600a, 1600b)을 포함할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(1820)은 플래시 메모리 장치(1600a, 1600b)를 이용하여 트레이닝(training) 단계와 AI 데이터 연산을 수행할 수 있다. 일 실시예로, 플래시 메모리들(1600a, 1600b)은 메모리 콘트롤러(1610) 내에 구비된 연산 장치를 사용하여 AP(1800) 및/내지 엑셀레이터 칩(1820)이 수행하는 트레이닝(training) 단계과 인퍼런스 AI 데이터 연산을 보다 효율적으로 수행할 수 있다. 플래시 메모리들(1600a, 1600b)은 카메라(1100)를 통하여 찍은 사진을 저장하거나, 데이터 네트워크로 전송 받은 데이터를 저장할 수 있다. 예를 들어, 증강 현실(Augmented Reality)/가상 현실(Virtual Reality), HD(High Definition) 또는 UHD(Ultra High Definition) 컨텐츠를 저장할 수 있다.
시스템(1000)에서, DRAM들(1500a, 1500b)은 도 1 내지 도 11을 참조하여 설명된 로우 해머 제어 회로를 포함할 수 있다. DRAM들(1500a, 1500b)은 로우 해머 모니터 시간 프레임(tREFi) 동안 억세스되는 로우 어드레스와 억세스 회수와의 상관 관계를 나타내는 로직 회로를 포함하고, 로직 회로는 제1 로우 어드레스에 상응하는 제1 어드레스 엔트리 및 제1 억세스 회수를 저장하는 어드레스 테이블을 포함할 수 있다. DRAM들(1500a, 1500b)은 어드레스 테이블에서 가장 낮은 제2 억세스 회수를 갖는 제2 어드레스 엔트리와 제1 어드레스 엔트리를 스왑시키는 평탄화 동작 및 랜덤 선택 동작을 수행하고, 어드레스 테이블에서 가장 큰 값이 아닌 제3 억세스 회수를 갖는 제3 어드레스 엔트리와 제1 어드레스 엔트리를 스왑시키는 랜덤 스왑 동작을 무작위로 수행할 수 있다. 이에 따라, DRAM들(1500a, 1500b)은 낮은 억세스 회수를 갖는 어드레스 엔트리가 레지스터들에서 퇴출되는 것을 방지하고 해커 패턴의 로우 해머 공격이 용이하지 않게 방어할 수 있다.
본 발명은 도면에 도시된 제한된 수의 실시예들과 관련하여 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변경들 및 변형들, 그리고 균등한 다른 실시예들이 가능하다는 점을 인식할 것이다. 따라서, 첨부된 청구항들은 본 발명의 진정한 사상 및 범위 내에 속하는 바와 같은 모든 그러한 변경들 및 변형들을 커버하는 것을 의도한다.

Claims (20)

  1. 메모리 장치에 있어서,
    복수의 메모리 셀 로우들을 포함하는 메모리 셀 어레이;
    로우 해머 모니터링 시간 프레임 동안 상기 메모리 셀 어레이를 억세스하는 로우 어드레스를 모니터링하고, 상기 로우 어드레스를 어드레스 테이블의 어드레스 엔트리로 저장하는 제어 로직 회로, 상기 어드레스 테이블은 상기 어드레스 엔트리의 억세스 회수를 저장하고; 및
    상기 로우 해머 모니터링 시간 프레임 동안 상기 어드레스 테이블에 저장된 최대 억세스 회수를 갖는 상기 어드레스 엔트리에 대응하는 메모리 셀 로우와 물리적으로 인접한 메모리 셀 로우를 리프레쉬하는 리프레쉬 제어 회로를 포함하고,
    상기 제어 로직 회로는 상기 어드레스 테이블에 저장된 어드레스 엔트리들에 대하여 카운터 기반의 평탄화 동작 및 랜덤 스왑 동작을 수행하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제어 로직 회로는 제1 로우 어드레스를 수신하여 상기 어드레스 테이블의 빈 공간에 제1 억세스 회수를 갖는 제1 어드레스 엔트리로 저장하는 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 억세스 회수는 1로 설정되는 메모리 장치.
  4. 제1항에 있어서,
    상기 제어 로직 회로는 제1 로우 어드레스를 수신하고, 상기 어드레스 테이블에 빈 공간이 없을 때 상기 어드레스 테이블에서 제2 억세스 회수를 갖는 제2 어드레스 엔트리를 선택하고, 상기 제1 어드레스 엔트리와 상기 제2 어드레스 엔트리를 스왑시키는 제1 스왑 동작을 수행하고,
    상기 제2 억세스 회수는 상기 어드레스 테이블에서 가장 낮은 억세스 회수인 메모리 장치.
  5. 제4항에 있어서,
    상기 제어 로직 회로는 상기 제1 어드레스 엔트리의 억세스 회수를 상기 제2 억세스 회수에 1 증가된 값인 제1 값으로 설정하여 상기 평탄화 동작을 수행하는 메모리 장치.
  6. 제5항에 있어서,
    상기 제어 로직 회로는 상기 어드레스 테이블에서 제3 억세스 회수를 갖는 제3 어드레스 엔트리를 무작위로 선택하고, 상기 제1 어드레스 엔트리와 상기 제3 어드레스 엔트리와 관련되는 제2 스왑 동작을 수행하고,
    상기 제3 억세스 회수는 상기 어드레스 테이블에서 가장 큰 값이 아닌 메모리 장치.
  7. 제6항에 있어서,
    상기 제2 스왑 동작은 상기 제1 어드레스 엔트리가 갖는 상기 제1 값의 억세스 회수를 상기 제3 억세스 회수와 스왑하는 랜덤 스왑 동작인 메모리 장치.
  8. 제6항에 있어서,
    상기 제2 스왑 동작은 상기 제1 어드레스 엔트리와 상기 제3 어드레스 엔트리를 스왑하는 랜덤 스왑 동작인 메모리 장치.
  9. 제1항에 있어서,
    상기 제어 로직 회로는 상기 로우 해머 모니터링 시간 프레임 경과 후, 상기 어드레스 테이블을 빈 공간으로 리셋시키는 메모리 장치.
  10. 제1항에 있어서,
    상기 제어 로직 회로는 상기 메모리 장치에 규정된 기본 리프레쉬 레이트 시간(tREFi)을 상기 로우 해머 모니터링 시간 프레임으로 이용하는 메모리 장치.
  11. 로우 해머 모니터링 시간 프레임 동안에 억세스되는 로우 어드레스와 억세스 회수와의 상관 관계를 나타내는 로직 회로,
    상기 로직 회로는 제1 로우 어드레스에 상응하는 제1 어드레스 엔트리 및 제1 억세스 회수를 저장하는 어드레스 테이블을 포함하고;
    상기 어드레스 테이블에서 제2 억세스 회수를 갖는 제2 어드레스 엔트리를 선택하고, 상기 제1 어드레스 엔트리와 상기 제2 어드레스 엔트리를 스왑시키는 제1 스왑 동작을 수행하는 제1 스왑 회로,
    상기 제2 억세스 회수는 상기 어드레스 테이블에서 가장 낮은 억세스 회수이고; 및
    상기 어드레스 테이블에서 제3 억세스 회수를 갖는 제3 어드레스 엔트리를 선택하고, 상기 제1 어드레스 엔트리와 상기 제3 어드레스 엔트리와 관련되는 제2 스왑 동작을 수행하는 제2 스왑 회로를 포함하고,
    상기 제3 억세스 회수는 상기 어드레스 테이블에서 가장 큰 값이 아닌 억세스 회수인 제어 로직 회로.
  12. 제11항에 있어서, 상기 제어 로직 회로는,
    상기 어드레스 테이블에서 상기 제3 어드레스 엔트리를 무작위로 선택하는 난수 생성기를 더 포함하는 제어 로직 회로.
  13. 제11항에 있어서,
    상기 제1 스왑 회로는 상기 제2 어드레스 엔트리를 상기 제1 어드레스 엔트리와 스왑시킬 때, 상기 제2 억세스 회수를 1 증가시킨 제1 값을 상기 제1 어드레스 엔트리의 억세스 회수로 설정하여 상기 어드레스 테이블에 저장된 어드레스 엔트리들에 대하여 평탄화 동작을 수행하는 제어 로직 회로.
  14. 제13항에 있어서,
    상기 제2 스왑 회로는 상기 제1 어드레스 엔트리가 갖는 상기 제1 값의 억세스 회수를 상기 제3 억세스 회수와 스왑하는 랜덤 스왑 동작을 수행하는 제어 로직 회로.
  15. 제13항에 있어서,
    상기 제2 스왑 회로는 상기 제1 어드레스 엔트리와 상기 제3 어드레스 엔트리를 스왑하는 랜덤 스왑 동작을 수행하는 제어 로직 회로.
  16. 복수의 메모리 셀 로우들을 포함하는 메모리 장치의 동작 방법에 있어서,
    로우 해머 모니터링 시간 프레임 동안 상기 메모리 셀 어레이를 억세스하는 제1 로우 어드레스를 모니터링하는 단계;
    상기 제1 로우 어드레스에 상응하는 제1 어드레스 엔트리 및 제1 억세스 회수를 어드레스 테이블에 저장하는 단계;
    상기 어드레스 테이블에서 제2 억세스 회수를 갖는 제2 어드레스 엔트리를 선택하는 단계, 상기 제2 억세스 회수는 상기 어드레스 테이블에서 가장 낮은 억세스 회수이고;
    상기 제1 어드레스 엔트리와 상기 제2 어드레스 엔트리와 관련되는 제1 스왑 동작을 수행하는 단계,
    상기 어드레스 테이블에서 제3 억세스 회수를 갖는 제3 어드레스 엔트리를 무작위로 선택하는 단계, 상기 제3 억세스 회수는 상기 어드레스 테이블에서 가장 큰 값이 아닌 억세스 회수이고;
    상기 제1 어드레스 엔트리와 상기 제3 어드레스 엔트리와 관련되는 제2 스왑 동작을 수행하는 단계; 및
    상기 로우 해머 모니터링 시간 프레임 동안 상기 어드레스 테이블에 저장된 최대 억세스 회수를 갖는 상기 어드레스 엔트리에 대응하는 메모리 셀 로우와 물리적으로 인접한 메모리 셀 로우를 리프레쉬하는 단계를 포함하는 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 제1 로우 어드레스에 상응하는 상기 제1 어드레스 엔트리 및 상기 제1 억세스 회수를 상기 어드레스 테이블에 저장하는 단계는,
    상기 어드레스 테이블에 빈 공간이 없을 때 상기 어드레스 테이블에서 제2 억세스 회수를 갖는 제2 어드레스 엔트리를 선택하는 단계, 상기 제2 억세스 회수는 상기 어드레스 테이블에서 가장 낮은 억세스 회수이고; 및
    상기 제1 어드레스 엔트리와 상기 제2 어드레스 엔트리를 스왑하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  18. 제17항에 있어서, 상기 메모리 장치의 동작 방법은,
    상기 제1 어드레스 엔트리의 억세스 회수를 상기 제2 억세스 회수에 1 증가된 값인 제1 값으로 설정하여 평탄화 동작을 수행하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 제1 어드레스 엔트리와 상기 제3 어드레스 엔트리와 관련되는 상기 제2 스왑 동작을 수행하는 단계는,
    상기 제1 어드레스 엔트리가 갖는 상기 제1 값의 억세스 회수를 상기 제3 억세스 회수와 스왑하는 랜덤 스왑 동작을 수행하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  20. 제16항에 있어서,
    상기 제1 어드레스 엔트리와 상기 제3 어드레스 엔트리와 관련되는 상기 제2 스왑 동작을 수행하는 단계는,
    난수 생성기를 이용하여 상기 어드레스 테이블에서 상기 제3 어드레스 엔트리를 무작위로 선택하는 단계를 더 포함하는 메모리 장치의 동작 방법.
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