TW202414406A - 記憶體裝置、操作記憶體裝置的方法以及電子裝置 - Google Patents

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Abstract

本發明提供一種記憶體裝置，包含：記憶體胞元陣列，其中具有多個記憶體胞元列；及列錘擊管理電路，其經組態以基於預列錘擊位址以及在用於監視對多個記憶體胞元列的多個存取的監視週期期間與多個存取相關聯的多個輸入列位址中的各者而偵測列錘擊位址。再新控制電路經提供且經組態以對實體地鄰近於對應於列錘擊位址的記憶體胞元列的記憶體胞元列執行再新操作。

Description

記憶體裝置、操作記憶體裝置的方法以及電子裝置
本發明概念是關於一種電子裝置，且更特定言之，是關於一種用於管理列錘擊位址的積體電路記憶體裝置以及其操作方法。 [相關申請案的交叉參考]
本申請案主張2022年9月21日在韓國智慧財產局申請的韓國專利申請案第10-2022-0119545號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
使用半導體晶片的系統廣泛地使用動態隨機存取記憶體（DRAM）作為系統的操作記憶體或主記憶體。DRAM胞元大小減小以便增大DRAM容量及密度。歸因於繁重工作量，一些基於DRAM的系統可經歷斷續故障。此等故障通常可藉由對單列記憶體胞元的重複存取（所謂的列錘擊）來追蹤。歸因於列之間的寄生電磁耦合，對特定列的重複存取可引起鄰近列（例如，受害者列）的衰減率增大。此外，連接至受害者列的記憶體胞元可經干擾，從而引起其中記憶體胞元資料內的位元值翻轉的資料惡化。
為減少列錘擊，DRAM可監視在存取位址當中經集中地存取持續某一時間段的列錘擊位址。DRAM可將列錘擊位址儲存於一或多個暫存器中，且對實體地鄰近於對應於列錘擊位址的記憶體胞元列的記憶體胞元列執行再新操作。
一般而言，DRAM使用暫存器（或鎖存器）來控制列錘擊，且列錘擊位址的數目可由暫存器的數目判定。然而，列錘擊的類型不同，且若列錘擊位址的數目根據列錘擊的類型而增加，則DRAM中的暫存器的數目亦必須增加。然而，存在關於顯著地增加暫存器的數目的製造極限，及增加暫存器的數目不利地影響DRAM密度。
因此，需要在不增加暫存器的數目的情況下防禦各種類型的列錘攻擊的記憶體裝置及操作方法。
本發明概念提供一種用於管理各種類型的列錘擊及減少與列錘擊相關聯的暫存器的數目的記憶體裝置及其操作方法。
根據本發明概念的態樣，提供一種其中具有記憶體胞元陣列的記憶體裝置，所述記憶體胞元陣列包含多個記憶體胞元列。提供列錘擊管理電路，其經組態以基於以下各者偵測列錘擊位址：預列錘擊位址，及在用於監視對多個記憶體胞元列的多個存取的監視週期期間包含於多個存取中的多個輸入列位址中的各者。列錘擊管理電路亦經組態以回應於再新命令（諸如由主機提供的再新命令）而輸出列錘擊位址。亦提供再新控制電路，其經組態以對實體地緊鄰對應於列錘擊位址的記憶體胞元列的記憶體胞元列執行再新操作。
根據本發明概念的另一實施例，提供一種操作記憶體裝置的方法，其包含基於包含於藉由主機進行的多個存取中的多個輸入列位址及儲存於第一暫存器中的預列錘擊位址而將多個輸入列位址當中大於預列錘擊位址的輸入列位址或多個輸入列位址當中的第一最小輸入列位址作為列錘擊位址儲存於第二暫存器中。回應於由主機提供的再新命令，亦對實體地鄰近於對應於列錘擊位址的記憶體胞元列的記憶體胞元列執行再新操作。另外，可回應於再新命令而將列錘擊位址作為預列錘擊位址儲存於第一暫存器中。
根據本發明概念的另一實施例，提供一種記憶體裝置，其中包含記憶體胞元陣列。此記憶體胞元陣列包含多個記憶體胞元列。提供列錘擊管理電路，其經組態以：在用於監視對多個記憶體胞元列的多個存取的監視週期期間偵測列錘擊位址，及回應於自主機提供的再新命令而輸出列錘擊位址。提供再新控制電路，其經組態以輸出目標列位址以對實體地鄰近於對應於列錘擊位址的記憶體胞元列的記憶體胞元列執行再新操作。列錘擊管理電路可包含：第一暫存器，經組態以儲存在所述監視週期之前的監視週期中偵測為列錘擊位址的預列錘擊位址；第一比較器，經組態以輸出指示將自主機提供的輸入列位址與預列錘擊位址進行比較的結果的第一比較結果信號；第二暫存器，經組態以儲存輸入列位址；第二比較器，經組態以輸出指示將輸入列位址與儲存於第二暫存器中的列位址進行比較的結果的第二比較結果信號；旗標產生電路，經組態以基於第一比較結果信號及第二比較結果信號輸出旗標信號；以及暫存器控制電路，經組態以基於再新命令、第一比較結果信號、第二比較結果信號以及旗標信號而控制第二暫存器輸出儲存於第二暫存器中的列位址作為列錘擊位址。
根據本發明概念的另一實施例，提供一種其中具有記憶體胞元陣列的記憶體裝置，所述記憶體胞元陣列包含多個記憶體胞元列。提供列錘擊管理電路，其包含：第一暫存器，儲存在用於監視對多個記憶體胞元列的多個存取的監視週期中偵測到的預列錘擊位址，及第二暫存器，在監視週期之後針對每一後續監視週期依序儲存大於預列錘擊位址的一個列位址。提供再新控制電路，其經組態以在再新操作期間輸出實體地鄰近於對應於儲存於第二暫存器中的列位址的記憶體胞元列的記憶體胞元列的目標列位址。
根據本發明概念的另一實施例，提供一種電子裝置，包含：主機，其經組態以依序輸出輸入列位址且週期性地輸出再新命令；及記憶體裝置，其經組態以在監視週期中基於輸入列位址偵測列錘擊位址且回應於再新命令而執行再新操作。記憶體裝置包含其中具有多個記憶體胞元列的記憶體胞元陣列。提供列錘擊管理電路，其經組態以：基於輸入列位址中的各者及在監視週期之前偵測到的預列錘擊位址而偵測列錘擊位址，及回應於再新命令而輸出列錘擊位址。提供再新控制電路，其經組態以對實體地鄰近於對應於列錘擊位址的記憶體胞元列的記憶體胞元列執行再新操作。
根據本發明概念的另一實施例，一種記憶體裝置具備：記憶體胞元陣列，其中具有多個記憶體胞元列；列錘擊管理電路，經組態以回應於在監視時間週期期間對記憶體胞元陣列的多個字線存取而偵測與其多個記憶體胞元列內的記憶體胞元列相關聯的列錘擊位址；以及再新控制電路，經組態以回應於藉由列錘擊管理電路進行的列錘擊位址的偵測而對緊鄰與列錘擊位址相關聯的記憶體胞元列延伸的至少一個記憶體胞元列執行再新操作。
在下文中，將參考隨附圖式詳細描述本揭露的實施例。
圖1為用於描述根據本揭露的實施例的電子裝置的圖。
參考圖1，電子裝置100可為例如計算系統，諸如電腦、筆記本電腦、伺服器、工作站、攜帶型通信終端機、個人數位助理（personal digital assistant；PDA）、攜帶型多媒體播放器（portable multimedia player；PMP）、智慧型手機或穿戴式裝置。電子裝置100可包含主機裝置110及記憶體裝置120。
主機裝置110可為包含於計算系統中的組件的一部分，諸如圖形卡。主機裝置110可經由記憶體匯流排以通信方式連接至記憶體裝置120。
作為用於在電子裝置100中執行一般電腦操作的功能區塊，主機裝置110可對應於中央處理單元（central processing unit；CPU）、數位信號處理器（digital signal processor；DSP）、圖形處理單元（graphics processing unit；GPU）或應用程式處理器（application processor；AP）。主機裝置110可包含控制至記憶體裝置120或自記憶體裝置120的資料傳輸/接收的記憶體控制器111。主機裝置110可被稱為主機。
在一些實施例中，記憶體控制器111可經由記憶體匯流排提供對記憶體裝置120的存取。在一個實施例中，存取可包含主動命令及列位址。然而，本發明概念不限於此，且存取可更包含例如寫入命令或讀取命令、行位址以及預充電命令。
在一個實施例中，記憶體控制器111可依序輸出存取。當存取包含主動命令及列位址時，記憶體控制器111可依序輸出多個主動命令及多個列位址。在一些實施例中，記憶體控制器111可週期性地輸出再新命令。再新命令可為指示記憶體裝置120執行再新操作的命令。
記憶體控制器111可根據來自主機裝置110的記憶體請求存取記憶體裝置120。記憶體控制器111可包含用於與記憶體裝置120介接的記憶體實體層介面（記憶體PHY），諸如選擇對應於記憶體位置的列及行，及將資料寫入記憶體位置或自記憶體位置讀取資料。記憶體PHY可包含經提供用於在記憶體控制器111與記憶體裝置120之間高效通信所需的信號、頻率、時序、驅動、詳細操作參數以及功能性的實體或電氣層及邏輯層。記憶體PHY可支援電子裝置工程聯合委員會（Joint Electron Device Engineering Council；JEDEC）標準的雙資料速率（double data rate；DDR）及/或低功率雙資料速率（low power double data rate；LPDDR）協定的特徵。
記憶體控制器111及記憶體裝置120可經由記憶體匯流排彼此連接。儘管圖1中繪示時鐘信號CK、命令/位址CA、晶片選擇信號CS以及資料DQ各自經由圖1中的一個信號線提供，但實務上，時鐘信號CK、命令/位址CA、晶片選擇信號CS以及資料DQ中的各者可經由多個信號線或匯流排提供。記憶體控制器111與記憶體裝置120之間的信號線可經由連接器連接。舉例而言，連接器可實施為接腳、滾珠、信號線或其他硬體組件。
時鐘信號CK可經由記憶體匯流排的時鐘信號線自記憶體控制器111傳輸至記憶體裝置120。命令/位址CA可經由記憶體匯流排的命令/位址信號線自記憶體控制器111傳輸至記憶體裝置120。晶片選擇信號CS可經由記憶體匯流排的晶片選擇線自記憶體控制器111傳輸至記憶體裝置120。舉例而言，當晶片選擇信號CS激活至邏輯高位準時經由命令/位址信號線傳輸的信號可為命令。資料DQ可經由由記憶體匯流排的雙向信號線構成的資料匯流排自記憶體控制器111傳輸至記憶體裝置120或自記憶體裝置120傳輸至記憶體控制器111。
記憶體裝置120可寫入資料DQ或讀取資料DQ且在記憶體控制器111的控制下執行再新操作。舉例而言，記憶體裝置120可為雙資料速率同步動態隨機存取記憶體（double data rate synchronous dynamic random access memory；DDR SDRAM）裝置。然而，本發明概念的範疇不限於此，且記憶體裝置120可為揮發性記憶體裝置中的任一者，諸如LPDDR SDRAM、寬輸入/輸出（input/output；I/O）DRAM、高頻寬記憶體（HBM）、混合式記憶體立方體（hybrid memory cube；HMC）等等。
在一些實施例中，記憶體裝置120可基於主動命令及在監視週期中自記憶體控制器111提供的列位址而偵測列錘擊位址。在一個實施例中，監視週期可為再新率時間間隔tREFi，如下文參考圖4所描述。在另一實施例中，監視週期可為兩個再新操作週期ROP之間的週期，如下文參考圖5B及圖5C所描述。記憶體裝置120可回應於自記憶體控制器111提供的再新命令而基於所偵測到的列錘擊位址執行再新操作。自記憶體控制器111提供至記憶體裝置120的列位址可被稱為輸入列位址。
記憶體裝置120可包含記憶體胞元陣列121、列錘擊管理電路122以及再新控制電路123。記憶體胞元陣列121可包含多個字線、多個位元線以及多個記憶體胞元。多個記憶體胞元可形成於字線與位元線相交的點處。記憶體胞元陣列121的記憶體胞元可為揮發性記憶體胞元，例如，DRAM胞元。
列錘擊管理電路122可在監視週期期間對存取次數進行計數。列錘擊管理電路122可基於預列錘擊位址以及多個輸入列位址中的各者而偵測列錘擊位址。輸入列位址可為自記憶體控制器111提供的列位址。預列錘擊位址可為在當前監視週期之前的監視週期中偵測為列錘擊位址的列位址。預列錘擊位址可儲存於列錘擊管理電路122中。
在一個實施例中，列錘擊管理電路122可回應於再新命令而將列錘擊位址輸出至再新控制電路123。
在另一實施例中，列錘擊管理電路122可經由資料匯流排將列錘擊位址提供至記憶體控制器111。列錘擊管理電路122可回應於自記憶體控制器111接收到的再新命令以及至少一個目標列位址而將目標列位址輸出至再新控制電路123。目標列位址可為實體地鄰近於與列錘擊位址相關聯的記憶體胞元的記憶體胞元的列位址。
再新控制電路123可對實體地鄰近於對應於列錘擊位址的記憶體胞元列的記憶體胞元列執行再新操作。在實施例中，再新控制電路123可基於自列錘擊管理電路122提供的列錘擊位址而獲取目標列位址，且將目標列位址提供至記憶體胞元陣列121。
圖2為用於描述根據本揭露的示例性實施例的記憶體裝置的圖。圖2中所繪示的記憶體裝置200可對應於圖1中所繪示的記憶體裝置120。圖2中所繪示的記憶體裝置200的組態可作為實例提供。參考圖2，記憶體裝置200可包含記憶體胞元陣列210、列解碼器220、行解碼器230、輸入/輸出閘控電路241、輸入緩衝器242、輸出緩衝器234、位址緩衝器250、命令緩衝器260、命令解碼器270、控制邏輯電路280以及再新控制電路290。儘管圖2中未繪示，但記憶體裝置200可更包含時鐘緩衝器、模式暫存器集合（mode register set；MRS）、組控制邏輯、電壓產生電路以及類似者。
記憶體胞元陣列210可包含按以列及行配置的矩陣形式提供的多個記憶體胞元。記憶體胞元陣列210可包含連接至多個記憶體胞元的多個字線WL及多個位元線BL。多個字線WL可連接至多個記憶體胞元的列。一列記憶體胞元可為連接至特定字線的記憶體胞元。多個位元線BL可連接至多個記憶體胞元的行。一行記憶體胞元可為連接至特定位元線的記憶體胞元。連接至主動字線的記憶體胞元的資料可藉由連接至多個位元線BL的感測放大器感測及放大。
在一些實施例中，記憶體胞元陣列210可包含多個組。舉例而言，記憶體胞元陣列210可包含第一組BANK1至第四組BANK4。組控制邏輯可回應於組位址而產生組控制信號。此外，第一組BANK1至第四組BANK4當中對應於組位址的組的列解碼器220及行解碼器230可回應於組控制信號而激活。圖2中示出包含四個組的記憶體裝置200，但不限於此，且根據實施例，記憶體裝置200可包含任何數目個組。
列解碼器220及行解碼器230可經安置以對應於第一組BANK1至第四組BANK4中的各者，且可激活連接至對應於組位址的組的列解碼器220及行解碼器230。列解碼器220可解碼自位址緩衝器250接收的輸入列位址ROW_ADD，且自多個字線WL當中選擇對應於輸入列位址ROW_ADD的字線。在一些實施例中，列解碼器220可包含激活選定字線的字線驅動器。
行解碼器230可自記憶體胞元陣列210的多個位元線BL當中選擇預定位元線。行解碼器230可藉由在突發模式下基於行位址COL_ADD解碼逐漸增大+1的突發位址而產生行選擇信號，且將由行選擇信號選擇的位元線連接至I/O閘控電路241。突發位址可為對於讀取命令及/或寫入命令可關於突發長度BL存取的行位置的位址。
I/O閘控電路241可包含用於儲存由行選擇信號選擇的位元線的讀取資料的讀取資料鎖存器，及用於將寫入資料寫入至記憶體胞元陣列210中的寫入驅動器。可包含輸入緩衝器242及輸出緩衝器243。儲存於I/O閘控電路241（例如，讀取資料鎖存器）中的讀取資料可經由輸出緩衝器243提供至資料匯流排。寫入資料可經由連接至資料匯流排及I/O閘控電路241（例如，寫入驅動器）的輸入緩衝器242儲存於記憶體胞元陣列210中。
位址緩衝器250可自記憶體控制器111接收包含於命令/位址CA中的位址ADD。位址ADD可包含組位址、輸入列位址ROW_ADD以及行位址COL_ADD。位址緩衝器250可將組位址提供至組控制邏輯，將輸入列位址ROW_ADD提供至列解碼器220，且將行位址COL_ADD提供至行解碼器230。
命令緩衝器260可接收包含於命令/位址CA中的命令CMD。命令緩衝器260可將命令CMD提供至命令解碼器270。命令解碼器270可解碼命令CMD並將例如以下各者的對應命令提供至控制邏輯電路280：主動命令、寫入命令、讀取命令、預充電命令、再新命令以及類似者。
控制邏輯電路280可接收時鐘信號CK及命令CMD且產生用於控制記憶體裝置200的操作時序及/或記憶體操作的控制信號。控制邏輯電路280可將控制信號提供至記憶體裝置200的電路以如由MRS儲存的操作及控制參數中的設定進行操作。控制邏輯電路280可使用控制信號自記憶體胞元陣列210讀取資料且將資料寫入記憶體胞元陣列210。儘管位址緩衝器250、命令緩衝器260、命令解碼器270以及控制邏輯電路280在圖2中繪示為分開的組件，但位址緩衝器250、命令緩衝器260、命令解碼器270以及控制邏輯電路280可實施為單一元件。此外，儘管命令CMD及位址ADDR在圖2中作為分開的信號提供，但位址亦可包含於如以LPDDR標準或類似者呈現的命令中。
控制邏輯電路280可對存取記憶體胞元陣列210中的記憶體胞元列中的各者的次數進行計數。此外，控制邏輯電路280可回應於再新命令而初始化存取次數的經計數數目。
在一些實施例中，控制邏輯電路280可包含列錘擊管理電路281。儘管列錘擊管理電路281在圖2中繪示為包含於控制邏輯電路280中，但本發明概念不限於此，且列錘擊管理電路281可以與控制邏輯電路280分開的組態安置於控制邏輯電路280外部。列錘擊管理電路281可以硬體、韌體、軟體或其組合實施以用於控制及/或管理列錘擊。
列錘擊管理電路281可在用於監視對多個記憶體胞元列的存取的監視週期期間偵測列錘擊位址RH_ADD。在一些實施例中，當存取包含輸入列位址ROW_ADD時，列錘擊管理電路281可基於輸入列位址ROW_ADD偵測列錘擊位址RH_ADD。在實施例中，列錘擊管理電路281可在監視週期期間基於預列錘擊位址以及多個輸入列位址中的各者而偵測列錘擊位址RH_ADD。
在一些實施例中，列錘擊管理電路281可將偵測到的列錘擊位址RH_ADD傳輸至記憶體控制器111。在一個實施例中，記憶體控制器111可回應於列錘擊位址RH_ADD而發出再新命令。在另一實施例中，記憶體控制器111回應於列錘擊位址RH_ADD而將實體地鄰近於多個記憶體胞元列當中具有列錘擊位址RH_ADD的記憶體胞元列的記憶體胞元列的位址（例如，至少一個目標列位址TR_ADD）連同再新命令一起傳輸至記憶體裝置200。
列錘擊管理電路281可回應於再新命令而將列錘擊位址RH_ADD提供至再新控制電路290。在實施例中，列錘擊管理電路281可將自記憶體控制器111提供的至少一個目標列位址TR_ADD傳送至再新控制電路290。
再新控制電路290可對實體地鄰近於對應於列錘擊位址RH_ADD的記憶體胞元列的記憶體胞元列執行再新操作。在實施例中，再新控制電路290可向列解碼器220提供自列錘擊管理電路281傳輸的至少一個目標列位址TR_ADD以執行再新操作。在另一實施例中，再新控制電路290可基於自列錘擊管理電路281傳輸的列錘擊位址RH_ADD而獲得至少一個目標列位址TR_ADD，且將至少一個目標列位址TR_ADD提供至列解碼器220。在再新操作期間，可再新具有目標列位址TR_ADD的記憶體胞元列。
控制邏輯電路280可控制再新控制電路290，使得再新控制電路290回應於再新命令而對多個記憶體胞元列執行正常再新操作。正常再新操作可為藉由使再新計數器值增加+1來依序再新多個記憶體胞元列的操作。控制邏輯電路280亦可控制再新控制電路290回應於再新命令而執行目標列再新操作。目標列再新操作可為再新經受列錘攻擊的特定記憶體胞元列的操作。在實施例中，再新控制電路290可依序執行正常再新操作及目標再新操作。
圖3為用於解釋根據本揭露的實施例的列錘擊管理電路的圖。參考圖3，列錘擊管理電路300可包含暫存器控制電路310、第一暫存器320、第一比較器330、第二暫存器340、第二比較器350以及旗標產生電路360。暫存器控制電路310可回應於再新命令REF CMD、第一比較結果信號CR1、第二比較結果信號CR2以及旗標信號FLAG而控制第二暫存器340。
根據實施例，暫存器控制電路310可將輸入列位址ROW_ADD提供至第二暫存器340，且第二暫存器340可儲存輸入列位址ROW_ADD。當在監視週期中第一次輸入第一輸入列位址時，旗標信號FLAG可具有第一位元值。舉例而言，第一位元值可為「0」，且第二位元值可為「1」，但本發明概念不限於此。在下文中，假定旗標信號FLAG的第一位元值為「0」，且第二位元值為「1」。稍後將參考圖7描述前述實施例。
在一些實施例中，當第一輸入列位址小於或等於預列錘擊位址Rpre時，旗標信號FLAG可產生為具有第一位元值。當第一輸入列位址ROW_ADD1大於預列錘擊位址Rpre時，旗標信號FLAG可產生為具有第二位元值。預列錘擊位址Rpre可指已被執行再新操作的列位址。在一些實施例中，旗標信號FLAG具有第一位元值，且在監視週期中，在第一輸入列位址之後輸入的輸入列位址ROW_ADD可大於預列錘擊位址Rpre。在此情況下，暫存器控制電路310可將輸入列位址ROW_ADD提供至第二暫存器340，使得第二暫存器340儲存輸入列位址ROW_ADD。此外，旗標信號FLAG的位元值可自第一位元值改變成第二位元值。當一個列位址大於另一列位址時，一個列位址的位址值相對較大或一個列位址的數目相對大於另一列位址。此處，多個列位址依序配置於記憶體胞元陣列中。舉例而言，相比於第一列位址具有較大位址值的第二列位址可意謂就定址而言依序為下一個的第二列位址具有比第一列位址的位址值大的位址值。稍後將參考圖8描述前述實施例。
在一些實施例中，旗標信號FLAG可具有第一位元值，且在第一輸入列位址之後輸入的輸入列位址ROW_ADD可小於或等於預列錘擊位址Rpre，且輸入列位址ROW_ADD可小於或等於儲存於第二暫存器340中的列位址Rfind。在此情況下，暫存器控制電路310可將輸入列位址ROW_ADD提供至第二暫存器340，使得第二暫存器340儲存輸入列位址ROW_ADD。此外，旗標信號FLAG可維持第一位元值。稍後將參考圖8描述前述實施例。
在一些實施例中，旗標信號FLAG可具有第一位元值，且在第一輸入列位址之後輸入的輸入列位址ROW_ADD可小於或等於預列錘擊位址Rpre，且輸入列位址ROW_ADD可大於儲存於第二暫存器340中的列位址Rfind。在此情況下，暫存器控制電路310可等待而不將輸入列位址ROW_ADD儲存於第二暫存器340中。此外，旗標信號FLAG可維持第一位元值。稍後將參考圖8描述前述實施例。
在一些實施例中，旗標信號FLAG可具有第二位元值，且在第一輸入列位址之後輸入的輸入列位址ROW_ADD可大於預列錘擊位址Rpre，且可小於儲存於第二暫存器340中的列位址Rfind。在此情況下，暫存器控制電路310可將輸入列位址ROW_ADD提供至第二暫存器340，使得第二暫存器340儲存輸入列位址ROW_ADD。此外，旗標信號FLAG可維持第二位元值。稍後將參考圖9描述前述實施例。
在一些實施例中，暫存器控制電路310可控制第二暫存器340，使得第二暫存器340回應於再新命令REF CMD而將列位址Rfind提供至第一暫存器320。暫存器控制電路310可控制第二暫存器340，使得第二暫存器340回應於再新命令REF CMD而將列位址Rfind作為列錘擊位址RH_ADD提供至再新控制電路290。此時，旗標信號FLAG可具有初始值。初始值可為例如第一位元值。然而，本發明概念不限於此。
第一暫存器320可儲存預列錘擊位址Rpre。預列錘擊位址Rpre可為已在監視週期之前的監視週期中偵測為列錘擊位址的列位址。第一暫存器320可將預列錘擊位址Rpre提供至第一比較器330。在一些實施例中，第一暫存器320可儲存自第二暫存器320輸出的列位址Rfind作為預列錘擊位址Rpre。在本說明書中，儲存於第一暫存器320中的列位址可被稱作預列錘擊位址Rpre。
第一比較器330可比較自記憶體控制器111提供的輸入列位址ROW_ADD與預列錘擊位址Rpre，且輸出第一比較結果信號CR1。第一比較結果信號CR1可指示輸入列位址ROW_ADD與預列錘擊位址Rpre之間的比較結果。舉例而言，當輸入列位址ROW_ADD小於或等於預列錘擊位址Rpre時，第一比較結果信號CR1可具有第一值。在另一實例中，當輸入列位址ROW_ADD大於預列錘擊位址Rpre時，第一比較結果信號CR1可具有不同於第一值的第二值。在一個實施例中，第一值及第二值可表達為位元值，但不限於此。第一比較結果信號CR1可提供至暫存器控制電路310及旗標產生電路360。第一比較器330可實施為數位比較器，但不限於此。
第二暫存器340可在暫存器控制電路310的控制下儲存輸入列位址ROW_ADD。第二暫存器340可將所儲存列位址Rfind提供至第二比較器350。第二暫存器340可在暫存器控制電路310的控制下輸出所儲存列位址Rfind。輸出列位址Rfind可提供至第一暫存器320且可作為列錘擊位址RH_ADD提供至列錘擊控制電路290。在一些實施例中，在監視週期期間，輸入列位址ROW_ADD可作為列錘擊位址RH_ADD的候選者儲存於第二暫存器340中。接著，當執行根據再新命令Ref CMD的再新操作時，先前作為列錘擊位址RH_ADD候選者儲存於第二暫存器340中的列位址Rfind可輸出為列錘擊位址RH_ADD。
在一些實施例中，經偵測為列錘擊位址RH_ADD的輸入列位址ROW_ADD可大於預列錘擊位址Rpre。此外，在特定監視週期期間經偵測為列錘擊位址RH_ADD的輸入列位址ROW_ADD的數目可為一。因此，大於預列錘擊位址Rpre的一個列錘擊位址RH_ADD可在每一監視週期內逐個被偵測到。在一些實施例中，經偵測為大於預列錘擊位址Rpre的列錘擊位址RH_ADD的輸入列位址ROW_ADD可依序儲存於第二暫存器340中。此處，依序儲存的次序可為遞增次序，且在此情況下，遞增次序可指列位址的數目逐漸增加的事實。然而，本發明概念並不僅限於此儲存次序。
第二比較器350可比較輸入列位址ROW_ADD與儲存於第二暫存器340中的列位址Rfind且輸出第二比較結果信號CR2。第二比較結果信號CR2可指示輸入列位址ROW_ADD與列位址Rfind之間的比較結果。舉例而言，當輸入列位址ROW_ADD小於列位址Rfind時，第二比較結果信號CR2可具有第三值。在另一實例中，若輸入列位址ROW_ADD大於或等於列位址Rfind，則第二比較結果信號CR2可具有不同於第三值的第四值。在一個實施例中，第三值及第四值可表達為位元值，但不限於此。第二比較結果信號CR2可提供至暫存器控制電路310及旗標產生電路360。第二比較器340可實施為數位比較器，但不限於此。
旗標產生電路360可基於第一比較結果信號CR1及第二比較結果信號CR2而輸出旗標信號FLAG。在一些實施例中，當輸入列位址ROW_ADD小於或等於預列錘擊位址Rpre時，旗標產生電路360可輸出具有第一位元值的旗標信號FLAG。在一些實施例中，在旗標信號FLAG具有第一位元值的狀態期間，當輸入列位址ROW_ADD大於預列錘擊位址Rpre時，旗標產生電路360可輸出具有第二位元值的旗標信號FLAG。
在一些實施例中，旗標產生電路360可回應於再新命令REF CMD而初始化旗標信號FLAG。此時，旗標信號FLAG可具有初始值，且初始值可為例如第一位元值。具有第一位元值或第二位元值的旗標信號FLAG可為指示第一模式及第二模式中的一者的執行的信號。在一個實施例中，當旗標信號FLAG具有第一位元值時，列錘擊管理電路300可執行第一模式。第一模式可為用於偵測多個輸入列位址ROW_ADD當中的第一最小輸入列位址的模式。在另一實施例中，當旗標信號FLAG具有第二位元值時，列錘擊管理電路300可執行第二模式。第二模式可為用於偵測輸入列位址ROW_ADD當中大於預列錘擊位址Rpre的第二最小輸入列位址的模式。
旗標產生電路360可包含模式控制電路361及狀態暫存器362。模式控制電路361可基於第一比較結果信號CR1、第二比較結果信號CR2以及再新命令REF CMD控制狀態暫存器362。
在一些實施例中，模式控制電路361可控制狀態暫存器362以回應於再新命令REF CMD而輸出具有初始值的旗標信號FLAG。初始值可為例如第一位元值。在一些實施例中，藉由具有初始值的旗標信號FLAG，當第一比較結果信號CR1具有第一值時，模式控制電路361可控制狀態暫存器362以輸出具有第一位元值的旗標信號FLAG。在一些實施例中，藉由具有初始值的旗標信號FLAG，當第一比較結果信號CR1具有第二值時，模式控制電路361可控制狀態暫存器362以輸出具有第二位元值的旗標信號FLAG。在一些實施例中，在旗標信號FLAG具有第一位元值的狀態下，第一比較結果信號CR1具有第一值，且當第二比較結果信號CR2具有第三值時，模式控制電路361可控制狀態暫存器362輸出具有第一位元值的旗標信號FLAG。
如上文所描述，列錘擊管理電路300包含用於儲存已偵測為列錘擊位址的位址的暫存器及用於儲存待偵測為列錘擊位址的位址的暫存器，且其具有高效地控制列錘擊同時減少暫存器的數目的優勢。此外，因為包含於列錘擊管理電路300中的暫存器的數目減少，所以存在改良記憶體裝置的整合程度的效應。
圖4為示出根據本揭露的實施例的再新操作的時序的圖。參考圖4，可設定在JEDEC標準中定義的32毫秒或64毫秒再新窗口時間間隔tREFw。取決於實施例，根據本揭露的實施例的監視週期可對應於再新率時間間隔tREFi。再新率時間間隔tREFi可為例如在32毫秒再新窗口時間間隔tREFw內約8K的再新命令REFRESH的數目。然而，本發明概念不限於此，且可包含記憶體裝置120能夠進行操作的任何其他再新率。
圖5A、圖5B以及圖5C為用於解釋根據本揭露的實施例的再新操作週期及監視週期的圖。參考圖1、圖3以及圖5A，舉例而言，記憶體控制器111可使用已知演算法及時序排程來週期性地輸出再新命令REF CMD。因此，再新操作週期ROP及監視週期MP可依序發生。在再新操作週期ROP期間，記憶體裝置120可執行再新操作。如圖5A中所繪示，再新操作可為目標再新操作。
列錘攻擊樣式可以各種形式存在。舉例而言，列錘攻擊樣式可包含國家網路安全中心（National Cyber Security Center；NCSC）、A4、谷歌類型1（Google type 1）、均勻隨機（Uniform random）、鍛工（Blacksmith）以及類似者。然而，本發明概念不限於此，且可包含能夠錘擊記憶體胞元陣列的一或多個列的其他列錘攻擊樣式。如上文所描述，由於存在各種列錘攻擊樣式，因此列錘攻擊樣式的樣式大小AP對於各樣式亦可不同。列錘攻擊樣式的樣式大小AP可對應於期間多個記憶體胞元列當中待攻擊的所有記憶體胞元列被完全攻擊的週期。由於列錘擊管理電路122可對對應於待攻擊的記憶體胞元列的存取進行計數，因此列錘攻擊樣式的樣式大小AP可對應於期間對其所有多個存取進行計數的週期。列錘攻擊樣式的樣式大小AP可被稱為樣式長度、樣式大小、樣式運算時間以及類似者。然而，如圖5A中所繪示，若監視週期MP小於列錘攻擊樣式的樣式大小AP，則在列錘攻擊樣式中，存在不能監視待攻擊的所有記憶體胞元列的情況。
參考圖5B，在一些實施例中，監視週期MP'可大於列錘攻擊樣式的樣式大小AP。在一個實施例中，監視週期MP'可大於或等於期間對其所有多個存取進行計數的週期。在另一實施例中，監視週期MP′可定義為大於或等於1K的主動命令的數目。然而，本發明概念不限於此。在一些實施例中，記憶體裝置120可在再新操作週期ROP期間執行目標再新操作。
參考圖5C，在一些實施例中，監視週期MP'大於列錘攻擊樣式的樣式大小AP，且在再新操作週期ROP中，記憶體裝置120可執行正常再新操作及目標再新操作。在一個實施例中，可依序執行正常再新操作及目標再新操作，且舉例而言，可在執行正常再新操作之後執行目標再新操作。如上文所描述，藉由將記憶體裝置120的監視週期MP'設定為大於列錘攻擊樣式的樣式大小AP，可改良針對各種列錘攻擊樣式控制列錘擊的記憶體裝置的效能及可靠性。
圖6為根據本揭露的實施例的示出操作記憶體裝置的方法的流程圖。參考圖3及圖6，操作本揭露的記憶體裝置120的方法可包含：在S610中監視存取；在S620中執行再新操作；以及在S630中儲存列錘擊位址。在S610中對存取的監視為其中記憶體裝置120基於多個輸入列位址ROW_ADD及儲存於第一暫存器320中的預列錘擊位址Rpre而搜尋列錘擊位址RH_ADD的操作。多個輸入列位址ROW_ADD可包含於藉由主機裝置110進行的多個存取中。在一個實施例中，在S610中的對存取的監視中，多個輸入列位址ROW_ADD當中大於預列錘擊位址Rpre的輸入列位址或多個輸入列位址ROW_ADD當中的第一最小輸入列位址可作為列錘擊位址RH_ADD儲存於第二暫存器340中。
在S620中的再新操作的執行為其中記憶體裝置120回應於自主機裝置110提供的再新命令REF CMD而對實體地鄰近於對應於列錘擊位址RH_ADD的記憶體胞元列的記憶體胞元列執行再新操作的操作。在S630中對列錘擊位址的儲存為其中記憶體裝置120回應於再新命令REF CMD而將列錘擊位址RH_ADD作為預列錘擊位址Rpre儲存於第一暫存器320中的操作。特定言之，例如，暫存器控制電路310可控制第二暫存器340以回應於再新命令REF CMD而將儲存於第二暫存器340中的列位址Rfind提供至第一暫存器320。此外，旗標產生電路360可輸出具有第一位元值的旗標信號FLAG作為初始值。根據上文所描述的方法，藉由在減少用於儲存列錘擊位址的暫存器的數目的同時控制各種類型的列錘擊，存在改良記憶體裝置的整合程度的效應。另外，根據上述方法，藉由控制各種類型的列錘擊，可改良記憶體裝置的效能及可靠性。
圖7為用於解釋圖6中所繪示的監視存取的操作的實施例的流程圖。參考圖3、圖6以及圖7，圖6中所繪示的S610中的對存取的監視將被稱作在S700中將列錘擊位址RH_ADD儲存於第二暫存器340。在S710中，主機（例如，主機裝置110）將存取傳送至記憶體裝置120。在S720中，執行關於所接收存取是否為初始存取的檢查。初始存取可包含初始輸入列位址Nadd。若所接收存取為初始存取（S720，是），則在S730中將第一輸入列位址Nadd儲存於第二暫存器340中。詳言之，例如，暫存器控制電路310將初始輸入列位址Nadd提供至第二暫存器340以將初始輸入列位址Nadd儲存於第二暫存器340中。在S740中，將初始輸入列位址Nadd與預列錘擊位址Rpre相比較。具體而言，例如，可藉由第一比較器330判定初始輸入列位址Nadd是否大於預列錘擊位址Rpre。
在一個實施例中，根據初始輸入列位址Nadd與預列錘擊位址Rpre之間的比較結果執行第一模式及第二模式中的一個模式。第一模式可為用於偵測多個輸入列位址ROW_ADD當中的第一最小輸入列位址的模式。第二模式可為用於偵測輸入列位址ROW_ADD當中大於預列錘擊位址Rpre的第二最小輸入列位址的模式。詳言之，若初始輸入列位址Nadd大於預列錘擊位址Rpre（S740，是），則在S750中，可將旗標信號FLAG的位元值設定為「0」（或第一位元值）。然而，若初始輸入列位址Nadd小於或等於預列錘擊位址Rpre（S740，否），則在S760中，可將旗標信號FLAG的位元值設定為「1」（或第二位元值）。並且，若所接收存取並非初始存取（S720，否），則執行S800。稍後將參考圖8描述S800。
圖8為示出圖6中所繪示的監視存取的操作的另一實施例的流程圖。參考圖3、圖6以及圖8，在S810中，檢查旗標的位元值是否為第一位元值。具體而言，例如，暫存器控制電路310可檢查旗標的位元值。
若旗標的位元值為第一位元值（S810，是），則在操作S820中執行第一模式。另外，在第一模式期間，進一步檢查在初始輸入列位址Nadd之後輸入的輸入列位址ROW_ADD是否等於或小於預列錘擊位址Rpre。具體而言，例如，第一比較器320可比較輸入列位址ROW_ADD與預列錘擊位址Rpre。若輸入列位址ROW_ADD大於預列錘擊位址Rpre（S820，否），則在S830中，例如，旗標產生電路360將旗標信號FLAG的位元值自第一位元值改變成第二位元值，且執行第二模式。
在S840中，暫存器控制電路310可將輸入列位址ROW_ADD儲存於第二暫存器340中。若輸入列位址ROW_ADD小於或等於預列錘擊位址Rpre（S820，是），則在S850中，檢查輸入列位址ROW_ADD是否小於或等於儲存於第二暫存器340中的列位址Rfind。
若輸入列位址ROW_ADD小於或等於列位址Rfind（S850，是），則執行S840。在此情況下，第一模式由旗標產生電路360連續地執行，從而將旗標信號的位元值維持為第一位元值。若旗標的位元值為第二位元值（S810，否），則執行S900。稍後將參考圖9描述S900。
圖9為示出圖6中所繪示的監視存取的操作的另一實施例的流程圖。參考圖3、圖6以及圖9，S900為執行第二模式的操作。在S910中，檢查在初始輸入列位址Nadd之後輸入的輸入列位址ROW_ADD是否大於預列錘擊位址Rpre且小於儲存於第二暫存器340中的列位址Rfind。
若輸入列位址ROW_ADD大於預列錘擊位址Rpre且小於列位址Rfind（S910，是），則在S920中，暫存器控制電路310將輸入列位址ROW_ADD儲存於第二暫存器340中。在此情況下，旗標產生電路360可將旗標的位元值維持為第二位元值。
圖10為用於解釋根據本揭露的實施例的管理列錘擊的操作的時序的圖。參考圖3及圖10，假定列錘攻擊樣式為一或多次地對分別具有列位址10 R10、列位址30 R30、列位址100 R100以及列位址1000 R1000的記憶體胞元列執行列錘攻擊的樣式。再新操作週期可對應於經受列錘攻擊的列位址的類型。舉例而言，在圖10中所繪示的列錘攻擊樣式中，由於存在經受列錘攻擊的四種類型的列位址，因此圖10中所繪示的再新操作週期可為四。可針對再新操作的每一週期輸入命令REF。再新操作的週期內的存取次數的總數目可對應於經受列錘攻擊的列位址的類型與週期的乘積。舉例而言，在對應於一個命令REF與另一命令REF之間的時間間隔的週期內，由於存取計數ACC CNT的數目為「6」，因此在再新操作的週期內的存取次數的總數目可為「24 (= 6*4)」。然而，本發明概念不限於此。命令REF可為上文參考圖3所描述的再新命令REF CMD。
參考圖10，舉例而言，監視週期可為自命令REF輸入時直至下一命令REF輸入為止的對應週期。假定預列錘擊位址Rpre的初始值為列位址30 R30。
每當列位址R10、列位址R30、列位址R100以及列位址R1000中的各者輸入至列錘擊管理電路300時，存取計數ACC CNT可增加+1。存取計數ACC CNT可回應於命令REF的輸入而初始化為初始值。參考圖10，例如，當再新命令REF CMD輸入至列錘擊管理電路300時，存取計數ACC CNT可初始化為「0」。當輸入命令REF時，旗標信號FLAG可為第一位元值（例如，「0」）。
參考圖10中所繪示的第一監視週期，在第一監視週期中，可依序輸入列位址1000 R1000、列位址30 R30、列位址100 R100、列位址10 R10、列位址30 R30以及列位址100 R100。在一些實施例中，列錘擊管理電路300可暫時儲存在監視週期中初始輸入的初始輸入列位址作為列錘擊位址的候選者。
仍參考圖10，在第一監視週期期間，初始輸入列位址為列位址1000 R1000。暫存器控制電路310將列位址1000 R1000儲存於第二暫存器340中。列位址1000 R1000作為列錘擊位址候選者（例如，圖10中所繪示的列位址Rfind）儲存於第二暫存器340中。
在一些實施例中，列錘擊管理電路300可基於初始輸入列位址及預列錘擊位址而執行第一模式及第二模式中的一者。參考圖10，舉例而言，由於列位址1000 R1000大於列位址30 R30，因此旗標信號FLAG的位元值為第二位元值（例如，「1」）。當旗標信號FLAG具有第二位元值時，可執行第二模式。
在一些實施例中，若在第二模式下在初始輸入列位址之後輸入的輸入列位址大於預列錘擊位址且輸入列位址小於暫時儲存為列錘擊位址候選者的列位址，則列錘擊管理電路300可暫時儲存輸入列位址作為列錘擊位址候選者。然而，根據實施例，若第二模式下的輸入列位址大於預列錘擊位址Rpre且小於已儲存於第二暫存器340中的列位址Rfind，則輸入列位址可儲存於第二暫存器340中。
仍參考圖10，舉例而言，緊鄰列位址1000 R1000輸入的列位址30 R30與預列錘擊位址Rpre相同。因此，列位址30 R30未儲存於第二暫存器340中。緊鄰列位址30 R30輸入的列位址100 R100大於列位址30 R30，列位址30 R30為預列錘擊位址Rpre。此外，列位址100 R100小於列位址1000 R1000，列位址1000 R1000為先前儲存於第二暫存器340中的列位址Rfind。因此，列位址100 R100儲存於第二暫存器340中。以此方式，依序輸入列位址10 R10、列位址30 R30以及列位址100 R100，且根據上文所描述的第二模式下的大小條件，儲存於第二暫存器340中的列位址Rfind為列位址100 R100。
在一些實施例中，列錘擊管理電路300可回應於再新命令REF CMD而輸出在第二模式下在監視週期中暫時儲存為列錘擊位址候選者的列位址作為列錘擊位址。如圖10中所繪示的第一監視週期中的列位址Rfind中所指示，在第一監視週期中，列位址100 R100經偵測為緊鄰列位址30 R30的列錘擊位址RH_ADD。此外，可回應於命令REF而輸出列位址100 R100。
在一些實施例中，列錘擊管理電路300可在第一監視週期中偵測多個輸入列位址當中大於預列錘擊位址Rpre的第一輸入列位址作為列錘擊位址RH_ADD，且將偵測到的第一輸入列位址儲存於第二暫存器340中。在一個實施例中，第一輸入列位址（或第一列位址）可為在第一監視週期期間輸入的輸入列位址（或列位址）當中的最小列位址。參考圖10，舉例而言，在第一監視週期期間輸入的列位址10 R10、列位址30 R30、列位址100 R100以及列位址1000 R1000當中，大於列位址30 R30（其為預列錘擊位址Rpre）的列位址為列位址100 R100及列位址1000 R1000。由於列位址100 R100及列位址1000 R1000當中的最小列位址為列位址100 R100，因此第一輸入列位址（或第一列位址）為列位址100 R100。
在一些實施例中，在第一監視週期之後的再新操作期間，列錘擊管理電路300可將第一輸入列位址（或第一列位址）作為預列錘擊位址Rpre儲存於第一暫存器320中。參考圖10，舉例而言，若在第一監視週期之後輸入命令REF，則列位址100 R100（其為在第一監視週期中偵測到的列位址Rfind）作為預列錘擊位址Rpre儲存於第一暫存器320中。
參考圖10中所繪示的第一監視週期之後的第二監視週期，在第二監視週期中，可依序輸入列位址10 R10、列位址100 R100、列位址30 R30、列位址1000 R1000、列位址30 R30以及列位址100 R100。在一些實施例中，列錘擊管理電路300可在第二監視週期中儲存第一輸入列位址（或第一列位址）作為預列錘擊位址Rpre。舉例而言，參考圖10，由於第一輸入列位址（或第一列位址）為列位址100 R100，因此在第二監視週期中將列位址100 R100作為預列錘擊位址Rpre儲存於第一暫存器320中。當輸入命令REF時，旗標信號FLAG可為第一位元值（例如，「0」）。列位址10 R10（其為初始輸入列位址）儲存於第二暫存器340中（例如，列位址Rfind）。
在一些實施例中，當初始輸入列位址小於或等於預列錘擊位址Rpre時，列錘擊管理電路300可執行第一模式。參考圖10，舉例而言，由於列位址10 R10小於列位址100 R100，因此旗標信號FLAG維持第一位元值，使得執行第一模式。接著，由於在第一模式下列位址100 R100及列位址30 R30各自大於儲存為列錘擊位址RH_ADD的候選者的列位址10 R10（例如，列位址Rfind），因此旗標信號FLAG的位元值仍為第一位元值。
在一些實施例中，在第一模式下，若在初始輸入列位址之後輸入的輸入列位址大於預列錘擊位址Rpre，則列錘擊管理電路300可暫時儲存輸入列位址作為列錘擊位址RH_ADD候選者且執行第二模式。參考圖10，舉例而言，由於在列位址30 R30之後輸入的列位址1000 R1000大於列位址100 R100，因此列位址1000 R1000儲存於第二暫存器340中。此外，旗標信號FLAG的位元值自第一位元值改變成第二位元值（例如，「1」）。在第二模式下，由於在列位址1000 R1000之後輸入的列位址30 R30小於預列錘擊位址Rpre，且在列位址30 R30之後輸入的列位址100 R100與預列錘擊位址Rpre相同，因此儲存於第二暫存器340中的列位址Rfind維持為列位址1000 R1000。
在一些實施例中，在第二監視週期中，列錘擊管理電路300可偵測大於第一輸入列位址（或第一列位址）的第二輸入列位址（或第二列位址）作為列錘擊位址RH_ADD，且將第二輸入列位址（或第二列位址）儲存於第二暫存器340中。在實施例中，第二輸入列位址（或第二列位址）可為在第二監視週期期間輸入的列位址當中的在第一輸入列位址（或第一列位址）之後的下一最小列位址。參考圖10，舉例而言，第一輸入列位址（或第一列位址）為列位址100 R100。在第二監視週期期間輸入的列位址10 R10、列位址30 R30、列位址100 R100以及列位址1000 R1000當中，大於列位址100 R100的列位址為列位址1000 R1000。因此，第二輸入列位址（或第二列位址）為列位址1000 R1000。
在一些實施例中，在第二監視週期之後的再新操作期間，列錘擊管理電路300可將第二輸入列位址（或第二列位址）作為預列錘擊位址Rpre儲存於第一暫存器320中。參考圖10，列位址1000 R1000作為預列錘擊位址Rpre儲存於第一暫存器320中。當輸入命令REF時，旗標信號FLAG可為第一位元值（例如，「0」）。
在一些實施例中，在圖10中所繪示的第二監視週期之後的第三監視週期中，列位址100 R100（其為初始輸入列位址）儲存於第二暫存器340中（例如，列位址Rfind）。
在一些實施例中，在第一模式下，若在初始輸入列位址之後輸入的輸入列位址小於或等於預列錘擊位址且輸入列位址小於或等於暫時儲存為列錘擊位址候選者的列位址，則列錘擊管理電路300可暫時儲存輸入列位址作為列錘擊位址候選者。舉例而言，參考圖10，由於在列位址100 R100之後輸入的列位址10 R10小於列位址1000 R1000且小於列位址100 R100，因此列位址10 R10儲存於第二暫存器340中。此時，旗標信號FLAG維持於第一位元值。在第一模式下在列位址10 R10之後輸入的列位址R30、列位址R1000、列位址R30以及列位址R10小於列位址1000 R1000，列位址1000 R1000為預列錘擊位址Rpre。此外，列位址R30、列位址R1000、列位址R30以及列位址R10大於或等於列位址10 R10，列位址10 R10為儲存於第二暫存器340中的列位址Rfind。因此，列位址10 R10連續地儲存於第二暫存器340中。
在一些實施例中，當多個輸入列位址小於或等於預列錘擊位址時，列錘擊管理電路300可偵測多個輸入列位址當中的最小輸入列位址作為列錘擊位址RH_ADD。參考圖10，舉例而言，在第三監視週期中，多個輸入列位址為列位址100 R100、列位址10 R10、列位址30 R30、列位址1000 R1000、列位址30 R30以及列位址10 R10。在第三監視週期中，由於預列錘擊位址Rpre為列位址1000 R1000，因此在多個輸入列位址當中，最小輸入列位址為列位址10 R10，且列位址10 R10經偵測為列錘擊位址RH_ADD。回應於在第三監視週期之後輸入的命令REF，輸出列位址10 R10作為列錘擊位址RH_ADD。
根據上文所描述的實施例，藉由在減少用於儲存列錘擊位址的暫存器的數目的同時控制各種類型的列錘，存在改良記憶體裝置的整合程度的效應。另外，根據以上實施例，藉由控制各種類型的列錘擊，可改良記憶體裝置的效能及可靠性。
圖11為用於解釋根據本揭露的實施例的實施為高頻寬記憶體（HBM）的記憶體裝置的圖。現參考圖11，圖11中所繪示的HBM組態可作為實例提供且不限於圖11中所繪示的組態。圖11中所繪示的記憶體裝置1100可被稱為HBM。記憶體裝置1100可經由JEDEC標準的HBM協定連接至主機（例如，圖1中所繪示的主機裝置110）。HBM協定為三維堆疊記憶體（例如，DRAM）的高效能隨機存取記憶體介面。與其他DRAM技術（例如，DDR4、GDDR5等等）相比，記憶體裝置1100通常在實質上較小的外觀尺寸下實現較寬頻寬，同時消耗較少功率。
記憶體裝置1100可藉由包含具有與彼此無關的介面的多個通道CH1至CH8而具有高頻寬。記憶體裝置1100可包含多個晶粒910及920。舉例而言，記憶體裝置110可包含邏輯晶粒（或緩衝晶粒）910及一或多個核心晶粒920。一或多個核心晶粒920可堆疊於邏輯晶粒910上方。在圖11中，第一核心晶粒921至第四核心晶粒924可包含於記憶體裝置1100中，但一或多個核心晶粒920的數目可不同地改變。一或多個核心晶粒920可被稱為記憶體晶粒。
第一核心晶粒921至第四核心晶粒924中的各者可包含一或多個通道。舉例而言，第一核心晶粒921至第四核心晶粒924中的各者可包含兩個通道，且記憶體裝置1100可包含八個通道CH1至CH8。具體言之，舉例而言，第一核心晶粒921可包含第一通道CH1及第三通道CH3，第二核心晶粒922可包含第二通道CH2及第四通道CH4，第三核心晶粒923可包含第五通道CH5及第七通道CH7，且第四核心晶粒924可包含第六通道CH6及第八通道CH8。
邏輯晶粒910可包含與記憶體控制器111通信的介面電路911。邏輯晶粒910可經由介面電路911自記憶體控制器111接收命令/位址及資料。介面電路911為記憶體控制器111請求記憶體操作或計算程序所經由的通道，且可傳送命令/位址及資料。核心晶粒920中的各者或通道CH1至通道CH8中的各者可包含記憶體內處理器（processor-in-memory；PIM）電路。
通道CH1至通道CH8中的各者可包含多個組，且一或多個處理元件可提供於每一通道的PIM電路中。作為實例，每一通道中的處理元件的數目可等於組的數目。由於處理元件的數目小於組的數目，因此一個處理元件可由至少兩個組共用。每一通道的PIM電路可執行由記憶體控制器111分擔的內核。
通道CH1至通道CH8中的各者可包含上文參考圖1至圖10所描述的列錘擊管理電路（RHC）。通道CH1至通道CH8中的各者可更包含記憶體胞元陣列及再新控制電路。邏輯晶粒910可更包含矽穿孔（through silicon via；TSV）區912、HBM實體層介面（HBM physical layer interface；HBM PHY）區913以及串行器/解串器（serializer/deserializer；SERDES）區914。TSV區912為其中形成用於與核心晶粒920通信的TSV的區，且為其中形成對應於通道CH1至通道CH8安置的匯流排130的區。當每一通道CH1至CH8具有128位元的頻寬時，TSV可包含1024位元的資料I/O的組態。
HBM PHY區913可包含用於與記憶體控制器111及通道CH1至通道CH8通信的多個I/O電路，且例如，HBM PHY區913可包含用於將記憶體控制器111連接至通道CH1至通道CH8的一或多個互連電路。HBM PHY區913可包含針對記憶體控制器111與通道CH1至通道CH8之間的有效通信所需的信號、頻率、時序、驅動、詳細操作參數以及功能性提供的實體層或電層及邏輯層。HBM PHY區913可執行記憶體介接，諸如針對對應通道選擇對應於記憶體胞元的列及行，將資料寫入至記憶體胞元或讀取所寫入資料。HBM PHY區913可支援JEDEC標準的HBM協定的特徵。
隨著記憶體控制器111的處理器的處理輸送量增加，且隨著對記憶體頻寬的需求增加，SERDES區域914為提供JEDEC標準的SERDES介面的區。SERDES區914可包含SERDES傳輸器部分、SERDES接收器部分以及控制器部分。SERDES傳輸器部分包含並列-串列電路及傳輸器，且能夠接收並列資料流且串列化所接收的並列資料流。SERDES接收器部分包含接收器放大器、等化器、時脈與資料恢復電路以及串列至並列電路，且可接收串列資料流且並列化所接收的串列資料流。控制器部分可包含誤差偵測電路、誤差校正電路以及暫存器，諸如先進先出儲存器（first in first out；FIFO）。
記憶體控制器111可經由對應於通道CH1至通道CH8安置的匯流排130傳輸命令/位址及資料。在一些實施例中，匯流排130可形成為針對每一通道經劃分，或匯流排130的一部分可由至少兩個通道共用。記憶體控制器111可提供命令/位址及資料，使得多個計算任務或內核中的至少一些在記憶體裝置1100中執行。可在由記憶體控制器111指定的通道的PIM電路中執行操作處理。在一個實例中，若所接收命令/位址指示算術處理，則對應通道的PIM電路可使用自記憶體控制器111提供的寫入資料及/或自對應通道提供的讀取資料來執行操作處理。在一個實例中，當經由記憶體裝置1100的對應通道接收的命令/位址指示記憶體操作時，可執行資料存取操作。
圖12為用於解釋根據本揭露的實施例的系統的圖。參考圖12，系統1000可包含攝影機1100、顯示器1200、音訊處理器1300、數據機1400、DRAM 1500a及DRAM 1500b、快閃記憶體1600a及快閃記憶體1600b、I/O裝置1700a及I/O裝置1700b以及AP 1800。系統1000可實施為膝上型電腦、行動電話、智慧型手機、平板個人電腦（personal computer；PC）、穿戴式裝置、醫療裝置，或物聯網（internet of things；IOT）裝置。另外，系統1000可實施為伺服器或個人電腦。攝影機1100可根據使用者的控制而拍攝靜態影像或動畫，且可儲存所擷取影像/視訊資料或將所儲存的所擷取影像/視訊資料傳輸至顯示器1200。音訊處理器1300可處理包含在快閃記憶體裝置1600a及快閃記憶體裝置1600b或網路的內容中的音訊資料。數據機1400調變及傳輸信號以傳輸/接收有線/無線資料，且可解調經調變信號以在接收端處恢復原始信號。I/O裝置1700a及I/O裝置1700b可包含提供數位輸入及/或輸出功能性的裝置，諸如通用串列匯流排（Universal Serial Bus；USB）或儲存器、數位攝影機、安全數位（SD）卡、數位多功能光碟（DVD）、網路配接器、觸控式螢幕以及類似物。
AP 1800可控制系統1000的總體操作。AP 1800可控制顯示器1200使得儲存於快閃記憶體裝置1600a及快閃記憶體裝置1600b中的內容的一部分顯示於顯示器1200上。當經由I/O裝置1700a及I/O裝置1700b接收到使用者輸入時，AP 1800可執行對應於使用者輸入的控制操作。AP 1800可包含加速器區塊，其為人工智慧（artificial intelligence；AI）資料運算的專用電路，或可包含自AP 1800分離的加速器晶片1820。DRAM 1500b可另外安裝至加速器區塊或加速器晶片1820。加速器晶片1820為專業地執行AP 1800的某一功能的功能區塊，且可包含：GPU，其為專用於處理圖形資料的功能區塊；神經處理單元（neural processing unit；NPU），其為用於專業地執行AI計算及推理的區塊；以及資料處理單元（data processing unit；DPU），其為專用於資料傳送的區塊。
系統1000可包含多個DRAM 1500a及1500b。AP 1800可經由符合JEDEC標準的命令及模式暫存器（MRS）設定而控制DRAM 1500a及DRAM 1500b，且藉由設定DRAM介面協定來進行通信以使用公司特定功能，諸如低電壓/高速度/可靠性及循環冗餘檢查（Cyclic Redundancy Check；CRC）/錯誤校正碼（Error Correction Code；ECC）功能。舉例而言，AP 1800可經由符合諸如LPDDR4及LPDDR5的JEDEC標準的介面與DRAM 1500a通信，且加速器區塊或加速器晶片1820可藉由設定新的DRAM介面協定來進行通信以控制具有比DRAM 1500a更高的頻寬的加速器DRAM 1500b。
儘管圖12中僅繪示DRAM 1500a及DRAM 1500b，但本發明概念不限於此，且若滿足AP 1800或加速器晶片1820頻寬、反應速度以及電壓條件，則可使用任何記憶體，諸如PRAM、SRAM、MRAM、RRAM、FRAM或混合RAM。相較於I/O裝置1700a及I/O裝置1700b或快閃記憶體1600a及快閃記憶體1600b，DRAM 1500a及DRAM 1500b具有相對更低的潛時及頻寬。DRAM 1500a及DRAM 1500b可在系統1000的通電時間點處初始化，且可用作裝載有作業系統及應用程式資料的用於作業系統及應用程式資料的暫時儲存位置，或用作各種軟體碼的執行空間。
在DRAM 1500a及DRAM 1500b中，可執行加法/減法/乘法/除法運算、向量運算、位址運算或快速傅立葉轉換（Fast Fourier Transform；FFT）運算。另外，用於推理的功能可在DRAM 1500a及DRAM 1500b中執行。此處，可使用人工類神經網路在深度學習演算法中執行推理。深度學習演算法可包含經由各種資料學習模型的訓練操作及藉由所學習的模型辨識資料的推斷操作。作為實施例，由使用者經由攝影機1100擷取的影像經信號處理並儲存於DRAM 1500b中，且加速器區塊或加速器晶片1820可執行用於使用儲存於DRAM 1500b中的資料及用於推斷的函數來辨識資料的AI資料運算。
系統1000可包含相比於DRAM 1500a及DRAM 1500b具有更大容量的多個儲存器或多個快閃記憶體1600a及1600b。加速器區塊或加速器晶片1820可藉由使用快閃記憶體裝置1600a及快閃記憶體裝置1600b執行訓練操作及AI資料運算。在實施例中，快閃記憶體1600a及快閃記憶體1600b可使用提供於記憶體控制器1610中的算術裝置更高效地執行訓練操作及由AP 1800及/或加速器晶片1820執行的推斷AI資料運算。快閃記憶體1600a及快閃記憶體1600b可儲存經由攝影機1100拍攝的圖像或經由資料網路傳輸的資料。舉例而言，可儲存擴增實境/虛擬實境、高清晰度（High Definition；HD）或超高清晰度（Ultra High Definition；UHD）內容。DRAM 1500a及DRAM 1500b可包含參考圖1至圖10所描述的列錘擊管理電路。
雖然已參考本發明概念的實施例特定展示及描述本發明概念，但將理解，在不脫離以下申請專利範圍的精神及範疇的情況下，可對其形式及細節作出各種改變。
100:電子裝置 110:主機裝置 111、1610:記憶體控制器 120、200:記憶體裝置 121、210:記憶體胞元陣列 122、281、300:列錘擊管理電路 123、290:再新控制電路 220:列解碼器 230:行解碼器 241:輸入/輸出閘控電路 242:輸入緩衝器 243:輸出緩衝器 250:位址緩衝器 260:命令緩衝器 270:命令解碼器 280:控制邏輯電路 310:暫存器控制電路 320:第一暫存器 330:第一比較器 340:第二暫存器 350:第二比較器 360:旗標產生電路 361:模式控制電路 362:狀態暫存器 910、920:晶粒 911:介面電路 912:TSV區 913:HBM PHY區 914:SERDES區 921:第一核心晶粒 922:第二核心晶粒 923:第三核心晶粒 924:第四核心晶粒 1000:系統 1100:記憶體裝置/攝影機 1200:顯示器 1300:音訊處理器 1400:數據機 1500a、1500b:DRAM 1600a、1600b:快閃記憶體 1700a、1700b:I/O裝置 1800:AP 1820:加速器晶片 ACC CNT:存取計數 ADD:位址 AP:樣式大小 BANK1:第一組 BANK2:第二組 BANK3:第三組 BANK4:第四組 BL:突發長度 BL:位元線 CA:命令/位址 CH1:第一通道 CH2:第二通道 CH3:第三通道 CH4:第四通道 CH5:第五通道 CH6:第六通道 CH7:第七通道 CH8:第八通道 CK:時鐘信號 CMD:命令 COL_ADD:行位址 CR1:第一比較結果信號 CR1:第一比較結果信號 CR2:第二比較結果信號 CR2:第二比較結果信號 CS:晶片選擇信號 DQ:資料 FLAG:旗標信號 MP、MP':監視週期 Nadd:初始輸入列位址 R10:列位址10 R100:列位址100 R1000:列位址1000 R30:列位址30 REF CMD、REFRESH:再新命令 REF:命令 Rfind:列位址 RH_ADD:列錘擊位址 ROP:再新操作週期 ROW_ADD:輸入列位址 ROW_ADD1:第一輸入列位址 Rpre:預列錘擊位址 S610、S620、S630、S700、S710、S720、S730、S740、S750、S760、S800、S810、S820、S830、S840、S850、S900、S910、S920、、、:操作 TR_ADD:目標列位址 tREFi:再新率時間間隔 tREFw:再新窗口時間間隔 WL:字線
自結合隨附圖式進行的以下詳細描述將更清晰地理解本發明概念的實施例，在隨附圖式中： 圖1為用於描述根據本揭露的實施例的電子裝置的圖。 圖2為用於描述根據本揭露的示例性實施例的記憶體裝置的圖。 圖3為用於解釋根據本揭露的實施例的列錘擊管理電路的圖。 圖4為示出根據本揭露的實施例的再新操作的時序的圖。 圖5A、圖5B以及圖5C為用於解釋根據本揭露的實施例的再新操作週期及監視週期的圖。 圖6為根據本揭露的示例性實施例的示出操作記憶體裝置的方法的流程圖。 圖7為用於解釋圖6中所繪示的監視存取的步驟的實施例的流程圖。 圖8為示出圖6中所繪示的監視存取的步驟的另一實施例的流程圖。 圖9為示出圖6中所繪示的監視存取的步驟的另一實施例的流程圖。 圖10為用於解釋根據本揭露的實施例的管理列錘擊的操作的時序的圖。 圖11為用於解釋根據本揭露的實施例的實施為高頻寬記憶體（high bandwidth memory；HBM）的記憶體裝置的圖。 圖12為用於解釋根據本揭露的實施例的系統的圖。
100:電子裝置
110:主機裝置
111:記憶體控制器
120:記憶體裝置
121:記憶體胞元陣列
122:列錘擊管理電路
123:再新控制電路
CA:命令/位址
CK:時鐘信號
CS:晶片選擇信號
DQ:資料

Claims (20)

  1. 一種記憶體裝置，包括： 記憶體胞元陣列，包含多個記憶體胞元列； 列錘擊管理電路，經組態以： 在用於監視對所述多個記憶體胞元列的多個存取的監視週期期間基於預列錘擊位址以及與所述多個存取相關聯的多個輸入列位址中的各者來偵測列錘擊位址，以及 回應於自主機提供的再新命令而輸出所述列錘擊位址；以及 再新控制電路，經組態以對實體地鄰近於對應於所述列錘擊位址的記憶體胞元列的記憶體胞元列執行再新操作。
  2. 如請求項1所述的記憶體裝置，其中所述列錘擊管理電路進一步經組態以： 在第一監視週期期間偵測所述多個輸入列位址當中大於所述預列錘擊位址的第一輸入列位址作為所述列錘擊位址；以及 在所述第一監視週期之後的第二監視週期期間，偵測大於所述第一輸入列位址的第二輸入列位址作為所述列錘擊位址。
  3. 如請求項2所述的記憶體裝置，其中所述列錘擊管理電路進一步經組態以在所述第二監視週期期間儲存所述第一輸入列位址作為所述預列錘擊位址。
  4. 如請求項1所述的記憶體裝置，其中所述列錘擊管理電路進一步經組態以在所述多個輸入列位址小於或等於所述預列錘擊位址時，偵測所述多個輸入列位址當中的最小輸入列位址作為所述列錘擊位址。
  5. 如請求項1所述的記憶體裝置，其中所述列錘擊管理電路進一步經組態以： 儲存在所述監視週期期間輸入的初始輸入列位址作為所述列錘擊位址的候選者；以及 基於所述初始輸入列位址及所述預列錘擊位址，而執行用於偵測所述多個輸入列位址當中的第一最小輸入列位址的第一模式及用於偵測所述多個輸入列位址當中大於所述預列錘擊位址的第二最小輸入列位址的第二模式中的任一者。
  6. 如請求項5所述的記憶體裝置，其中所述列錘擊管理電路進一步經組態以： 在所述初始輸入列位址小於或等於所述預列錘擊位址時執行所述第一模式； 當在所述第一模式下在所述初始輸入列位址之後輸入的輸入列位址大於所述預列錘擊位址時，儲存所述輸入列位址作為列錘擊位址候選者；以及 執行所述第二模式。
  7. 如請求項5所述的記憶體裝置，其中所述列錘擊管理電路進一步經組態以： 在所述初始輸入列位址小於或等於所述預列錘擊位址時執行所述第一模式；以及 在所述第一模式下，若在所述初始輸入列位址之後輸入的輸入列位址小於或等於所述預列錘擊位址且所述輸入列位址小於或等於儲存為列錘擊位址候選者的列位址，則儲存所述輸入列位址作為所述列錘擊位址的候選者。
  8. 如請求項5所述的記憶體裝置，其中在所述第二模式下，若在所述初始輸入列位址之後輸入的輸入列位址大於所述預列錘擊位址且所述輸入列位址小於儲存為列錘擊位址候選者的列位址，則所述列錘擊管理電路進一步經組態以儲存所述輸入列位址作為所述列錘擊位址的候選者。
  9. 如請求項8所述的記憶體裝置，其中所述列錘擊管理電路進一步經組態以回應於所述第二模式下的所述再新命令，而在所述監視週期期間輸出儲存為所述列錘擊位址的候選者的列位址作為所述列錘擊位址。
  10. 如請求項1所述的記憶體裝置，其中所述監視週期大於或等於期間對其所有所述多個存取進行計數的週期。
  11. 一種操作記憶體裝置的方法，包括： 基於包含於由主機進行的多個存取中的多個輸入列位址及儲存於第一暫存器中的預列錘擊位址，而將所述多個輸入列位址當中大於預列錘擊位址的輸入列位址或所述多個輸入列位址當中的第一最小輸入列位址作為列錘擊位址儲存於第二暫存器中； 回應於自所述主機提供的再新命令而對實體地鄰近於對應於所述列錘擊位址的記憶體胞元列的記憶體胞元列執行再新操作；以及 回應於所述再新命令而將列錘擊位址作為所述預列錘擊位址儲存於所述第一暫存器中。
  12. 如請求項11所述的方法，其中將所述列錘擊位址儲存於所述第二暫存器中包括： 將包含於所述多個存取當中的初始存取中的初始輸入列位址儲存於所述第二暫存器中； 將所述初始輸入列位址與所述預列錘擊位址進行比較；以及 根據所述初始輸入列位址與所述預列錘擊位址之間的比較結果，而執行用於偵測所述第一最小輸入列位址的第一模式及用於偵測所述多個輸入列位址當中大於所述預列錘擊位址的第二最小輸入列位址的第二模式中的任一者。
  13. 如請求項12所述的方法，其中將所述列錘擊位址儲存於所述第二暫存器中包括： 檢查在所述第一模式下在所述初始輸入列位址之後輸入的輸入列位址是否小於或等於所述預列錘擊位址； 在所述輸入列位址大於所述預列錘擊位址時，將所述輸入列位址儲存於所述第二暫存器中；以及 執行所述第二模式。
  14. 如請求項13所述的方法，其中將所述列錘擊位址儲存於所述第二暫存器中包括： 在所述輸入列位址小於或等於所述預列錘擊位址時，檢查所述輸入列位址是否小於或等於儲存於所述第二暫存器中的所述列位址；以及 在所述輸入列位址小於或等於所述列位址時將所述輸入列位址儲存於所述第二暫存器中。
  15. 如請求項12所述的方法，其中將所述列錘擊位址儲存於所述第二暫存器中包括： 在所述第二模式下檢查在所述初始輸入列位址之後輸入的輸入列位址是否大於所述預列錘擊位址且小於儲存於所述第二暫存器中的列位址；以及 當所述輸入列位址大於所述預列錘擊位址且小於所述列位址時，將所述輸入列位址儲存於所述第二暫存器中。
  16. 一種記憶體裝置，包括： 記憶體胞元陣列，包含多個記憶體胞元列； 列錘擊管理電路，經組態以在用於監視對所述多個記憶體胞元列的多個存取的監視週期期間偵測列錘擊位址，及回應於自主機提供的再新命令而輸出所述列錘擊位址；以及 再新控制電路，經組態以輸出目標列位址以對實體地鄰近於對應於所述列錘擊位址的記憶體胞元列的記憶體胞元列執行再新操作； 其中所述列錘擊管理電路包括： 第一暫存器，經組態以儲存在所述監視週期之前的監視週期中偵測為所述列錘擊位址的預列錘擊位址； 第一比較器，經組態以輸出指示將自所述主機提供的輸入列位址與所述預列錘擊位址進行比較的結果的第一比較結果信號； 第二暫存器，經組態以儲存所述輸入列位址； 第二比較器，經組態以輸出指示將所述輸入列位址與儲存於所述第二暫存器中的列位址進行比較的結果的第二比較結果信號； 旗標產生電路，經組態以基於所述第一比較結果信號及所述第二比較結果信號而輸出旗標信號；以及 暫存器控制電路，經組態以基於所述再新命令、所述第一比較結果信號、所述第二比較結果信號以及所述旗標信號，而控制所述第二暫存器輸出儲存於所述第二暫存器中的所述列位址作為所述列錘擊位址。
  17. 一種記憶體裝置，包括： 記憶體胞元陣列，包含多個記憶體胞元列； 列錘擊管理電路，包含：第一暫存器，儲存在用於監視對所述多個記憶體胞元列的多個存取的監視週期中偵測到的預列錘擊位址，及第二暫存器，在所述監視週期之後針對每一後續監視週期依序儲存大於所述預列錘擊位址的一個列位址；以及 再新控制電路，經組態以在再新操作期間輸出實體地鄰近於對應於儲存於所述第二暫存器中的所述列位址的記憶體胞元列的記憶體胞元列的目標列位址。
  18. 一種電子裝置，包括： 主機，經組態以依序輸出輸入列位址且週期性地輸出再新命令；以及 記憶體裝置，經組態以在監視週期期間基於所述輸入列位址而偵測列錘擊位址，且回應於所述再新命令而執行再新操作； 其中所述記憶體裝置包括： 記憶體胞元陣列，其中包含多個記憶體胞元列； 列錘擊管理電路，經組態以基於所述輸入列位址中的各者及在所述監視週期之前偵測到的預列錘擊位址而偵測所述列錘擊位址，且進一步經組態以回應於所述再新命令而輸出所述列錘擊位址；以及 再新控制電路，經組態以對實體地鄰近於對應於所述列錘擊位址的記憶體胞元列的記憶體胞元列執行再新操作。
  19. 一種記憶體裝置，包括： 記憶體胞元陣列，其中具有多個記憶體胞元列； 列錘擊管理電路，經組態以基於以下各者偵測列錘擊位址：（i）預列錘擊位址，及（ii）在用於監視對所述多個所述記憶體胞元列的多個存取的監視週期期間與所述多個存取相關聯的多個輸入列位址中的各者；以及 再新控制電路，經組態以回應於所述列錘擊位址的偵測而對實體地鄰近於與所述列錘擊位址相關聯的記憶體胞元列延伸的記憶體胞元列執行再新操作。
  20. 一種記憶體裝置，包括： 記憶體胞元陣列，其中具有多個記憶體胞元列； 列錘擊管理電路，經組態以回應於在監視時間週期期間對所述記憶體胞元陣列的多個字線存取而偵測與所述多個記憶體胞元列內的記憶體胞元列相關聯的列錘擊位址；以及 再新控制電路，經組態以回應於藉由所述列錘擊管理電路偵測到所述列錘擊位址而對緊鄰與所述列錘擊位址相關聯的所述記憶體胞元列延伸的至少一個記憶體胞元列執行再新操作。
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