TW200933645A - Method for accessing memory chip - Google Patents

Description

200933645 九、發明說明： 【發明所屬之技術領域】 本發明係有關一種存取記憶體晶片的方法，尤指一種可以減 少動態隨機存取記憶體（Dynamic Random Access Memory DRAM)輸入接腳數目之存取記憶體晶片的方法。 【先前技術】 在習知雙倍資料率（Double Data Rate，DDR )同步動態隨機存 取記憶體（Synchronous DRAM)架構下，同步動態隨機存取記憶 體具有以下輸入訊號：兩個時脈訊號CLK以及#CLK、十六個記 憶體位址輸入訊號A0〜A15、四個記憶庫位址輸入訊號 ΒΑ0〜BA3、一晶片選擇訊號CS、一列位址選通(r〇w address str〇be ) 訊號 RAS、一行位址選通（column address strobe)訊號 CAS、一 寫入致能（Write Enable, WE)訊號、一同步訊號cke、一校準訊 號ZQ以及一重置訊號RESET。上述每一個輸入訊號的一個輪入 命令的長度係為一時脈訊號之一個時脈週期’且每一個輸入訊號 均需要由一專屬的接腳來輸入記憶體晶片中，因此習知同步動態 隨機存取記憶體會設置有29個輸入接腳。 請參考第1圖，第1圖為習知雙列接腳記憶體模組（Dual In-lineMemoryM〇dUle，DIMM) 1〇〇 的示意圖。如第 1 圖所示，雙 列接腳記憶體模組1〇〇包含有八個記憶體晶片no—bno—8，其中 每一個記憶體晶片均包含有29個輸入接腳。在雙列接腳記憶體模 200933645 組100的操作上’ 29筆輸入訊號係由一控制器120輸入至記憶體 晶片110J’之後循序傳輸至記憶體晶片11〇_2、11〇_3、 、11〇_8, 因此兩相鄰記憶體晶片均有29條線路互相連接。一般而言，輸入 接腳越多，在電路上信號線的間距也會變小而增加佈線的困難 度，且仏號線彼此之間也比較容易受到干擾，因此雙列接腳記憶 體模組100上線路的佈局會較為困難，此外，在記憶體晶片測試 時，治具的花費比較高且量測機台一次可以測試的記憶體晶片的 數量也會減少。 【發明内容】 因此本發明的目的之一在於提供一種可以減少記憶體輸入接 腳數置之存取a己憶體晶片的方法，以降低雙列接聊記憶體模組的 h號線密度以及記憶體在測試上的成本花費。 ❹ 、依據本發明之一實施例，其揭露一種存取一記憶體晶片的 法。该方法包含有：於該記憶體晶片設置複數個第一輸入接腳 複數個第二輸人接腳；職數侧錄訊齡別輸人該複數個 輸入接腳，其中每一個列位址訊號的一列位址命令封包的長 為一時脈訊號之複數個時脈週期，且該列位址命令封包包含有 數個列輪人命令；以及將複數個行位址魏分別輪人至該二數 第二輸入接腳’其中每—個行位址訊號的—行位址命令= 度為該時脈峨之減辦贿期，且蹄她命 人

複數個行輪入命令。 、匕匕S 200933645 依據本發日撕触之魏記㈣“ :憶體效能之下減少記憶體的輸入接腳，進而提升雙列= 體模組在線路佈局上的容易度，並減少測試上域Γ 【實施方式】 在習知雙倍資料率同步動贿機存取記憶猶構下，每一個 ❹雨入Λ號的一個輸入命令的長度係為-時脈訊號之一個時脈週 d，且每-個輸人訊號均由—專屬的接腳來輸人記憶體晶片中， 因此總共會需要29個接腳。為了減少接腳的數量，本發明使用了 命令封包”的概念，脚—倾腳_來輸人—命令封包且每一 個命令^包係包含四個輸人命令，如此便可以減少記憶體晶片接 腳的數量，然而，因為每—個命令封包係包含四個輸人命令且一 個輸入命令的長度係為—個時脈週期，因此—個命令封包的長度 為_時脈職’在記㈣嶋作中，因為在同—記憶庫中不能 同時進行雜址城輸从及行位址減輸人，因此若是僅僅使 用長度為四個時脈職的命令封包，在同一記憶庫中，必須要等 到列位址訊號輸入後四個時脈週期，行位址訊號才可以輸入，如 此將會嚴重降低記憶體的效能。 因此，本發明提出了-種可以減少記憶體的輸入接腳且較不 會降低s己憶體效能的方法’才目關運作細節詳述如下。 7 200933645 請參閱第2圖，第2圖為本發明記憶體晶片20〇之一實施例 的示意圖。如圖所示，記憶體晶片200包含有一時脈接腳 PIN_CLK、六個列(row)位址訊號接腳PIN_R0〜PIN_R5、五個行 (column)位址訊號接腳PIN_C0〜PIN_C4、一第一晶片選擇訊號(列 位址晶片選擇訊號)接腳PIN_CSR以及一第二晶片選擇訊號(行位 址晶片選擇訊號）接腳PIN_CSC。本實施例中，時脈接腳PIN_CLK 係用來接收一時脈訊號CLK，列位址訊號接腳PIN_R0〜PIN_R5 係用來分別接收六個列位址訊號R〇wAdrO、RowAdrl、R〇wAdr2、 RowAdr3、RowAdr4、R〇wAdr5，行位址訊號接腳 PIN一C0〜PIN—C4 係用來分別接收五個行位址訊號ColAdrO、ColAdd、ColAdr2、 ColAdr3、ColAdr4，第一晶片選擇訊號(列位址晶片選擇訊號)接腳 PIN_CSR係用來接收一第一晶片選擇訊號（列位址晶片選擇訊號） CSR以選擇使用記憶體晶片2〇〇來接收該複數個列位址訊號，以 及第二晶片選擇訊號（行位址晶片選擇訊號）接腳piN—csc係用 來接收一第二晶片選擇訊號（行位址晶片選擇訊號）esc以選擇 使用§亥δ己憶體晶片來接收該複數個行位址訊號。請注意，第2圖 所示之記憶體晶片200的接腳配置僅作為範例說明之用，且在不 影響本發明技術揭露之下，第2圖巾僅顯示出與本發明之後續說 明有關的-部份接腳’實際上，本發明並未限定記讎晶片2〇〇 僅具有第2圖所示之接腳配置。本發明記憶體晶片2⑻的存取操 作將於下詳述。 ’、 請參考第3圖，第3圖為本發明實施例之六個列㈣位址訊 8 200933645 號的示意圖。在本發明中，六個列位址訊號R〇wAdr〇、、 H0wAdr*2、；R〇wAdl3、R〇wAdr4、R〇wAdr5 係經由六個第一輸入 接腳（亦即第2圖所示之列位址訊號接腳piN_R〇〜piN—R5)輸入 至記憶體晶片中’如第3圖所示，每一個列位址訊號 (RowAdrO〜R0WAdr5)的-列位址命令封包（r〇wadd_ command package)的長度為—時脈訊號CLK之四個時脈週期， 且列位址命令封包包含有四個列輸入命令，因此，六個列位址訊 ❹ 號之六铜位址命令封包總共包含有二十四侧輸人命令。本實 施例中，該二十四個列輸入命令係包含有四筆記憶庫位址的設定 資訊ΒΑ0〜BA3、十六筆記憶體位址的設定資訊A〇〜A15以及四筆 記憶體控制命令的設定資訊CMD〇〜CMD3，其中四筆記憶庫位址 的設定資訊ΒΑ0〜BA3係等於習知雙倍資料率同步動態隨機存取 記憶體架構下之記憶庫位址輸入訊號BA〇〜BA3，且十六筆記憶體 位址的设定資訊A0〜A15係等於習知雙倍資料率同步動態隨機存 ❹取記憶體架構下之記憶體位址輸入訊號A〇〜A15。此外，四筆記憶 體控制命令的設定資訊CMD0〜CMD3係經由解碼以產生複數個記 憶體控制命令中之一控制命令，其中該複數個記憶體控制命令可 包含有啟動(Active)、預充電(Precharge)、更新(Refresh)、模式暫存 設定（mode register set, MRS )、自我更新（self_refresh entry，SRE)、 進入低功耗（power down entry)、長校準/短校準（ZQ calibration long/ZQ calibration short，ZQCL/ZQCS)··.等等。 6青參考第4圖’第4圖為本發明實施例之五個行(c〇iumn)位址 9 200933645 訊號的示意圖。在本發明中，該五個行位址訊號ColAdrO、 ColAdrl、ColAdr2、ColAdr3、ColAdr4 係經由五個第二輸入接腳 (亦即第2圖所示之行位址訊號接腳PIN—c〇〜piN—C4)輸入至記 憶體晶片中，如第4圖所示，每一個行位址訊號(c〇1Adr〇〜CQlAdf4) 的一行位址命令封包（c〇lumn a(jdress comman(jpackage)的長度 為一時脈號CLK之四個時脈週期，且行位址命令封包包含有四 個行輸入命令，因此，五個行位址訊號之五個列位址命令封包總 ® 共包含有二十個行輸入命令，該二十個行輸入命令係包含有四筆 記憶庫位址的設定資訊BA0〜BA3、十三筆記憶體位址的設定資訊 A0〜A12、一寫入致能（WriteEnable，WE)輸入命令、一自動預充 電（Aut〇Pre-charge，AP)輸入命令以及一突發中斷4/突發長度8 (Burst Chop 4/BurstLength 8, BC4/BL8)輸入命令，其中四筆記 憶庫位址的設定資訊ΒΑ0〜BA3係等於習知雙倍資料率同步動態 隨機存取記憶體架構下之記憶庫位址輸入訊號BA〇〜BA3，且十三 鳓 筆記憶體位址的設定資訊A0〜A12係等於習知雙倍資料率同步動 態隨機存取記憶體架構下之記憶體位址輸入訊號A〇〜A12。 需注意的是，第3圖所示之六個列位址訊號之六個列位址命 令封包所分別包含之輸入命令僅作為範例說明之用，在實作上， 第3圖所示之二十四個列輸入命令可任意對調；同理，第4圖所 示之二十個行輸入命令亦可任意對調且不影響本發明之記憶體操 作。此外’上述列位址訊號（RowAdrO〜R〇wAdr5)、行位址訊號 (ColAdrO〜ColAdr4 )以及記憶庫位址的設定資訊（B〜B) 200933645 的數量亦僅作為範例說明之用，在實作上，若是要擴充記憶體的 容量，亦即增加記憶體位址的設定資訊或是增加記憶庫數量，則 列位址訊號可以為七個或以上且行位址訊號可以為六個或以上， 舉例而言’記憶體晶片200可以增加一列位址訊號接腳pin_R6 以及一行位址訊號接腳PIN_C5，其中列位址訊號接腳PIN_R6係 用來接收一列位址訊號RowAdr6，且列位址訊號R〇wAdr6的列位 址命令封包係包含有兩筆記憶庫位址的設定資訊BA4、BA5，以 及兩筆記憶體位址的設定資訊A16、A17 ;而行位址訊號接腳 PIN_C5係用來接收一行位址訊號ColAdr5，且行位址訊號ColAdr5 的行位址命令封包係包含有兩筆記憶庫位址的設定資訊BA4、 BA5，以及兩筆記憶體位址的設定資訊A13、A14。如上所述，因 為本發明之列（行）位址命令封包包含有四個列（行）輸入命令， 因此對於擴充記憶體位址的設定資訊以及記憶庫數量，只需增加 一個列位址訊號接腳以及一個行位址訊號接腳就可以增加四筆記 憶庫位址的設定資訊或是記憶體位址的設定資訊，因此可以大幅 降低記憶體晶片的測試成本。 如上所述，六個列位址訊號以及五個行位址訊號均包含有記 憶體位址的設定資訊（AO、Al、A3...)，因此在同一時間可以對 不同記憶庫進行不同的操作。第5圖為本發明存取第2圖所示之 記憶體晶片之一操作範例的示意圖。如第5圖所示，舉例而言， 在時間T1中，六個列位址訊號RowAdrO〜RowAdr5之六個列位址 命令封包係用來啟動（active)記憶體晶片200中一第一記憶庫， 11 200933645 而在同一時間，五個行位址訊號c〇1Adr0〜c〇1Adr4之五個列位址 °P令封包可用來寫入（write)記憶體晶片2〇〇中一第二記憶庫（若 疋該第一έ己憶庫已經啟動過）；在時間丁2中，六個列位址訊號

RowAdrO〜R0WAdr5之六個列位址命令封包係用來啟動一第三記 憶庫；在時間T3中，五個行位址訊號c〇1Adr〇〜c〇1Adr4之五個列 位址命令封包可用來讀取（read)該第__記憶庫^如此—來，便可 以減緩_使用長度為四辦脈週躺命令封包而造成記憶體效 能降低的影響。 在雙倍f"料率同步動態隨機存取記憶體架構下，有許多參數 均有規糾數值’例如雜址至贿址延遲時間（RAStoRAS delaytime)tRRD、列位址預充電時間（RASpre ehargetime)⑽、 列位址至行位騎遲_ (RAStGCASdelaytime) tRCD、列週 期時間（R〇Wcycletime) tRC…等等。若是記憶體時脈訊號的週 期為1.25奈秒（nano_seeond)’則本發明所提出之列位址命令封包 以及行位騎令封包的長制為5奈秒，射地使用在上 述雙倍資料率同步動態隨機存取記憶體且不違背相關的參數規 定。舉例而言，列位址預充電時間tRp至少需要1〇奈秒，在本發 明中則為兩個列位址命令封包的長度，亦㈣同―記憶庫進行預 充電以及啟動操作時可以有—個顺址命令封包關隔因此不 會影像到記憶體的效能。 此外’在習知雙倍資料率同步動態隨機存取記憶體架構下有 12 200933645 一用來致能一晶片的晶片選擇訊號。在本發明中，因為六個列位 址訊號以及五個行位址訊號均包含有記憶體位址的設定資訊，因 此本發明另外加入了 一第一晶片選擇訊號（列位址晶片選擇訊號） CSR以選擇使用該記憶體晶片來接收該複數個列位址訊號，以及 一第二晶片選擇訊號（行位址晶片選擇訊號）CSC以選擇使用該 記憶體晶片來接收該複數個行位址訊號，其中列位址晶片選擇訊 號CSR以及行位址晶片選擇訊號csc係分別經由一第三輸入接腳 ❹（亦即第1圖所示之第—晶片選擇訊號(列位址晶片選擇訊號)接 腳PIN—CSR)以及一第四輸入接腳（亦即第2圖所示之第二晶片 選擇訊號（行位址晶片選擇訊號）接腳piN—csc)輸入至記憶體 晶片中。如第5圖所示，當列位址晶片選擇訊號CSR或行位二晶 片選擇訊號CSC致能時’該記憶體晶片才可以接收列位址訊號$ 行位址訊號。 ❹ 間早剩上通存取記憶體晶片的方法，在本發明的輪入訊號 中’六個列位址訊號的六個列位址命令封包的長度均為四個時脈 週期，且每-個列位址命令封包包含有四個列輸入命令；且五個 行位址訊_五俯位騎令封㈣長朗為四辦脈 每-個行位址命令封包包含有四個行輸人命令。如上所述 個位址輸人峨，再加上兩_脈峨CLK以及#似' 一 3選擇截娜、行她_擇城咖、, 讯唬（〇n-dletennmation) ODT、同步訊號咖、校 及重置峨RESET，本發日__刪麵方法總共需= 13 200933645 九個輸入訊號’亦即記憶體晶片只需要十九個獅，相較於習知 記憶體晶4的二十九個接腳，本發明能確實減少記舰的輸入接 腳’進而提升雙列細記賊模組在線路佈局上的料度，並減 少測試上的成本。 4 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範 圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖為習知雙列接腳記憶體模組的示意圖 第2圖為本發明記憶體晶片之一實施例的示意圖。 第3圖為本發明實施例之六個列位址訊號的示意圖。 第4圖為本發明實施例之五個行位址訊號的示意圖。 第5圖為本發明存取第2圖所不之記憶體晶片之一操作範例的_ 意圖_。 【主要元件符號說明】 100 雙列接腳記憶體模級--- 110—1 〜110-8 記憶體晶片 ------ 120 控制器 200 記憶體晶片 -- PIN_CLK 時脈接腳 '-- PIN_R0 〜PINR5 列位址訊號接腳 ^'-- 14 200933645

_____ PIN—C0 〜PIN—C4 行位址訊號接腳 PIN—CSR 第一晶片選擇訊號接腳 ____^一 PIN一CSC 第二晶片選擇訊號接腳 CLK 時脈訊號 _________ RowAdrO ' RowAdrl ' 列位址訊號 RowAdr2 ' RowAdr3 ' RowAdr4、RowAdr5、 AO、A卜 A2、A3、A4、A5、 記憶體位址的設定資訊 A6、A7、A8、A9、A10、An、 A12、A13、A14、A15 __—----- BAO、BA 卜 BA2、BA3 記憶庫位址的設定資訊 ---— CMDO、CMD1、CMD2、CMD3 憶體控制命令的設定資訊 ColAdrO、ColAdr卜 ColAdr2、 列位址訊號 ColAdr3、ColAdr4 WE 寫入致能輸入命令 AP 自動預充電輸入命令 BC4/BL8 突發中斷/突發長度輸入命令 CSR 列位址晶片選擇訊號 CSC 行位址晶片選擇訊號 15

Claims (1)

1. 200933645 十、申請專利範圍： 1. 一種存取一記憶體晶片的方法，其包含有： 於該記憶體晶片設置複數個第一輸入接腳與複數個第二 輸入接腳； 將複數個列(row)位址訊號分別輸入該複數個第一輸入接 腳其中母一個列位址§fl號的一列位址命令封包（rowa(jdress command package)的長度為一時脈訊號之複數個時脈週期； 〇 以及 將複數個行(column)位址訊號分別輸入至該複數個第二輸 入接腳’其中每一個行位址訊號的一行如止命令封包（column address _mand package)的長度為該時脈訊號之複數個時脈 週期。 2. 如申請專利範圍第i項所述之方法，其中該列位址命令封包和 該行位址命令封包各包含有複數個列輸入命令。 3. 如申請專利範圍第2項所述之方法，其中該列位址命令封包的 =^為四個時脈，且酬位址命令封包包含有四個列輸 如申睛專利範圍第3 腳的接腳數係為六。 項所述之綠，射棘數㈣—輸入接 16 4. 200933645 如申請專利範圍第4項所述之方法，其中該複數個列位址訊號 所傳送之六個列位址命令封包中的複數個列輸人命令係包含 有四筆記财紐的設定_、十六筆記憶触㈣設定資訊 以及四筆記憶體控制命令的設定資訊。 、 « 6.如申請專利範圍第5項所述之方法，另包含有： 解碼該四筆記触鋪命令的設定魏以產生一 控制命令。 記憶體 7. 如申請專概圍第2酬述之，其中該行位址命令封包的 長度係為四個時脈週期，且該行位址命令封包包含有四個 合。 -輸入接 8·如申請專利範圍第7項所述之方法，其中該複數個第 腳的接腳數係為五。 ❹ 設定資訊。 9.如申賴咖第8項所述之方法，射該複數個行位址 所傳送之五個行位址命令封包巾的複數個行輸人命令係包含 四筆記憶庫位址的設定資訊以及十三筆記憶體位址的 17 200933645 有至少一寫入致能（Write Enable，WE )輸入命令、一自動預 充電（AutoPre-charge,AP)輸入命令以及一突發中斷/突發長 度（Burst Chop /Burst Length, BC/BL)輸入命令。 11.如申請專利範圍第1項所述之方法，另包含有： 於該記憶體晶片設置一第三輸入接腳與一第四輸入接腳· 將一第一晶片選擇訊號輸入至該第三輸入接腳，以選擇使 用該s己憶體晶片來接收該複數個列位址訊號；以及 將一第二晶片選擇訊號輸入至該第四輸入接腳，以選擇使 用該記憶體晶片來接收該複數個行位址訊號。 十一、囷式：