JPH05274877A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05274877A JPH05274877A JP6742392A JP6742392A JPH05274877A JP H05274877 A JPH05274877 A JP H05274877A JP 6742392 A JP6742392 A JP 6742392A JP 6742392 A JP6742392 A JP 6742392A JP H05274877 A JPH05274877 A JP H05274877A
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- Japan
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- address
- buffer
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Abstract
(57)【要約】
【目的】 アドレス入力のためのピン数を少なくしてチ
ップサイズやパッケージサイズの小さい半導体記憶装置
を得る。 【構成】 １はプリアドレスバッファ、２はアドレスバ
ッファ、３はロウデコーダ、４はコラムデコーダ、６は
メモリセルである。１０ビットのロウアドレスとコラム
アドレスを夫々２つのアドレスデータＡ0a〜Ａ4a，Ａ0b
〜Ａ4bに分割してバッファ１に時分割で入力する。バッ
ファ１ではアドレス信号Ａ0〜Ａ4より夫々ロウアドレス
とコラムアドレスを構成するアドレスデータＡ0a〜Ａ4
a，Ａ0b〜Ａ4bを順次分離する。バッファ１で分離して
形成される１０ビット（Ａ0a〜Ａ4b）のロウアドレスと
コラムアドレスをバッファ２を介してデコーダ３，４に
入力し、ロウアドレスとコラムアドレスで選択されるメ
モリセル内の所定セルに対して書き込みまたは読み出し
をする。
ップサイズやパッケージサイズの小さい半導体記憶装置
を得る。 【構成】 １はプリアドレスバッファ、２はアドレスバ
ッファ、３はロウデコーダ、４はコラムデコーダ、６は
メモリセルである。１０ビットのロウアドレスとコラム
アドレスを夫々２つのアドレスデータＡ0a〜Ａ4a，Ａ0b
〜Ａ4bに分割してバッファ１に時分割で入力する。バッ
ファ１ではアドレス信号Ａ0〜Ａ4より夫々ロウアドレス
とコラムアドレスを構成するアドレスデータＡ0a〜Ａ4
a，Ａ0b〜Ａ4bを順次分離する。バッファ１で分離して
形成される１０ビット（Ａ0a〜Ａ4b）のロウアドレスと
コラムアドレスをバッファ２を介してデコーダ３，４に
入力し、ロウアドレスとコラムアドレスで選択されるメ
モリセル内の所定セルに対して書き込みまたは読み出し
をする。
Description
【０００１】
【産業上の利用分野】この発明は、複数のアドレスを入
力してライトやリードの動作を行わせる半導体記憶装置
に関する。
力してライトやリードの動作を行わせる半導体記憶装置
に関する。
【０００２】
【従来の技術】図３は、従来の半導体記憶装置の一例を
示すブロック図である。この例はロウアドレスとコラム
アドレスを時分割で入力してライトやリードの動作を行
わせるアドレスマルチプレクス方式を採用した例であ
る。
示すブロック図である。この例はロウアドレスとコラム
アドレスを時分割で入力してライトやリードの動作を行
わせるアドレスマルチプレクス方式を採用した例であ
る。
【０００３】図において、６はメモリセル、３はロウデ
コーダ、４はコラムデコーダ、７はセンスリフレッシュ
アンプおよび入出力コントロール回路である。ロウデコ
ーダ３にはロウおよびコラムのアドレスバッファ２を介
して１０ビットのアドレス信号（ロウアドレス）Ａ0〜
Ａ9が入力される。同様に、コラムデコーダ４にはアド
レスバッファ２を介して１０ビットのアドレス信号（コ
ラムアドレス）Ａ0〜Ａ9が入力される。
コーダ、４はコラムデコーダ、７はセンスリフレッシュ
アンプおよび入出力コントロール回路である。ロウデコ
ーダ３にはロウおよびコラムのアドレスバッファ２を介
して１０ビットのアドレス信号（ロウアドレス）Ａ0〜
Ａ9が入力される。同様に、コラムデコーダ４にはアド
レスバッファ２を介して１０ビットのアドレス信号（コ
ラムアドレス）Ａ0〜Ａ9が入力される。
【０００４】５はクロックジェネレータである。クロッ
クジェネレータ５には、ロウアドレスストロブ信号ＲＡ
Ｓバーが入力されると共に、コラムアドレスストロブ信
号ＣＡＳバーが入力される。上述したアドレスバッファ
２、ロウデコーダ３、コラムデコーダ４および入出力コ
ントロール回路７には、それぞれクロックジェネレータ
５より所定のタイミングでクロックが供給されて動作が
制御される。
クジェネレータ５には、ロウアドレスストロブ信号ＲＡ
Ｓバーが入力されると共に、コラムアドレスストロブ信
号ＣＡＳバーが入力される。上述したアドレスバッファ
２、ロウデコーダ３、コラムデコーダ４および入出力コ
ントロール回路７には、それぞれクロックジェネレータ
５より所定のタイミングでクロックが供給されて動作が
制御される。
【０００５】８はデータ入力バッファ、９はデータ出力
バッファである。ライト時には、入力データＤはデータ
入力バッファ８を介して入出力コントロール回路７に入
力される。一方、リード時には、入出力コントロール回
路７より出力される出力データＱはデータ出力バッファ
９を介して出力される。ライトコントロール信号Ｗバー
はアンドゲート１０に反転素子を介して供給されると共
に、このアンドゲート１０にはクロックジェネレータ５
より所定のタイミングでクロックが供給される。アンド
ゲート１０の出力信号によってデータ入力バッファ８お
よびデータ出力バッファ９の動作が制御される。
バッファである。ライト時には、入力データＤはデータ
入力バッファ８を介して入出力コントロール回路７に入
力される。一方、リード時には、入出力コントロール回
路７より出力される出力データＱはデータ出力バッファ
９を介して出力される。ライトコントロール信号Ｗバー
はアンドゲート１０に反転素子を介して供給されると共
に、このアンドゲート１０にはクロックジェネレータ５
より所定のタイミングでクロックが供給される。アンド
ゲート１０の出力信号によってデータ入力バッファ８お
よびデータ出力バッファ９の動作が制御される。
【０００６】次に、動作について説明する。ライト時ま
たはリード時には、外部ピンよりロウアドレスおよびコ
ラムアドレスを時分割とした１０ビットのアドレス信号
Ａ0〜Ａ9（図４Ｃ）がアドレスバッファ２に入力され
る。アドレスバッファ２より出力されるロウアドレスは
ロウデコーダ３に供給されて、ストロブ信号ＲＡＳバー
（同図Ａ）の立ち下がりのタイミングでロウデコーダ３
内にラッチされる。一方、アドレスバッファ２より出力
されるコラムアドレスはコラムデコーダ４に供給され
て、ストロブ信号ＣＡＳバー（同図Ｂ）の立ち下がりの
タイミングでコラムデコーダ４内にラッチされる。
たはリード時には、外部ピンよりロウアドレスおよびコ
ラムアドレスを時分割とした１０ビットのアドレス信号
Ａ0〜Ａ9（図４Ｃ）がアドレスバッファ２に入力され
る。アドレスバッファ２より出力されるロウアドレスは
ロウデコーダ３に供給されて、ストロブ信号ＲＡＳバー
（同図Ａ）の立ち下がりのタイミングでロウデコーダ３
内にラッチされる。一方、アドレスバッファ２より出力
されるコラムアドレスはコラムデコーダ４に供給され
て、ストロブ信号ＣＡＳバー（同図Ｂ）の立ち下がりの
タイミングでコラムデコーダ４内にラッチされる。
【０００７】そして、ロウアドレス、コラムアドレスに
対応してデコーダ３，４より発生される信号により、ラ
イト時にはメモリセル６内の所定のセルに対して入力デ
ータＤがデータ入力バッファ８を介して書き込まれ、一
方リード時にはメモリセル６内の所定のセルより出力デ
ータＱが読み出されてデータ出力バッファ９を介して出
力される。
対応してデコーダ３，４より発生される信号により、ラ
イト時にはメモリセル６内の所定のセルに対して入力デ
ータＤがデータ入力バッファ８を介して書き込まれ、一
方リード時にはメモリセル６内の所定のセルより出力デ
ータＱが読み出されてデータ出力バッファ９を介して出
力される。
【０００８】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、アドレス入力のた
めのピン数は４Ｍビットメモリの場合１０ピン、１６Ｍ
ビットメモリでは１１ピンと非常に多くなるため、チッ
プサイズやパッケージサイズを大きくしなければならな
い等の問題点があった。この発明は上記のような問題点
を解消するためになされたもので、アドレス入力のため
のピン数を少なくしてチップサイズやパッケージサイズ
を小さくできる半導体記憶装置を提供することを目的と
する。
は以上のように構成されているので、アドレス入力のた
めのピン数は４Ｍビットメモリの場合１０ピン、１６Ｍ
ビットメモリでは１１ピンと非常に多くなるため、チッ
プサイズやパッケージサイズを大きくしなければならな
い等の問題点があった。この発明は上記のような問題点
を解消するためになされたもので、アドレス入力のため
のピン数を少なくしてチップサイズやパッケージサイズ
を小さくできる半導体記憶装置を提供することを目的と
する。
【０００９】
【課題を解決するための手段】請求項第１項の発明に係
る半導体記憶装置は、ロウアドレスとコラムアドレスの
それぞれを複数のアドレスデータに分割して時分割で入
力することを特徴とするものである。
る半導体記憶装置は、ロウアドレスとコラムアドレスの
それぞれを複数のアドレスデータに分割して時分割で入
力することを特徴とするものである。
【００１０】請求項第２項の発明に係る半導体記憶装置
は、ロウアドレスとコラムアドレスのそれぞれを複数の
アドレスデータに分割して時分割で入力すると共に、ロ
ウアドレスストロブ信号およびコラムアドレスストロブ
信号に基づいて発生したクロックで制御されるプリアド
レスバッファによって時分割で入力した複数のアドレス
データを分離することを特徴とするものである。
は、ロウアドレスとコラムアドレスのそれぞれを複数の
アドレスデータに分割して時分割で入力すると共に、ロ
ウアドレスストロブ信号およびコラムアドレスストロブ
信号に基づいて発生したクロックで制御されるプリアド
レスバッファによって時分割で入力した複数のアドレス
データを分離することを特徴とするものである。
【００１１】
【作用】請求項第１項および第２項の発明においては、
ロウアドレスとコラムアドレスのそれぞれを複数のアド
レスデータに分割して時分割で入力するため、アドレス
入力のためのピン数を分割数分の１に低減することがで
きる。また、請求項第２項の発明においては、複数のア
ドレスデータに分割されて入力されたロウアドレスおよ
びコラムアドレスをプリアドレスバッファで良好に分離
できる。
ロウアドレスとコラムアドレスのそれぞれを複数のアド
レスデータに分割して時分割で入力するため、アドレス
入力のためのピン数を分割数分の１に低減することがで
きる。また、請求項第２項の発明においては、複数のア
ドレスデータに分割されて入力されたロウアドレスおよ
びコラムアドレスをプリアドレスバッファで良好に分離
できる。
【００１２】
実施例１．図１はこの発明に係る半導体記憶装置の一実
施例を示す回路構成図である。この図において、図３と
対応する部分には同一符号を付し、その詳細説明は省略
する。同図において、１はプリアドレスバッファであ
り、このプリアドレスバッファ１には５ビットのアドレ
ス信号Ａ0〜Ａ4が入力される。アドレス信号Ａ0〜Ａ4
は、１０ビットのロウアドレスとコラムアドレスをそれ
ぞれ２つのアドレスデータに分割して形成したものであ
る。すなわち、Ａ0a，Ａ0b，Ａ1a，Ａ1b，Ａ2a，Ａ2b，
Ａ3a，Ａ3b，Ａ4a，Ａ4bのアドレスデータよりなる１０
ビットのロウアドレスとコラムアドレスを、それぞれＡ
0a〜Ａ4a，Ａ0b〜Ａ4bの５ビットずつのアドレスデータ
に分割して連続させたものである。
施例を示す回路構成図である。この図において、図３と
対応する部分には同一符号を付し、その詳細説明は省略
する。同図において、１はプリアドレスバッファであ
り、このプリアドレスバッファ１には５ビットのアドレ
ス信号Ａ0〜Ａ4が入力される。アドレス信号Ａ0〜Ａ4
は、１０ビットのロウアドレスとコラムアドレスをそれ
ぞれ２つのアドレスデータに分割して形成したものであ
る。すなわち、Ａ0a，Ａ0b，Ａ1a，Ａ1b，Ａ2a，Ａ2b，
Ａ3a，Ａ3b，Ａ4a，Ａ4bのアドレスデータよりなる１０
ビットのロウアドレスとコラムアドレスを、それぞれＡ
0a〜Ａ4a，Ａ0b〜Ａ4bの５ビットずつのアドレスデータ
に分割して連続させたものである。
【００１３】プリアドレスバッファ１にはクロックジェ
ネレータ５で発生するクロックが供給され、アドレス信
号Ａ0〜Ａ4に連続して存在する５ビットのアドレスデー
タＡ0a〜Ａ4a，Ａ0b〜Ａ4bが順次分離される。プリアド
レスバッファ１で分離されて形成される１０ビット（Ａ
0a〜Ａ4b）のロウアドレスとコラムアドレスは、ロウと
コラムのアドレスバッファ２に入力される。本例は以上
のように構成され、その他は図３の例と同様に構成され
る。
ネレータ５で発生するクロックが供給され、アドレス信
号Ａ0〜Ａ4に連続して存在する５ビットのアドレスデー
タＡ0a〜Ａ4a，Ａ0b〜Ａ4bが順次分離される。プリアド
レスバッファ１で分離されて形成される１０ビット（Ａ
0a〜Ａ4b）のロウアドレスとコラムアドレスは、ロウと
コラムのアドレスバッファ２に入力される。本例は以上
のように構成され、その他は図３の例と同様に構成され
る。
【００１４】次に、動作について説明する。ライト時ま
たはリード時には、１０ビット（Ａ0a〜Ａ4b）のロウア
ドレスおよびコラムアドレスが時分割され、さらにそれ
ぞれが５ビットのアドレスデータＡ0a〜Ａ4a，Ａ0b〜Ａ
4bに時分割されたアドレス信号Ａ0〜Ａ4（図２Ｃ）が、
外部ピンよりプリアドレスバッファ１に入力される。な
お、図２Ａはロウアドレスストロブ信号ＲＡＳバー、図
２Ｂはコラムアドレスストロブ信号ＣＡＳバーである。
たはリード時には、１０ビット（Ａ0a〜Ａ4b）のロウア
ドレスおよびコラムアドレスが時分割され、さらにそれ
ぞれが５ビットのアドレスデータＡ0a〜Ａ4a，Ａ0b〜Ａ
4bに時分割されたアドレス信号Ａ0〜Ａ4（図２Ｃ）が、
外部ピンよりプリアドレスバッファ１に入力される。な
お、図２Ａはロウアドレスストロブ信号ＲＡＳバー、図
２Ｂはコラムアドレスストロブ信号ＣＡＳバーである。
【００１５】プリアドレスバッファ１では、まずロウア
ドレスを構成するアドレスデータＡ0a〜Ａ4aがラッチさ
れると共に（同図Ｄ）、続いてロウアドレスを構成する
アドレスデータＡ0b〜Ａ4bがラッチされる（同図Ｅ）。
これによりプリアドレスバッファ１からはロウアドレス
を構成するアドレスデータＡ0a 〜Ａ4bが出力される状
態となり、このアドレスデータＡ0a 〜Ａ4bはアドレス
バッファ２を介してロウデコーダ３に供給されてラッチ
される。
ドレスを構成するアドレスデータＡ0a〜Ａ4aがラッチさ
れると共に（同図Ｄ）、続いてロウアドレスを構成する
アドレスデータＡ0b〜Ａ4bがラッチされる（同図Ｅ）。
これによりプリアドレスバッファ１からはロウアドレス
を構成するアドレスデータＡ0a 〜Ａ4bが出力される状
態となり、このアドレスデータＡ0a 〜Ａ4bはアドレス
バッファ２を介してロウデコーダ３に供給されてラッチ
される。
【００１６】プリアドレスバッファ１では、さらにコラ
ムアドレスを構成するアドレスデータＡ0a〜Ａ4aがラッ
チされると共に（同図Ｄ）、続いてコラムアドレスを構
成するアドレスデータＡ0b〜Ａ4bがラッチされる（同図
Ｅ）。これによりプリアドレスバッファ１からはコラム
アドレスを構成するアドレスデータＡ0a 〜Ａ4bが出力
される状態となり、このアドレスデータＡ0a 〜Ａ4bは
アドレスバッファ２を介してコラムデコーダ４に供給さ
れてラッチされる。
ムアドレスを構成するアドレスデータＡ0a〜Ａ4aがラッ
チされると共に（同図Ｄ）、続いてコラムアドレスを構
成するアドレスデータＡ0b〜Ａ4bがラッチされる（同図
Ｅ）。これによりプリアドレスバッファ１からはコラム
アドレスを構成するアドレスデータＡ0a 〜Ａ4bが出力
される状態となり、このアドレスデータＡ0a 〜Ａ4bは
アドレスバッファ２を介してコラムデコーダ４に供給さ
れてラッチされる。
【００１７】そして、ロウアドレス、コラムアドレスに
対応してデコーダ３，４より発生される信号により、ラ
イト時にはメモリセル６内の所定のセルに対して入力デ
ータＤがデータ入力バッファ８を介して書き込まれ、一
方リード時にはメモリセル６内の所定のセルより出力デ
ータＱが読み出されてデータ出力バッファ９を介して出
力される。
対応してデコーダ３，４より発生される信号により、ラ
イト時にはメモリセル６内の所定のセルに対して入力デ
ータＤがデータ入力バッファ８を介して書き込まれ、一
方リード時にはメモリセル６内の所定のセルより出力デ
ータＱが読み出されてデータ出力バッファ９を介して出
力される。
【００１８】図１の例によれば、１０ビットのロウアド
レスおよびコラムアドレスのそれぞれを５ビットずつの
アドレスデータに時分割して入力するので、アドレス入
力のためのピン数を半減でき、チップサイズやパッケー
ジサイズを小さくできる利益がある。また、時分割で入
力されるロウアドレスとコラムアドレスをそれぞれ構成
する５ビットずつのアドレスデータをプリアドレスバッ
ファ１で分離でき、ロウアドレスとコラムアドレスで選
択されるメモリセル６内の所定のセルに対して書き込み
または読み出しを良好に行うことができる。
レスおよびコラムアドレスのそれぞれを５ビットずつの
アドレスデータに時分割して入力するので、アドレス入
力のためのピン数を半減でき、チップサイズやパッケー
ジサイズを小さくできる利益がある。また、時分割で入
力されるロウアドレスとコラムアドレスをそれぞれ構成
する５ビットずつのアドレスデータをプリアドレスバッ
ファ１で分離でき、ロウアドレスとコラムアドレスで選
択されるメモリセル６内の所定のセルに対して書き込み
または読み出しを良好に行うことができる。
【００１９】実施例２．なお、上記実施例では、ロウア
ドレスとコラムアドレスをそれぞれ２つに分割して時分
割でプリアドレスバッファ１に入力する例を示したが、
３つ以上に分割して時分割で入力するようにしてもよ
い。
ドレスとコラムアドレスをそれぞれ２つに分割して時分
割でプリアドレスバッファ１に入力する例を示したが、
３つ以上に分割して時分割で入力するようにしてもよ
い。
【００２０】
【発明の効果】請求項第１項および第２項記載の発明に
よれば、ロウアドレスとコラムアドレスのそれぞれを複
数のアドレスデータに分割して時分割で入力するので、
アドレス入力のためのピン数を分割数分の１に低減する
ことができ、パッケージサイズやチップサイズを小さく
できる効果がある。
よれば、ロウアドレスとコラムアドレスのそれぞれを複
数のアドレスデータに分割して時分割で入力するので、
アドレス入力のためのピン数を分割数分の１に低減する
ことができ、パッケージサイズやチップサイズを小さく
できる効果がある。
【００２１】請求項第２項記載の発明によれば、ロウア
ドレスストロブ信号およびコラムアドレスストロブ信号
より発生したクロックで制御されるプリアドレスバッフ
ァによって複数のアドレスデータを分離するので、ロウ
アドレスとコラムアドレスのそれぞれを複数のアドレス
データに分割して時分割で入力しても、ロウアドレスと
コラムアドレスで選択されるメモリセル内の所定のセル
に対して書き込みまたは読み出しを良好に行うことがで
きる効果がある。
ドレスストロブ信号およびコラムアドレスストロブ信号
より発生したクロックで制御されるプリアドレスバッフ
ァによって複数のアドレスデータを分離するので、ロウ
アドレスとコラムアドレスのそれぞれを複数のアドレス
データに分割して時分割で入力しても、ロウアドレスと
コラムアドレスで選択されるメモリセル内の所定のセル
に対して書き込みまたは読み出しを良好に行うことがで
きる効果がある。
【図１】この発明に係る半導体記憶装置の一実施例を示
すブロック図である。
すブロック図である。
【図２】この発明に係る半導体記憶装置の一実施例の動
作を説明するタイミングチャートである。
作を説明するタイミングチャートである。
【図３】従来の半導体記憶装置を示すブロック図であ
る。
る。
【図４】従来の半導体記憶装置の動作を示すタイミング
チャートである。
チャートである。
１ プリアドレスバッファ ２ アドレスバッファ ３ ロウデコーダ ４ コラムデコーダ ５ クロックジェネレータ ６ メモリセル ７ センスリフレッシュアンプおよび入出力コントロー
ル回路 ８ データ入力バッファ ９ データ出力バッファ
ル回路 ８ データ入力バッファ ９ データ出力バッファ
Claims (2)
- 【請求項１】 ロウアドレスとコラムアドレスのそれぞ
れを複数のアドレスデータに分割して時分割で入力する
ことを特徴とする半導体記憶装置。 - 【請求項２】 ロウアドレスとコラムアドレスのそれぞ
れを複数のアドレスデータに分割して時分割で入力する
と共に、 ロウアドレスストロブ信号およびコラムアドレスストロ
ブ信号に基づいて発生したクロックで制御されるプリア
ドレスバッファによって上記時分割で入力した複数のア
ドレスデータを分離することを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6742392A JPH05274877A (ja) | 1992-03-25 | 1992-03-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6742392A JPH05274877A (ja) | 1992-03-25 | 1992-03-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05274877A true JPH05274877A (ja) | 1993-10-22 |
Family
ID=13344492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6742392A Pending JPH05274877A (ja) | 1992-03-25 | 1992-03-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05274877A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009176398A (ja) * | 2008-01-21 | 2009-08-06 | Nanya Sci & Technol Co Ltd | メモリチップにアクセスする方法 |
-
1992
- 1992-03-25 JP JP6742392A patent/JPH05274877A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009176398A (ja) * | 2008-01-21 | 2009-08-06 | Nanya Sci & Technol Co Ltd | メモリチップにアクセスする方法 |
| JP4699498B2 (ja) * | 2008-01-21 | 2011-06-08 | 南亞科技股▲ふん▼有限公司 | メモリチップにアクセスする方法 |
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