JP2017224372A - 磁気メモリ装置 - Google Patents
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Abstract
【課題】書き込み動作における信頼性を向上させた磁気メモリ装置（ＭＲＡＭ）を提供する。【解決手段】実施形態の磁気メモリ装置は、複数の磁気抵抗素子と、前記複数の磁気抵抗素子がそれぞれ接続された複数のビット線及び複数のワード線を有するメモリセルアレイと、前記メモリセルアレイに接続され、前記複数の磁気抵抗素子の磁気特性に応じて前記複数のビット線に書き込み電圧を印加する制御回路と、を具備する。【選択図】図７
Description
本発明の実施形態は、磁気メモリ装置に関する。
不揮発性で書き換えが可能なメモリとして、磁気メモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）が注目されている。ＭＲＡＭはトンネル
磁気抵抗効果を利用したＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）
素子をメモリセルとして備えている。
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）が注目されている。ＭＲＡＭはトンネル
磁気抵抗効果を利用したＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）
素子をメモリセルとして備えている。
本実施形態が解決しようとする課題は、書き込み動作における信頼性を向上させた磁気
メモリ装置（ＭＲＡＭ）を提供する。
メモリ装置（ＭＲＡＭ）を提供する。
実施形態の磁気メモリ装置は、複数の磁気抵抗素子と、前記複数の磁気抵抗素子がそれ
ぞれ接続された複数のビット線及び複数のワード線を有するメモリセルアレイと、前記メ
モリセルアレイに接続され、前記複数の磁気抵抗素子の磁気特性に応じて前記複数のビッ
ト線に書き込み電圧を印加する制御回路と、を具備する。
ぞれ接続された複数のビット線及び複数のワード線を有するメモリセルアレイと、前記メ
モリセルアレイに接続され、前記複数の磁気抵抗素子の磁気特性に応じて前記複数のビッ
ト線に書き込み電圧を印加する制御回路と、を具備する。
以下、発明を実施するための実施形態について説明する。
（第１の実施形態）
第１の実施形態に係る磁気メモリ装置について図１乃至図１０を参照して説明する。な
お、以下の図面の記載において、同一な部分には同一の符号で表している。ただし、図面
は厚さと平面寸法との関係、比率等は現実のものとは異なり、模式的なものである。
第１の実施形態に係る磁気メモリ装置について図１乃至図１０を参照して説明する。な
お、以下の図面の記載において、同一な部分には同一の符号で表している。ただし、図面
は厚さと平面寸法との関係、比率等は現実のものとは異なり、模式的なものである。
第1の実施形態に係る磁気メモリ装置の構成を図１乃至図５を用いて説明する。図１は
本実施形態の磁気メモリ装置のメモリセルアレイ1及びその近傍の回路構成の一例を示す
模式図である。
本実施形態の磁気メモリ装置のメモリセルアレイ1及びその近傍の回路構成の一例を示す
模式図である。
図１に示すように、メモリセルアレイ１内には、複数のビット線ＢＬ、ｂＢＬ及び複数
のワード線ＷＬが設けられている。ビット線ＢＬ、ｂＢＬはカラム方向に延在し、ワード
線ＷＬはロウ方向に延在する。２本のビット線ＢＬ、ｂＢＬは、１組のビット線対を形成
している。
のワード線ＷＬが設けられている。ビット線ＢＬ、ｂＢＬはカラム方向に延在し、ワード
線ＷＬはロウ方向に延在する。２本のビット線ＢＬ、ｂＢＬは、１組のビット線対を形成
している。
メモリセルアレイ１は、複数のメモリセルＭＣを含む。複数のメモリセルＭＣは、メモ
リセルアレイ１内にアレイ状に配置される。メモリセルＭＣは、ビット線ＢＬ、ｂＢＬ及
びワード線ＷＬに接続されている。カラム方向に配列されている複数のメモリセルＭＣは
、共通のビット線対ＢＬ、ｂＢＬに接続されている。ロウ方向に配列されている複数のメ
モリセルＭＣは、共通のワード線ＷＬに接続されている。
リセルアレイ１内にアレイ状に配置される。メモリセルＭＣは、ビット線ＢＬ、ｂＢＬ及
びワード線ＷＬに接続されている。カラム方向に配列されている複数のメモリセルＭＣは
、共通のビット線対ＢＬ、ｂＢＬに接続されている。ロウ方向に配列されている複数のメ
モリセルＭＣは、共通のワード線ＷＬに接続されている。
メモリセルＭＣは、例えば、メモリ素子としての１つのＭＴＪ素子１０と、１つの選択
スイッチ２とを含む。ただし、メモリセルの構成はこれに限定されない。
スイッチ２とを含む。ただし、メモリセルの構成はこれに限定されない。
選択スイッチ２は、例えば、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ）である。以降の説明では、選択スイッチ２としての電界効果トランジ
スタを、選択トランジスタ２とする。
ａｎｓｉｓｔｏｒ）である。以降の説明では、選択スイッチ２としての電界効果トランジ
スタを、選択トランジスタ２とする。
ＭＴＪ素子１０の一端は、ビット線ＢＬに接続され、ＭＴＪ素子１０の他端は、選択ト
ランジスタ２の電流経路の一端（ソース／ドレイン）に接続される。選択トランジスタ２
の電流経路の他端（ドレイン／ソース）は、ビット線ｂＢＬに接続される。選択トランジ
スタ２の制御端子（ゲート）は、ワード線ＷＬに接続される。
ランジスタ２の電流経路の一端（ソース／ドレイン）に接続される。選択トランジスタ２
の電流経路の他端（ドレイン／ソース）は、ビット線ｂＢＬに接続される。選択トランジ
スタ２の制御端子（ゲート）は、ワード線ＷＬに接続される。
ワード線ＷＬの一端は、ロウ制御回路４に接続される。ロウ制御回路４は、外部からの
アドレス信号に基づいて、ワード線ＷＬの活性化または非活性化を制御する。ビット線Ｂ
Ｌ、ｂＢＬの一端及び他端には、カラム制御回路３Ａ、３Ｂが接続される。カラム制御回
路３Ａ、３Ｂは、外部からのアドレス信号に基づいて、ビット線ＢＬ、ｂＢＬの活性化ま
たは非活性化を制御する。
アドレス信号に基づいて、ワード線ＷＬの活性化または非活性化を制御する。ビット線Ｂ
Ｌ、ｂＢＬの一端及び他端には、カラム制御回路３Ａ、３Ｂが接続される。カラム制御回
路３Ａ、３Ｂは、外部からのアドレス信号に基づいて、ビット線ＢＬ、ｂＢＬの活性化ま
たは非活性化を制御する。
書き込み回路５Ａ、５Ｂは、カラム制御回路３Ａ、３Ｂを介して、ビット線ＢＬ、ｂＢ
Ｌの一端及び他端に接続される。書き込み回路５Ａ、５Ｂは、書き込み電流を生成するた
めの電流源や電圧源などのソース回路、書き込み電流を吸収するためのシンク回路を、そ
れぞれ有する。
Ｌの一端及び他端に接続される。書き込み回路５Ａ、５Ｂは、書き込み電流を生成するた
めの電流源や電圧源などのソース回路、書き込み電流を吸収するためのシンク回路を、そ
れぞれ有する。
読み出し回路６Ａは、カラム制御回路３Ａ、３Ｂを介して、ビット線ＢＬ、ｂＢＬの一
端及び他端に接続される。読み出し回路６Ａは、読み出し電流を発生する電圧源又は電流
源や、読み出し信号の検知及び増幅を行うセンスアンプ、データを一時的に保持するラッ
チ回路等を含む。
端及び他端に接続される。読み出し回路６Ａは、読み出し電流を発生する電圧源又は電流
源や、読み出し信号の検知及び増幅を行うセンスアンプ、データを一時的に保持するラッ
チ回路等を含む。
なお、図１において、読み出し回路６Ａは、カラム方向の一端側に設けられているが、
２つの読み出し回路が、カラム方向の一端及び他端にそれぞれ設けられていてもよい。
２つの読み出し回路が、カラム方向の一端及び他端にそれぞれ設けられていてもよい。
例えば、メモリセルアレイ１と同じチップ内に、ロウ／カラム制御回路、書き込み回路
及び読み出し回路以外の回路（以下、周辺回路と呼ぶ）が、設けられていても良い。さら
には、バッファ回路、ステートマシン（制御回路）、又は、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅ
ｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）回路などが、周辺回路としてチップ内に設
けられていてもよい。
及び読み出し回路以外の回路（以下、周辺回路と呼ぶ）が、設けられていても良い。さら
には、バッファ回路、ステートマシン（制御回路）、又は、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅ
ｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）回路などが、周辺回路としてチップ内に設
けられていてもよい。
次に、メモリセルＭＣの詳細について説明する。
図２は図１のメモリセルアレイの一部を示す平面模式図である。図３は図２におけるＡ
−Ａ’線に沿った断面図である。図４は図２におけるＢ−Ｂ’に沿った断面図である。
−Ａ’線に沿った断面図である。図４は図２におけるＢ−Ｂ’に沿った断面図である。
本実施形態において、選択トランジスタ２は半導体基板２１内のアクティブ領域ＡＡ内
に配置される。アクティブ領域ＡＡは、半導体基板２１の素子分離領域に埋め込まれた素
子分離絶縁膜２２によって、区画化されている。本実施形態では、素子分離絶縁膜２２は
、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有する。
に配置される。アクティブ領域ＡＡは、半導体基板２１の素子分離領域に埋め込まれた素
子分離絶縁膜２２によって、区画化されている。本実施形態では、素子分離絶縁膜２２は
、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有する。
選択トランジスタ２は半導体基板２１内のソース／ドレイン拡散層２３ａ、２３ｂと、
これらの間において半導体基板２１内に形成されるゲート絶縁層２４及びゲート電極（ワ
ード線：ＷＬ）２５と、を有する。選択トランジスタ２は、例えば、ゲート電極（ＷＬ）
２５が半導体基板２１内に埋め込まれた、埋め込みゲート構造を有する。
これらの間において半導体基板２１内に形成されるゲート絶縁層２４及びゲート電極（ワ
ード線：ＷＬ）２５と、を有する。選択トランジスタ２は、例えば、ゲート電極（ＷＬ）
２５が半導体基板２１内に埋め込まれた、埋め込みゲート構造を有する。
層間絶縁膜（例えば、酸化シリコン膜）２６は、選択トランジスタ２を覆い、コンタク
トプラグ２７ａ、２７ｂは層間絶縁膜２６内に配置される。コンタクトプラグ２７ａはソ
ース／ドレイン拡散層２３ｂに接続される。コンタクトプラグ２７ａ、２７ｂは例えば、
Ｗ，Ｔａ，ＴａＮ及びＴｉＮのいずれか１つを含む。
トプラグ２７ａ、２７ｂは層間絶縁膜２６内に配置される。コンタクトプラグ２７ａはソ
ース／ドレイン拡散層２３ｂに接続される。コンタクトプラグ２７ａ、２７ｂは例えば、
Ｗ，Ｔａ，ＴａＮ及びＴｉＮのいずれか１つを含む。
ＭＴＪ素子１０はコンタクトプラグ２７ａ上に配置される。また、コンタクトプラグ２
７ｃはＭＴＪ素子１０上に配置される。
７ｃはＭＴＪ素子１０上に配置される。
ビット線ＢＬはコンタクトプラグ２７ｃを介してＭＴＪ素子１０に接続される。ビット
線ｂＢＬは、例えば読み出し時に接地電位が印加されるソース線ＳＬとしても機能する。
線ｂＢＬは、例えば読み出し時に接地電位が印加されるソース線ＳＬとしても機能する。
なお、選択トランジスタ２は図３の構造に限定されない。例えば、プレーナ構造の電界
効果トランジスタやＲＣＡＴ（Ｒｅｃｅｓｓ ｃｈａｎｎｅｌ Ａｒｒａｙ Ｔｒａｎｓ
ｉｓｔｏｒ）やＦｉｎＦＥＴなどのように、３次元構造の電界効果トランジスタが、選択
トランジスタ２として用いられてもよい。ＲＣＡＴは、ゲート電極が半導体領域内の溝（
リセス）内にゲート絶縁膜を介して埋め込まれた構造を有する。ＦｉｎＦＥＴは、ゲート
電極が短冊状の半導体領域（フィン）にゲート絶縁膜を介して立体交差した構造を有する
。
効果トランジスタやＲＣＡＴ（Ｒｅｃｅｓｓ ｃｈａｎｎｅｌ Ａｒｒａｙ Ｔｒａｎｓ
ｉｓｔｏｒ）やＦｉｎＦＥＴなどのように、３次元構造の電界効果トランジスタが、選択
トランジスタ２として用いられてもよい。ＲＣＡＴは、ゲート電極が半導体領域内の溝（
リセス）内にゲート絶縁膜を介して埋め込まれた構造を有する。ＦｉｎＦＥＴは、ゲート
電極が短冊状の半導体領域（フィン）にゲート絶縁膜を介して立体交差した構造を有する
。
次に、ＭＴＪ素子１０の詳細について説明する。
図５は、第１の実施形態に係るＭＴＪ素子１０の構成の一例を示す断面図である。図５
に示すように、ＭＴＪ素子１０は、下部電極１１と上部電極１３との間に形成された下地
層１２ａ、記憶層（自由層）１２ｂ、トンネルバリア層１２ｃ、参照層（固定層）１２ｄ
、およびシフト調整層１２ｆで構成される。
に示すように、ＭＴＪ素子１０は、下部電極１１と上部電極１３との間に形成された下地
層１２ａ、記憶層（自由層）１２ｂ、トンネルバリア層１２ｃ、参照層（固定層）１２ｄ
、およびシフト調整層１２ｆで構成される。
下地層１２ａは、下部電極１１上に形成される。下地層１２ａは、例えばＷで構成され
る。なお、下地層１２ａは、形成されなくてもよいし、下部電極１１と一体であってもよ
い。
る。なお、下地層１２ａは、形成されなくてもよいし、下部電極１１と一体であってもよ
い。
記憶層１２ｂは、下地層１２ａ上に形成される。記憶層１２ｂは、磁化方向が可変の強
磁性層であり、膜面（上面／下面）に対して垂直またはほぼ垂直となる垂直磁気異方性を
有する。ここで、磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わるこ
とを示す。また、ほぼ垂直とは、残留磁化の方向が膜面に対して、４５°＜θ≦９０°の
範囲内にあることを意味する。
磁性層であり、膜面（上面／下面）に対して垂直またはほぼ垂直となる垂直磁気異方性を
有する。ここで、磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わるこ
とを示す。また、ほぼ垂直とは、残留磁化の方向が膜面に対して、４５°＜θ≦９０°の
範囲内にあることを意味する。
また、記憶層１２ｂは、例えばコバルト（Ｃｏ）および鉄（Ｆｅ）を含む強磁性体で構
成される。また、記憶層１２ｂは、例えばニッケル（Ｎｉ）を含んでいてもよい。また、
飽和磁化、または結晶磁気異方性などを調整する目的で、強磁性体にボロン（Ｂ）が添加
される。
成される。また、記憶層１２ｂは、例えばニッケル（Ｎｉ）を含んでいてもよい。また、
飽和磁化、または結晶磁気異方性などを調整する目的で、強磁性体にボロン（Ｂ）が添加
される。
トンネルバリア層１２ｃは、記憶層１２ｂ上に形成される。トンネルバリア層１２ｃは
、非磁性層であり、例えば酸化マグネシウム（ＭｇＯ）で構成される。
、非磁性層であり、例えば酸化マグネシウム（ＭｇＯ）で構成される。
参照層１２ｄは、トンネルバリア層１２ｃ上に形成される。参照層１２ｄは、磁化方向
が不変の強磁性層であり、膜面に対して垂直またはほぼ垂直となる垂直磁気異方性を有す
る。ここで、磁化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないこ
とを示す。すなわち、参照層１２ｄは、記憶層１２ｂよりも磁化方向の反転エネルギーバ
リアが大きい。
が不変の強磁性層であり、膜面に対して垂直またはほぼ垂直となる垂直磁気異方性を有す
る。ここで、磁化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないこ
とを示す。すなわち、参照層１２ｄは、記憶層１２ｂよりも磁化方向の反転エネルギーバ
リアが大きい。
参照層１２ｄは、例えばＣｏおよびＦｅを含む強磁性体で構成される。また、参照層１
２ｄは、Ｎｉを含んでもよい。また、飽和磁化、または結晶磁気異方性などを調整する目
的で、強磁性体にＢが添加される。
２ｄは、Ｎｉを含んでもよい。また、飽和磁化、または結晶磁気異方性などを調整する目
的で、強磁性体にＢが添加される。
シフト調整層１２ｆは、参照層１２ｄ上にスペーサ層１２ｅ（例えばＲｕ（ルテニウム
）層）を介して形成される。シフト調整層１２ｆは、磁化方向が不変の磁性層であり、膜
面に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。また、その磁化方向は、
参照層１２ｄの磁化方向と反対方向である。これにより、シフト調整層１２ｆは、記憶層
１２ｂに係る参照層１２ｄからの漏洩磁界を打ち消すことができる。つまり、シフト調整
層１２ｆは、参照層１２ｄからの漏れ磁場による記憶層１２ｂに対する反転特性のオフセ
ットを逆方向へ調整する効果を有する。このシフト調整層１２ｆは、例えば、ＣＯＰＴ、
ＣｏＮｉなどから構成される。このシフト調整層１２ｆ上には、上部電極１３が形成され
る。
）層）を介して形成される。シフト調整層１２ｆは、磁化方向が不変の磁性層であり、膜
面に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。また、その磁化方向は、
参照層１２ｄの磁化方向と反対方向である。これにより、シフト調整層１２ｆは、記憶層
１２ｂに係る参照層１２ｄからの漏洩磁界を打ち消すことができる。つまり、シフト調整
層１２ｆは、参照層１２ｄからの漏れ磁場による記憶層１２ｂに対する反転特性のオフセ
ットを逆方向へ調整する効果を有する。このシフト調整層１２ｆは、例えば、ＣＯＰＴ、
ＣｏＮｉなどから構成される。このシフト調整層１２ｆ上には、上部電極１３が形成され
る。
下地層１２ａ、記憶層１２ｂ、トンネルバリア層１２ｃ、参照層１２ｄ、およびシフト
調整層１２ｆの平面形状は、例えば円形である。このため、ＭＴＪ素子１０は、ピラー状
に形成される。しかし、これに限らず、ＭＴＪ素子１０の平面形状は、正方形、長方形、
または楕円形などであってもよい。
調整層１２ｆの平面形状は、例えば円形である。このため、ＭＴＪ素子１０は、ピラー状
に形成される。しかし、これに限らず、ＭＴＪ素子１０の平面形状は、正方形、長方形、
または楕円形などであってもよい。
本実施形態において、磁化方向は、例えば参照層１２ｄが上向き、シフト調整層１２ｆ
が下向きに固定されている。
が下向きに固定されている。
なお、図示はしないが、参照層１２ｄとトンネルバリア層１２ｃとの界面に、界面層が
形成されてもよい。界面層は、下部で接するトンネルバリア層１２ｃとの間で格子整合性
を図る。界面層は、例えば、参照層１２ｄと同一材料で構成されるが、その組成比は異な
っていてもよい。
形成されてもよい。界面層は、下部で接するトンネルバリア層１２ｃとの間で格子整合性
を図る。界面層は、例えば、参照層１２ｄと同一材料で構成されるが、その組成比は異な
っていてもよい。
また、記憶層１２ｂと参照層１２ｄとは、平面において寸法差を有してもよい。例えば
、参照層１２ｄの平面における直径は、記憶層１２ｂの直径より小さくてもよい。
、参照層１２ｄの平面における直径は、記憶層１２ｂの直径より小さくてもよい。
また、記憶層１２ｂと参照層１２ｄとは配置が逆になっていてもよい。すなわち、下部
電極１１上に順に、参照層１２ｄ、トンネルバリア層１２ｃ、および記憶層１２ｂが形成
されてもよい。
電極１１上に順に、参照層１２ｄ、トンネルバリア層１２ｃ、および記憶層１２ｂが形成
されてもよい。
次に、ＭＴＪ素子１０の書き込み及び読み出し動作例について説明する。
ＭＴＪ素子１０は、例えばスピン注入型の磁気抵抗効果素子である。したがって、ＭＴ
Ｊ素子１０にデータを書き込む場合、またはＭＴＪ素子１０からデータを読み出す場合、
ＭＴＪ素子１０は、膜面に垂直な方向において、双方向に電流が通電される。
Ｊ素子１０にデータを書き込む場合、またはＭＴＪ素子１０からデータを読み出す場合、
ＭＴＪ素子１０は、膜面に垂直な方向において、双方向に電流が通電される。
より具体的には、ＭＴＪ素子１０へのデータの書き込みは、以下のように行われる。
図６（ａ）は、ＭＴＪ素子１０の書き込み動作を説明するための図であり、平行状態に
おけるＭＴＪ素子１０の断面図を示す図である。図６（ｂ）は、ＭＴＪ素子１０の書き込
み動作を説明するための図であり、反平行状態におけるＭＴＪ素子１０の断面図を示す図
である。なお、以降のＭＴＪ素子１０の説明において、上部電極１３、下部電極１１及び
下地層１２ａは便宜上図示しない。
おけるＭＴＪ素子１０の断面図を示す図である。図６（ｂ）は、ＭＴＪ素子１０の書き込
み動作を説明するための図であり、反平行状態におけるＭＴＪ素子１０の断面図を示す図
である。なお、以降のＭＴＪ素子１０の説明において、上部電極１３、下部電極１１及び
下地層１２ａは便宜上図示しない。
書き込み回路５Ａ、５Ｂは、データの書き込み時、外部から選択されたメモリセル（以
下、選択セル）に対して、書き込み電流を供給する。この時の書き込み電圧Ｖ１は例えば
、１．２Ｖを用いる。
下、選択セル）に対して、書き込み電流を供給する。この時の書き込み電圧Ｖ１は例えば
、１．２Ｖを用いる。
書き込み回路５Ａ、５Ｂは、ＭＴＪ素子１０に対するデータの書き込み時、選択セルに
書き込まれるデータに応じて、書き込み電流をメモリセルＭＣ内のＭＴＪ素子１０に双方
向に流す。即ち、ＭＴＪ素子１０に書き込むデータに応じて、ビット線ＢＬからビット線
ｂＢＬに向かう書き込み電流、又は、ビット線ｂＢＬからビット線ＢＬに向かう書き込み
電流が、書き込み回路５Ａ、５Ｂから出力される。
書き込まれるデータに応じて、書き込み電流をメモリセルＭＣ内のＭＴＪ素子１０に双方
向に流す。即ち、ＭＴＪ素子１０に書き込むデータに応じて、ビット線ＢＬからビット線
ｂＢＬに向かう書き込み電流、又は、ビット線ｂＢＬからビット線ＢＬに向かう書き込み
電流が、書き込み回路５Ａ、５Ｂから出力される。
下部電極１１から上部電極１３へ電流が流れる場合、すなわち、上部電極１３側から電
子（参照層１２ｄから記憶層１２ｂへ向かう電子）が供給される場合、参照層１２ｄの磁
化方向と同じ方向にスピン偏極された電子が記憶層１２ｂに注入される。この場合、記憶
層１２ｂの磁化方向は、参照層１２ｄの磁化方向と同じ方向に揃えられる。これにより、
参照層１２ｄの磁化方向と記憶層１２ｂの磁化方向とが、平行配列となる。この平行状態
のとき、ＭＴＪ素子１０の抵抗値は最も小さくなる。この場合を例えばデータ“０”と規
定する（図８（ａ））。
子（参照層１２ｄから記憶層１２ｂへ向かう電子）が供給される場合、参照層１２ｄの磁
化方向と同じ方向にスピン偏極された電子が記憶層１２ｂに注入される。この場合、記憶
層１２ｂの磁化方向は、参照層１２ｄの磁化方向と同じ方向に揃えられる。これにより、
参照層１２ｄの磁化方向と記憶層１２ｂの磁化方向とが、平行配列となる。この平行状態
のとき、ＭＴＪ素子１０の抵抗値は最も小さくなる。この場合を例えばデータ“０”と規
定する（図８（ａ））。
一方、上部電極１３から下部電極１１へ電流が流れる場合、すなわち、下部電極１１側
から電子（記憶層１２ｂから参照層１２ｄへ向かう電子）が供給される場合、参照層１２
ｄにより反射されることで参照層１２ｄの磁化方向と反対方向にスピン偏極された電子と
が記憶層１２ｂに注入される。この場合、記憶層１２ｂの磁化方向は、参照層１２ｄの磁
化方向と反対方向に揃えられる。これにより、参照層１２ｄの磁化方向と記憶層１２ｂ磁
化方向とが、反平行配列となる。この反平行状態のとき、ＭＴＪ素子１０の抵抗値は最も
大きくなる。この場合を例えばデータ“１”と規定する（図８（ｂ））。
から電子（記憶層１２ｂから参照層１２ｄへ向かう電子）が供給される場合、参照層１２
ｄにより反射されることで参照層１２ｄの磁化方向と反対方向にスピン偏極された電子と
が記憶層１２ｂに注入される。この場合、記憶層１２ｂの磁化方向は、参照層１２ｄの磁
化方向と反対方向に揃えられる。これにより、参照層１２ｄの磁化方向と記憶層１２ｂ磁
化方向とが、反平行配列となる。この反平行状態のとき、ＭＴＪ素子１０の抵抗値は最も
大きくなる。この場合を例えばデータ“１”と規定する（図８（ｂ））。
また、ＭＴＪ素子１０からのデータの読み出しは、以下のように行われる。
読み出し回路６Ａは、ＭＴＪ素子１０に対するデータの読み出し時、選択セルに対して
、読み出し電流を供給する。読み出し電流の電流値は、読み出し電流によって記憶層１２
ｂの磁化が反転しないように、書き込み電流の電流値（磁化反転しきい値）より小さい値
に設定される。
、読み出し電流を供給する。読み出し電流の電流値は、読み出し電流によって記憶層１２
ｂの磁化が反転しないように、書き込み電流の電流値（磁化反転しきい値）より小さい値
に設定される。
読み出し電流が供給されたＭＴＪ素子１０の抵抗値の大きさに応じて、読み出しノード
における電流値又は電位が異なる。この抵抗値の大きさに応じた変動量（読み出し信号、
読み出し出力）に基づいて、ＭＴＪ素子１０が記憶するデータ“０”および“１”を判別
する。
における電流値又は電位が異なる。この抵抗値の大きさに応じた変動量（読み出し信号、
読み出し出力）に基づいて、ＭＴＪ素子１０が記憶するデータ“０”および“１”を判別
する。
次に、図７乃至図１０を用いて、第１の実施形態に係る書き込み方法の詳細を説明する
。図７は第１の実施形態の書き込み方法を説明するフローチャートである。
。図７は第１の実施形態の書き込み方法を説明するフローチャートである。
図７に示すように、書き込み前にあらかじめ磁化方向が異常なメモリセル（以下、異常
セル）が無いかを判定する（Ｓ１）。異常セルとは、例えば参照層１２ｄの磁化方向が反
転しやすい性質を持つセルのことを指す。例えば、正常なセルは参照層１２ｄが上向きの
磁化を有しているが、異常セルの参照層１２ｄは書き込みまたは読み出し動作によって磁
化方向が反転して下向きになりやすい性質を持つ。なお、ここでの下向きとは、ＭＴＪ素
子１０の膜面と磁化の向きとのなす角θが、４５＜θ≦９０となるように下方に向いた状
態のことである。
セル）が無いかを判定する（Ｓ１）。異常セルとは、例えば参照層１２ｄの磁化方向が反
転しやすい性質を持つセルのことを指す。例えば、正常なセルは参照層１２ｄが上向きの
磁化を有しているが、異常セルの参照層１２ｄは書き込みまたは読み出し動作によって磁
化方向が反転して下向きになりやすい性質を持つ。なお、ここでの下向きとは、ＭＴＪ素
子１０の膜面と磁化の向きとのなす角θが、４５＜θ≦９０となるように下方に向いた状
態のことである。
異常セルが在るか無いかの判断方法は、例えばスクリーニングによって行う。
以下に、図８を用いて参照層１２ｄが反転しやすい異常セルのスクリーニング方法の一
例を記す。
例を記す。
図８（ａ）に示すようなメモリセルアレイ１内の全ての“０”状態のメモリセルを対象
に、“１”状態となるように書き込み電圧を印加し、記憶層１２ｂを反転させる。この時
、書き込み動作の繰り返しや、動作電圧の昇圧、動作雰囲気温度を高温にする等によって
、記憶層１２ｂと同時に参照層１２ｄの反転が起こり易い条件で行う。
に、“１”状態となるように書き込み電圧を印加し、記憶層１２ｂを反転させる。この時
、書き込み動作の繰り返しや、動作電圧の昇圧、動作雰囲気温度を高温にする等によって
、記憶層１２ｂと同時に参照層１２ｄの反転が起こり易い条件で行う。
次に、書き込んだセルの読み出しを行い、正しく“１”状態になっているセルを正常セ
ル、正しく“１”状態になっていないセルを不良セルとしてアドレス情報を抽出する（ｂ
）。この時、不良セル中には、上述した異常セルのほかに元々“１”状態にならないセル
（欠陥セル）がわずかに存在する場合がある。
ル、正しく“１”状態になっていないセルを不良セルとしてアドレス情報を抽出する（ｂ
）。この時、不良セル中には、上述した異常セルのほかに元々“１”状態にならないセル
（欠陥セル）がわずかに存在する場合がある。
次に、不良セルが異常セルか元々“１”状態にならない欠陥セルかを判断する。
まず、不良セルの磁化状態の初期化を行う。初期化とは、外部から大きな磁場を印加す
ることで、シフト調整層１２ｆ、参照層１２ｄ及び記憶層１２ｂの磁化方向を制御する方
法である。各層は磁化の反転に必要な磁場（保磁力）が異なるが、保磁力のもっとも大き
いシフト調整層１２ｆよりも大きな磁場を印加することで、各層の磁化を揃えることが可
能である。この時、例えば磁化の向きが下向きになるようにする。
ることで、シフト調整層１２ｆ、参照層１２ｄ及び記憶層１２ｂの磁化方向を制御する方
法である。各層は磁化の反転に必要な磁場（保磁力）が異なるが、保磁力のもっとも大き
いシフト調整層１２ｆよりも大きな磁場を印加することで、各層の磁化を揃えることが可
能である。この時、例えば磁化の向きが下向きになるようにする。
次に、参照層１２ｄ、記憶層１２ｂのみを反転させ、シフト調整層１２ｆと反対の磁化
方向にする（ｃ）。これはシフト調整層１２ｆの保磁力よりも小さく、参照層、記憶層の
保磁力よりも大きな磁場を印加することで可能である。これによりそれぞれのメモリ素子
は“０”状態となる。
方向にする（ｃ）。これはシフト調整層１２ｆの保磁力よりも小さく、参照層、記憶層の
保磁力よりも大きな磁場を印加することで可能である。これによりそれぞれのメモリ素子
は“０”状態となる。
最後に再び“１"状態となるように書き込み動作を行う（ｄ）。この書き込み動作では
、参照層１２ｄが反転しないような通常の書き込みで行う。上述した図８（ａ）の書き込
み動作では、書き込みの繰り返し等によって参照層１２ｄが劣化しやすい環境を意図して
作り出しているが、通常の書き込み動作では参照層１２ｄの反転は起きにくい。この時正
しく”１“状態になっている場合、参照層１２ｄの反転による異常セルである。初期化後
にも関わらず”１“状態にならないセルは、参照層１２ｄの反転によらない（元々”１“
状態にならない）欠陥セルである。上記のようにして異常セルのスクリーニングが可能に
なる。
、参照層１２ｄが反転しないような通常の書き込みで行う。上述した図８（ａ）の書き込
み動作では、書き込みの繰り返し等によって参照層１２ｄが劣化しやすい環境を意図して
作り出しているが、通常の書き込み動作では参照層１２ｄの反転は起きにくい。この時正
しく”１“状態になっている場合、参照層１２ｄの反転による異常セルである。初期化後
にも関わらず”１“状態にならないセルは、参照層１２ｄの反転によらない（元々”１“
状態にならない）欠陥セルである。上記のようにして異常セルのスクリーニングが可能に
なる。
スクリーニングによって異常セルが無いと判断された場合は、上述したように全てのビ
ット線ＢＬに書き込み電圧Ｖ１が印加され（Ｓ２）、書き込みが完了する。なお、このＳ
２の書き込みは欠陥セルの有無に関わらず、異常セルが無いと判断される場合に行われる
。
ット線ＢＬに書き込み電圧Ｖ１が印加され（Ｓ２）、書き込みが完了する。なお、このＳ
２の書き込みは欠陥セルの有無に関わらず、異常セルが無いと判断される場合に行われる
。
異常セルが存在すると判断された場合は、全てのビット線ＢＬに書き込み電圧Ｖ１より
も高い書き込み電圧Ｖ２（例えば１．３Ｖ）を印加する（Ｓ３）。
も高い書き込み電圧Ｖ２（例えば１．３Ｖ）を印加する（Ｓ３）。
なお、スクリーニングは書き込み前に1度だけ行い、以降の書き込み時は全てスクリー
ニングの結果に基づいた書き込み電圧（Ｖ１またはＶ２）が印加される。
ニングの結果に基づいた書き込み電圧（Ｖ１またはＶ２）が印加される。
以下、書き込み電圧Ｖ１よりも高い書き込み電圧Ｖ２を印加する理由について図９及び
図１０を用いて説明する。
図１０を用いて説明する。
図９は異常セル及び異常セルに隣接したメモリセル（以下、隣接セル）のそれぞれの層
の磁化の向きを説明する模式図である。図１０は隣接セルの記憶層１２ｂのヒステリシス
ループを示す図である。
の磁化の向きを説明する模式図である。図１０は隣接セルの記憶層１２ｂのヒステリシス
ループを示す図である。
例えば高温状況下または書き込み・消去回数の増大による特性劣化等により参照層１２
ｄの磁界の向きが例えば、上向きから下向きに反転した異常セルが存在する（図９（ｂ）
）。この異常セルにおいて、磁化が下向きに固定されたシフト調整層１２ｆは参照層１２
ｄと同方向に磁化を持つことになるため、参照層１２ｄの磁化のキャンセルすることがで
きない。よって図９に破線で示すように参照層１２ｄ及びシフト調整層１２ｆからの磁場
の漏れが存在する。本実施形態において、微細化のためにセル同士が近接しており、異常
セルの漏れ磁場が隣接セルにまで影響することが考えられる。
ｄの磁界の向きが例えば、上向きから下向きに反転した異常セルが存在する（図９（ｂ）
）。この異常セルにおいて、磁化が下向きに固定されたシフト調整層１２ｆは参照層１２
ｄと同方向に磁化を持つことになるため、参照層１２ｄの磁化のキャンセルすることがで
きない。よって図９に破線で示すように参照層１２ｄ及びシフト調整層１２ｆからの磁場
の漏れが存在する。本実施形態において、微細化のためにセル同士が近接しており、異常
セルの漏れ磁場が隣接セルにまで影響することが考えられる。
図９（ａ）、（ｃ）に示すように、異常セルに隣接した隣接セルは、異常セルの漏れ磁
場の影響を受けて上向きの磁場がかかる。よって、隣接セルの記憶層１２ｂのヒステリシ
スループは図１０に示すように右にシフトする。このことは、記憶層１２ｂの磁界の向き
を反転させるために、より強力な磁場が必要であることを意味する。そのため、隣接セル
にはその他のメモリセルよりも強力な書き込み電圧を要することになる。したがって、上
述したように、異常セルが存在する場合に、異常セルが無い場合に用いられる書き込み電
圧Ｖ１よりも高い書き込み電圧Ｖ２を要する。
場の影響を受けて上向きの磁場がかかる。よって、隣接セルの記憶層１２ｂのヒステリシ
スループは図１０に示すように右にシフトする。このことは、記憶層１２ｂの磁界の向き
を反転させるために、より強力な磁場が必要であることを意味する。そのため、隣接セル
にはその他のメモリセルよりも強力な書き込み電圧を要することになる。したがって、上
述したように、異常セルが存在する場合に、異常セルが無い場合に用いられる書き込み電
圧Ｖ１よりも高い書き込み電圧Ｖ２を要する。
なお、磁気メモリ装置の書き込み方法において、異常セルが存在する場合に、書き込み
電圧を大きくするために、ビット線ＢＬの電圧は変えずにビット線ｂＢＬ（ソース線）の
電圧を下げても良い。
電圧を大きくするために、ビット線ＢＬの電圧は変えずにビット線ｂＢＬ（ソース線）の
電圧を下げても良い。
本実施形態に係る磁気メモリ装置によれば、メモリセルの磁化特性に応じてビット線に
書き込み電圧を印加する。つまり、高温状況下または書き込み・消去回数の増大による特
性劣化等によって磁化方向が反転しやすい異常セルを判別し、異常セルが存在する場合に
、全てのビット線に高い書き込み電圧を印加することによって書き込み不良を抑制するこ
とが可能になる。
書き込み電圧を印加する。つまり、高温状況下または書き込み・消去回数の増大による特
性劣化等によって磁化方向が反転しやすい異常セルを判別し、異常セルが存在する場合に
、全てのビット線に高い書き込み電圧を印加することによって書き込み不良を抑制するこ
とが可能になる。
また、全てのビット線に一括して電圧を印加するため、容易に実行できる。
（第２の実施形態）
次に、第２の実施形態に係る磁気メモリ装置について図１１及び図１２を用いて説明す
る。なお、メモリセルアレイ１やＭＴＪ素子１０の構成は、第１の実施形態と同様である
ためその説明は省略する。
次に、第２の実施形態に係る磁気メモリ装置について図１１及び図１２を用いて説明す
る。なお、メモリセルアレイ１やＭＴＪ素子１０の構成は、第１の実施形態と同様である
ためその説明は省略する。
第２の実施形態では、異常セルが存在する場合に、書き込み電圧Ｖ２を全てのビット線
ＢＬに印加するのではなく、異常セルに隣接した隣接セルが接続されたビット線ＢＬのみ
に印加するという点で第１の実施形態と異なる。
ＢＬに印加するのではなく、異常セルに隣接した隣接セルが接続されたビット線ＢＬのみ
に印加するという点で第１の実施形態と異なる。
図１１は第２の実施形態に係る磁気メモリ装置の書き込み方法を説明するフローチャー
トである。図１２は書き込み電圧を印加するビット線ＢＬの詳細を説明するメモリセルア
レイの模式図である。なお、図１２において、ビット線ＢＬ及びビット線ｂＢＬの本数は
図1とは異なるが、これは一例であり特に限定されない。
トである。図１２は書き込み電圧を印加するビット線ＢＬの詳細を説明するメモリセルア
レイの模式図である。なお、図１２において、ビット線ＢＬ及びビット線ｂＢＬの本数は
図1とは異なるが、これは一例であり特に限定されない。
図１１に示すように、第１の実施形態同様に、例えば参照層１２ｄ等の磁化の向きが反
転しやすい異常なセルがあるかをスクリーニングによって判断する（Ｓ１）。異常セルが
無いと判断された場合は、第1の実施形態同様に全てのビット線ＢＬに書き込み電圧Ｖ１
を印加する。（Ｓ４）
転しやすい異常なセルがあるかをスクリーニングによって判断する（Ｓ１）。異常セルが
無いと判断された場合は、第1の実施形態同様に全てのビット線ＢＬに書き込み電圧Ｖ１
を印加する。（Ｓ４）
一方で異常セルが存在すると判断された場合は、図１２に示すように異常セルが接続さ
れたビット線ＢＬ−１及びロウ方向において異常セルと隣接したセルが接続されたビット
線ＢＬ−２、ＢＬ−２‘にＶ１よりも高い書き込み電圧Ｖ２（例えば１．３Ｖ）を印加す
る。隣接セルが接続されたビット線に高い書き込み電圧Ｖ２を印加する理由は第1の実施
形態と同様である。なお、その他のビット線ＢＬには書き込み電圧Ｖ１を印加する。（Ｓ
５）
れたビット線ＢＬ−１及びロウ方向において異常セルと隣接したセルが接続されたビット
線ＢＬ−２、ＢＬ−２‘にＶ１よりも高い書き込み電圧Ｖ２（例えば１．３Ｖ）を印加す
る。隣接セルが接続されたビット線に高い書き込み電圧Ｖ２を印加する理由は第1の実施
形態と同様である。なお、その他のビット線ＢＬには書き込み電圧Ｖ１を印加する。（Ｓ
５）
本実施形態に係る磁気メモリ装置の書き込み方法によれば、第１の実施形態と比較して
、隣接セルに接続されたビット線ＢＬのみに高い書き込み電圧Ｖ２を印加するため、他の
ビット線ＢＬに接続された正常セルに高電圧を印加する必要が無い。よって高い書き込み
電圧を印加することによって正常セルの参照層１２ｄの磁化方向が反転してしまう虞を低
減できる。
、隣接セルに接続されたビット線ＢＬのみに高い書き込み電圧Ｖ２を印加するため、他の
ビット線ＢＬに接続された正常セルに高電圧を印加する必要が無い。よって高い書き込み
電圧を印加することによって正常セルの参照層１２ｄの磁化方向が反転してしまう虞を低
減できる。
（第３の実施形態）
次に、図１３を用いて第３の実施形態について説明する。第３の実施形態は、第１及び
第２の実施形態と比較して、異常セルに接続されたビット線ＢＬと、異常セルに隣接した
隣接セルが接続されたビット線ＢＬの領域をリダンダンシーで記憶されている別の領域に
置き換える救済処置を行うという点で異なる。
次に、図１３を用いて第３の実施形態について説明する。第３の実施形態は、第１及び
第２の実施形態と比較して、異常セルに接続されたビット線ＢＬと、異常セルに隣接した
隣接セルが接続されたビット線ＢＬの領域をリダンダンシーで記憶されている別の領域に
置き換える救済処置を行うという点で異なる。
図１３は第３の実施形態に係るメモリセルアレイ１及びその周辺回路の模式図である。
本実施形態のメモリセルアレイ１は、リダンダンシー領域１ａを備える。リダンダンシー
領域１ａには、メモリセルアレイ１内の記憶セルが不良になった場合を想定して、予備の
複数のロウ（ワード線）及び予備の複数のカラム（ビット線）が配置されている。なお、
リダンダンシー領域１ａは、メモリセルアレイ１の外部にあっても良い。
本実施形態のメモリセルアレイ１は、リダンダンシー領域１ａを備える。リダンダンシー
領域１ａには、メモリセルアレイ１内の記憶セルが不良になった場合を想定して、予備の
複数のロウ（ワード線）及び予備の複数のカラム（ビット線）が配置されている。なお、
リダンダンシー領域１ａは、メモリセルアレイ１の外部にあっても良い。
次に、本実施形態の書き込み方法について説明する。
第１及び第２の実施形態同様に、例えば参照層１２ｄの磁化が反転しやすい異常セルが
あるかをスクリーニングによって判断する（Ｓ１）。
あるかをスクリーニングによって判断する（Ｓ１）。
異常セルが存在する場合は、異常セルに接続されたビット線ＢＬ及びロウ方向において
異常セルに隣接した複数の隣接セルに接続されたビット線ＢＬを上述したリダンダンシー
領域のビット線に置き換える。つまり、異常セル及び複数の隣接セルは正常セルに置き換
わる。この置き換えは、例えばメモリセルアレイに接続されたカラム制御回路３が行う。
全てのビット線ＢＬには書き込み電圧Ｖ１が印加される。
異常セルに隣接した複数の隣接セルに接続されたビット線ＢＬを上述したリダンダンシー
領域のビット線に置き換える。つまり、異常セル及び複数の隣接セルは正常セルに置き換
わる。この置き換えは、例えばメモリセルアレイに接続されたカラム制御回路３が行う。
全てのビット線ＢＬには書き込み電圧Ｖ１が印加される。
異常セルが存在しない場合は、第１及び第２の実施形態同等に全てのメモリセルに書き
込み電圧Ｖ１を印加する。
込み電圧Ｖ１を印加する。
本実施形態に係る磁気メモリ装置の書き込み方法によれば、磁場の向きが反転しやすい
磁化特性を有する異常セルが存在する場合に、異常セルに接続されたビット線ＢＬと、異
常セルに隣接した隣接セルに接続されたビット線ＢＬの領域をリダンダンシー領域のビッ
ト線ＢＬに置き換えることで、書き込み不良を抑制することが可能になる。
磁化特性を有する異常セルが存在する場合に、異常セルに接続されたビット線ＢＬと、異
常セルに隣接した隣接セルに接続されたビット線ＢＬの領域をリダンダンシー領域のビッ
ト線ＢＬに置き換えることで、書き込み不良を抑制することが可能になる。
また、第１及び第２の実施形態と比較して、電圧等の考慮が不要となる。
なお、第１乃至第３の実施形態において、隣接セルは異常セルの四方において隣接した
それぞれ1つのセルとして説明したが、隣接セルは四方にそれぞれ1つずつに限らず、異常
セルの漏洩磁場の影響を受ける範囲にまで想定することができる。
それぞれ1つのセルとして説明したが、隣接セルは四方にそれぞれ1つずつに限らず、異常
セルの漏洩磁場の影響を受ける範囲にまで想定することができる。
なお、第１乃至第３の実施形態で示した書き込み方法は磁気メモリ装置内の制御回路に
よって実行されるが、例えば図１４に示すように磁気メモリ装置外に設けられたコントロ
ーラが制御回路に代わって実行することも可能である。この場合、コントローラは例えば
ホストＣＰＵやメモリコントローラ等を含む。データが磁気メモリ装置に書き込みされる
際、コントローラは書き込みコマンドを発行し、これを磁気メモリ装置に転送する。また
、コントローラは書き込みアドレス及び書き込みデータを磁気メモリ装置に転送する。磁
気メモリ装置は、例えば書き込みコマンドを受け付けた後、書き込み完了の応答をコント
ローラに転送する。
よって実行されるが、例えば図１４に示すように磁気メモリ装置外に設けられたコントロ
ーラが制御回路に代わって実行することも可能である。この場合、コントローラは例えば
ホストＣＰＵやメモリコントローラ等を含む。データが磁気メモリ装置に書き込みされる
際、コントローラは書き込みコマンドを発行し、これを磁気メモリ装置に転送する。また
、コントローラは書き込みアドレス及び書き込みデータを磁気メモリ装置に転送する。磁
気メモリ装置は、例えば書き込みコマンドを受け付けた後、書き込み完了の応答をコント
ローラに転送する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
１ メモリセルアレイ
１ａ リダンダンシー領域
２ 選択トランジスタ（選択スイッチ）
３ カラム制御回路
４ ロウ制御回路
５ 書き込み回路
６ 読み出し回路
１０ ＭＴＪ素子
１１ 下部電極
１２ａ 下地層
１２ｂ 記憶層
１２ｃ トンネルバリア層
１２ｄ 参照層
１２ｅ スペーサ層
１２ｆ シフト調整層
１３ 上部電極
２１ 半導体基板
２２ 素子分離絶縁膜
２３ ソース／ドレイン
２４ ゲート絶縁層
２５ ゲート電極
２６ 層間絶縁膜
２７ コンタクトプラグ
１ａ リダンダンシー領域
２ 選択トランジスタ（選択スイッチ）
３ カラム制御回路
４ ロウ制御回路
５ 書き込み回路
６ 読み出し回路
１０ ＭＴＪ素子
１１ 下部電極
１２ａ 下地層
１２ｂ 記憶層
１２ｃ トンネルバリア層
１２ｄ 参照層
１２ｅ スペーサ層
１２ｆ シフト調整層
１３ 上部電極
２１ 半導体基板
２２ 素子分離絶縁膜
２３ ソース／ドレイン
２４ ゲート絶縁層
２５ ゲート電極
２６ 層間絶縁膜
２７ コンタクトプラグ
Claims (6)
- 複数の磁気抵抗素子と、前記複数の磁気抵抗素子がそれぞれ接続された複数のビット線
及び複数のワード線を有するメモリセルアレイと、
前記メモリセルアレイに接続され、前記複数の磁気抵抗素子の磁気特性に応じて前記複
数のビット線に書き込み電圧を印加する制御回路と、
を具備する磁気メモリ装置。 - 前記制御回路は、前記複数の磁気抵抗素子に前記磁気特性の異常な異常セルが含まれて
いる場合、前記異常セルが含まれない場合と比較して高い書き込み電圧を少なくとも前記
異常セルに隣接した隣接セルに接続されたビット線に印加することを特徴とする請求項１
に記載の磁気メモリ装置。 - 前記制御回路は、前記高い書き込み電圧を全てのビット線に印加することを特徴とする
請求項２に記載の磁気メモリ装置。 - 前記メモリセルアレイは、リダンダンシー領域を更に備え、
前記制御回路は、前記複数の磁気抵抗素子に前記磁気特性の異常な異常セルが含まれて
いる場合、前記異常セル及び前記ワード線方向において前記異常セルに隣接した隣接セル
を前記リダンダンシー領域に含まれるビット線に接続された正常セルと置き換えることを
特徴とする請求項１に記載の磁気メモリ装置。 - 前記磁気抵抗素子は、膜面に対して垂直方向の磁気異方性を有する記憶層と、前記記憶
層上に形成されたトンネルバリア層と、前記トンネルバリア層上に形成され、膜面に対し
て垂直方向の磁気異方性を有する参照層と、を含むことを特徴とする請求項１乃至４のい
ずれか１項に記載の磁気メモリ装置。 - 前記制御回路に代えて、もしくは前記制御回路と共に、前記磁気メモリ装置の外部に設
けられたコントローラが書き込み動作を行うことを特徴とする請求項１乃至５のいずれか
１項に記載の磁気メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016119866A JP2017224372A (ja) | 2016-06-16 | 2016-06-16 | 磁気メモリ装置 |
| US15/620,295 US10090062B2 (en) | 2016-06-16 | 2017-06-12 | Magnetic memory device and controlling method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016119866A JP2017224372A (ja) | 2016-06-16 | 2016-06-16 | 磁気メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2017224372A true JP2017224372A (ja) | 2017-12-21 |
Family
ID=60659781
Family Applications (1)
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|---|---|---|---|
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