JP2015516640A5 - - Google Patents

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  1. 方法であって、
    メモリ装置のブロックに対応する誤り数がしきい値を満たすか否かを判断するとともに、その誤り数が、主として加齢による誤りを示しているか、又は、主として読み出しディスターブによる誤りを示しているのか、を判断することと、
    前記誤り数が主として加齢による誤りを示しているとする判断に応答して、前記ブロックに対するプログラミングステップサイズを第1の値から第2の値へ低減することと、
    前記誤り数が、主として読み出しディスターブによる誤りを示しているとする判断に応答して、前記ブロックに対してリフレッシュ操作を遂行すること、を含む方法。
  2. 請求項1記載の方法において、
    前記プログラミングステップサイズを低減することにより、前記ブロックの蓄積素子に書き込まれるしきい値電圧の分布が引き締まり、前記ブロックにデータをプログラムする際に誤りを減らすことが可能となる方法。
  3. 請求項1又は2記載の方法において、
    前記ブロックが複数のワード線を有し、各ワード線が複数の蓄積素子を有し、
    前記誤り数は、前記ブロックのワード線内の蓄積素子から読み出されるデータの合計誤り数を含む方法。
  4. 請求項1〜3のいずれか一項記載の方法において、
    第2の値を表から選択することをさらに含む方法。
  5. 請求項4記載の方法において、
    前記表は、前記メモリ装置のメモリ内にある方法。
  6. 請求項4記載の方法において、
    前記表は、前記メモリ装置のコントローラ内にある方法。
  7. 請求項1〜3のいずれか一項記載の方法において、
    第1の値に基づき第2の値を計算することをさらに含む方法。
  8. 請求項1〜7のいずれか一項記載の方法において、
    前記ブロック内の前記誤り数が加齢によるものなのか読み出しディスターブによるものなのかを判断することは、前記ブロックの最後の消去からの読み出し回数と前記ブロックの書き込み/消去サイクル数との比較に基づく方法。
  9. 請求項1〜8のいずれか一項記載の方法において、
    前記ブロックに対応する前記誤り数が前記しきい値よりも大きいとする判断に少なくとも部分的に基づいて、前記プログラミングステップサイズが第1の値から第2の値へ低減される方法。
  10. 請求項1〜9のいずれか一項記載の方法において、
    前記メモリ装置は、フラッシュメモリを含む方法。
  11. データ蓄積装置であって、
    メモリと、
    コントローラと、を備え、
    前記コントローラは、
    前記メモリの或るブロックに対応する誤り数がしきい値を満たすか否かを判断するとともに、その誤り数が、主として加齢による誤りを示しているか、又は、主として読み出しディスターブによる誤りを示しているのか、を判断し、
    前記誤り数が主として加齢による誤りを示しているとする判断に応答して、前記ブロックに対するプログラミングステップサイズを第1の値から第2の値へ低減し、
    前記誤り数が、主として読み出しディスターブによる誤りを示しているとする判断に応答して、前記ブロックに対してリフレッシュ操作を遂行する、ように構成されるデータ蓄積装置。
  12. 請求項11記載のデータ蓄積装置において、
    前記プログラミングステップサイズに従って前記ブロックにデータをプログラムするように構成された書き込み回路をさらに備えるデータ蓄積装置。
  13. 請求項11又は12記載のデータ蓄積装置において、
    受信したしきい値データと受信した誤り数データに少なくとも部分的に基づいて、前記プログラミングステップサイズを調整するように構成されたブロック単位プログラミング調整エンジンをさらに備えるデータ蓄積装置。
  14. 請求項13記載のデータ蓄積装置において、
    前記ブロックから読み出されたデータに対して復号化操作を遂行し、かつ誤り数を前記ブロック単位プログラミング調整エンジンに提供するように構成された誤り訂正符号化エンジンをさらに備えるデータ蓄積装置。
  15. 請求項13又は14記載のデータ蓄積装置において、
    誤り数は、前記ブロックの各ワード線のワード線誤り数の加算に基づく合計誤り数を含むデータ蓄積装置。
  16. 請求項11〜15のいずれか一項記載のデータ蓄積装置において、
    前記コントローラは、第2の値を表から選択するようにさらに構成されるデータ蓄積装置。
  17. 請求項16記載のデータ蓄積装置において、
    前記表は、前記メモリ内にあるデータ蓄積装置。
  18. 請求項16記載のデータ蓄積装置において、
    前記表は、前記コントローラ内にあるデータ蓄積装置。
  19. 請求項11〜18のいずれか一項記載のデータ蓄積装置において、
    前記ブロック内の前記誤り数が加齢によるものなのか読み出しディスターブによるものなのかを判断することは、前記コントローラにおける前記ブロックの最後の消去からの読み出し回数と前記ブロックの書き込み/消去サイクル数との比較に基づくデータ蓄積装置。
  20. 請求項19記載のデータ蓄積装置において、
    前記ブロックに対してリフレッシュ操作を遂行することは、読み出しディスターブ誤りしきい値よりも大きい比較結果に基づくデータ蓄積装置。
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11614893B2 (en) 2010-09-15 2023-03-28 Pure Storage, Inc. Optimizing storage device access based on latency
US10475523B2 (en) 2013-05-31 2019-11-12 Western Digital Technologies, Inc. Updating read voltages triggered by the rate of temperature change
US9697905B2 (en) 2013-05-31 2017-07-04 Sandisk Technologies Llc Updating read voltages using syndrome weight comparisons
US9728263B2 (en) * 2013-05-31 2017-08-08 Sandisk Technologies Llc Method and device for iteratively updating read voltages
WO2015059804A1 (ja) * 2013-10-24 2015-04-30 株式会社日立製作所 ストレージシステムおよびその制御方法
TWI527037B (zh) * 2014-04-10 2016-03-21 群聯電子股份有限公司 資料儲存方法、記憶體控制電路單元與記憶體儲存裝置
US20160162185A1 (en) * 2014-12-05 2016-06-09 Sandisk Technologies Inc. Data programming for a memory having a three-dimensional memory configuration
US9548124B1 (en) * 2015-10-14 2017-01-17 Sandisk Technologies Llc Word line dependent programming in a memory device
KR20170045928A (ko) * 2015-10-20 2017-04-28 삼성에스디에스 주식회사 인메모리 데이터베이스를 이용한 데이터 관리 방법 및 그 장치
CN106816179B (zh) * 2015-11-30 2020-12-25 华为技术有限公司 一种闪存纠错方法和装置
TWI587304B (zh) * 2016-03-09 2017-06-11 群聯電子股份有限公司 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI631463B (zh) * 2016-03-22 2018-08-01 威盛電子股份有限公司 非揮發性記憶體裝置及其操作方法
KR102395727B1 (ko) * 2016-04-25 2022-05-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US10290353B2 (en) * 2016-09-06 2019-05-14 Western Digital Technologies, Inc. Error mitigation for 3D NAND flash memory
US10756816B1 (en) 2016-10-04 2020-08-25 Pure Storage, Inc. Optimized fibre channel and non-volatile memory express access
CN106653095B (zh) * 2016-11-01 2020-05-15 上海华力微电子有限公司 一种快速收集阈值电压分布的方法
US10373695B2 (en) * 2016-12-30 2019-08-06 Western Digital Technologies, Inc. Methods and apparatus for read disturb detection and handling
US11947814B2 (en) 2017-06-11 2024-04-02 Pure Storage, Inc. Optimizing resiliency group formation stability
US10860475B1 (en) 2017-11-17 2020-12-08 Pure Storage, Inc. Hybrid flash translation layer
US10418097B2 (en) 2017-11-27 2019-09-17 Western Digital Technologies, Inc. Non-volatile storage system with read calibration
US10732890B2 (en) * 2018-03-06 2020-08-04 Micron Technology, Inc. Adjusting a parameter for a programming operation based on the temperature of a memory system
CN110634527B (zh) * 2018-06-25 2021-06-22 西安格易安创集成电路有限公司 一种非易失存储器处理方法及装置
US11500570B2 (en) 2018-09-06 2022-11-15 Pure Storage, Inc. Efficient relocation of data utilizing different programming modes
US11520514B2 (en) 2018-09-06 2022-12-06 Pure Storage, Inc. Optimized relocation of data based on data characteristics
US10811091B2 (en) 2018-10-12 2020-10-20 Western Digital Technologies, Inc. Adaptive processing for read threshold voltage calibration
KR102599046B1 (ko) 2018-11-16 2023-11-06 삼성전자주식회사 리커버리 동작을 수행하는 메모리 컨트롤러, 이의 동작 방법 및 이를 포함하는 메모리 시스템
KR102651129B1 (ko) 2018-12-21 2024-03-26 삼성전자주식회사 메모리 장치의 데이터 재기입 방법, 상기 메모리 장치를 제어하는 메모리 컨트롤러 및 상기 메모리 컨트롤러의 제어 방법
US11714572B2 (en) 2019-06-19 2023-08-01 Pure Storage, Inc. Optimized data resiliency in a modular storage system
US10984876B2 (en) * 2019-06-19 2021-04-20 SanDiskTechnologies LLC Temperature based programming in memory
US11182242B2 (en) 2019-06-21 2021-11-23 Intel Corporation Technologies for preserving error correction capability in compute-in-memory operations
EP3877979B1 (en) * 2019-10-29 2023-07-12 Yangtze Memory Technologies Co., Ltd. Method of programming memory device
US11507297B2 (en) 2020-04-15 2022-11-22 Pure Storage, Inc. Efficient management of optimal read levels for flash storage systems
US11416338B2 (en) 2020-04-24 2022-08-16 Pure Storage, Inc. Resiliency scheme to enhance storage performance
US11474986B2 (en) 2020-04-24 2022-10-18 Pure Storage, Inc. Utilizing machine learning to streamline telemetry processing of storage media
US11768763B2 (en) 2020-07-08 2023-09-26 Pure Storage, Inc. Flash secure erase
US11681448B2 (en) 2020-09-08 2023-06-20 Pure Storage, Inc. Multiple device IDs in a multi-fabric module storage system
US11513974B2 (en) 2020-09-08 2022-11-29 Pure Storage, Inc. Using nonce to control erasure of data blocks of a multi-controller storage system
US11487455B2 (en) 2020-12-17 2022-11-01 Pure Storage, Inc. Dynamic block allocation to optimize storage system performance
US11630593B2 (en) 2021-03-12 2023-04-18 Pure Storage, Inc. Inline flash memory qualification in a storage system
US11967391B2 (en) * 2021-08-06 2024-04-23 SK Hynix Inc. System and method for testing multicore SSD firmware based on preconditions generation
US11832410B2 (en) 2021-09-14 2023-11-28 Pure Storage, Inc. Mechanical energy absorbing bracket apparatus

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5909449A (en) 1997-09-08 1999-06-01 Invox Technology Multibit-per-cell non-volatile memory with error detection and correction
JP3987715B2 (ja) 2001-12-06 2007-10-10 富士通株式会社 不揮発性半導体メモリおよび不揮発性半導体メモリのプログラム電圧制御方法
JP2003242787A (ja) 2002-02-14 2003-08-29 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP4901348B2 (ja) 2006-07-20 2012-03-21 株式会社東芝 半導体記憶装置およびその制御方法
US7593259B2 (en) 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
US7900102B2 (en) 2006-12-17 2011-03-01 Anobit Technologies Ltd. High-speed programming of memory devices
US8259497B2 (en) * 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
KR101343597B1 (ko) 2007-08-09 2013-12-20 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
JP2009087509A (ja) * 2007-10-03 2009-04-23 Toshiba Corp 半導体記憶装置
US7808831B2 (en) * 2008-06-30 2010-10-05 Sandisk Corporation Read disturb mitigation in non-volatile memory
US8423866B2 (en) 2009-10-28 2013-04-16 SanDisk Technologies, Inc. Non-volatile memory and method with post-write read and adaptive re-write to manage errors
KR101662309B1 (ko) 2010-02-08 2016-10-04 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
US8441861B2 (en) * 2011-03-16 2013-05-14 Micron Technology, Inc. Self-check calibration of program or erase and verify process using memory cell distribution

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